KR101209568B1 - 반도체장치 - Google Patents

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KR101209568B1
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요이치로 타루이
아쓰시 나라자키
료이치 후지이
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미쓰비시덴키 가부시키가이샤
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Abstract

가드 링을 사용한 반도체장치는, pn 접합 영역(8)을 둘러싸는 p형 가드 링 영역(7)과, p형 가드 링 영역(7)을 덮는 절연막(9)과, 절연막(9)에 설치된 콘택홀(10)을 통해 p형 가드링 영역(7)과 전기적으로 접속되는 도전막(11)과, 절연막(9) 및 도전막(11)을 덮는 반절연막(12)이 설치되어 있다. 더구나, 도전막(11)을 단속적으로 배치하였다. 이에 따라, 도전막(11)의 표면에 이물질 등이 부착되어도, 원하는 내압특성을 확보할 수 있다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체장치에 관한 것으로서, 특히, 내압특성을 확보하기 위한 가드 링을 구비한 반도체장치에 관한 것이다.
pn 접합 또는 쇼트키 접합에 의해 전압을 유지하는 반도체장치는, 일반적으로, 내압특성을 확보하기 위한 가드 링을 구비하고 있다. 도 20 및 도 21을 참조하여, pn 접합에 의해 전압을 유지하고, 가드 링을 구비한 일반적인 반도체장치에 대해 설명한다.
이 반도체장치는, n형 반도체 기판(101)과, n형 반도체 기판(101)의 일 주표면으로부터 내부를 향해 소정의 깊이로 뻗는 p형 반도체 영역(102)을 구비하고 있다. n형 반도체 기판(101)과 p형 반도체 영역(102) 사이에는, 환형의 pn 접합 영역(주 접합 영역)(108)이 형성되어 있다. 애노드 전극(113)은, p형 반도체 영역(102)의 표면과 접촉되어 설치되어 있다. 또한, 캐소드 전극(114)은, n형 반도체 기판(101)의 다른 주표면에, n형 반도체 기판(101)과 접촉하여 설치되어 있다.
이 반도체장치의 주변부에는, 복수의 p형 가드 링(103, 104, 105, 106)(이하, 이것들을, p형 가드 링 영역(107)으로 총칭한다)이 환형으로 설치되어 있다. P형 가드 링 영역(107)은, pn 접합 영역(108)을 둘러싸도록, 각각 소정의 간격을 두어 설치되어 있다.
n형 반도체 기판(101)의 일 주표면은, 절연막(109)으로 덮여 있다. 도전막(111)은, 절연막(109)을 관통하는 콘택홀(110)을 통해, p형 가드 링 영역(107)과 전기적으로 접속되어 있다.
이러한 반도체장치에 전압을 인가하면, 이 p형 가드 링 영역(107)의 작용에 의해, p형 가드 링 영역(107)의 부근의 절연막(109)의 표면 전위와, p형 가드 링 영역(107)이 동 전위가 된다. 즉, 공핍층이 안정적으로 우측 방향(도 21)으로 뻗음으로써 절연막(108) 상하(도 21)의 전위차를 작게 할 수 있고, 결과적으로 pn 접합의 전계가 완화되어, 반도체장치의 내압특성을 확보하는 것이 가능해진다.
여기에서, 반도체장치에 인가되는 전압이 작은 경우, 공핍층의 신장 폭도 작다. 따라서, 이 경우, 원하는 내압특성을 확보하기 위해 필요한 가드 링의 수도 적어도 된다. 그런데, 600V 이상의 고전압이 인가되는 경우, 내압특성을 확보하기 위해 공핍층을 크게 신장할 필요가 있다. 이 때문에, 가드 링 영역을 구성하는 가드 링의 수도 많게 할 필요가 있다. 가드 링의 수를 많게 함으로써, 반도체장치의 면적은 커진다. 예를 들면, 규소를 사용한 반도체장치에 있어서 1200V의 내압특성을 확보하려고 한 경우, 가드 링은 5개 이상 필요하게 되어, 가드 링 영역의 폭만으로 200㎛ 이상이 된다.
반도체장치의 표면적을 작게 하기 위해, 예를 들면 가드 링 영역을 구성하고 있는 각각의 가드 링의 간격을 좁게 하는 기술이 있다. 각각의 가드 링의 간격을 좁게 하면, 가드 링과 전기적으로 접속하고 있는 각각의 도전막의 간격도 좁아진다. 이때, 일본국 특개 2003-078138호 공보에는, 반도체장치의 표면적을 작게 하기 위한 관련된 기술이 개시되어 있다.
반도체장치의 표면적을 작게 하면, 전술한 것과 같이, 가드 링과 전기적으로 접속되어 있는 각각의 도전막의 간격도 좁아진다. 그러면, 예를 들면 도 22에 참조되는 것과 같이, 반도체장치의 표면에 이물질(200) 등이 부착되었을 때 인접하는 도전막 111A, 111B가 단락하여, 결과적으로, 이들과 전기적으로 접속하고 있는 각각의 인접하는 p형 가드 링도 단락한다.
이에 따라, 전압이 인가되었을 때 pn 접합 영역(108)으로부터 뻗는 공핍층의 신장이 불균일해져, pn 접합 영역(108) 또는 p형 가드 링 영역(107)의 전계가 강해지기 때문에, 반도체장치의 원하는 내압특성을 확보할 수 없게 된다.
반도체장치가 원하는 내압특성을 확보할 수 없게 되는 원인은, 반도체장치의 표면에 부착된 이물질(200)에 한정되지 않는다. 가드 링과 전기적으로 접속하고 있는 각각의 도전막의 간격이 좁아지는 것에 의해, p형 가드 링 영역(107)의 표면에 생긴 스크래치나. 각각의 p형 가드 링 영역(107)의 간격을 좁게 한 것에 의해 발생하기 쉬워지는 패턴 불량도, 이물질(200)과 마찬가지로 반도체장치의 내압특성을 저하시키는 원인이 된다.
또한, 일본국 특개 2003-078138호에 있어서의 가드 링은, 가드 링 그 자체를 파단(破斷)하여, 서로 지그재그로 배치함으로써 반도체장치의 면적의 저감을 도모하고 있다. 그런데, 이 구성에서는 공핍층의 신장이 불균일해지기 때문에 전기장 강도에도 격차가 생겨, 결과적으로 반도체장치의 원하는 내압특성을 확보할 수 없다.
본 발명은, 상기 과제를 해결하기 위해 이루어진 것으로, 가드 링을 사용한 반도체장치에 있어서, 도전막의 표면에 이물질 등이 부착되어도 원하는 내압특성을 확보할 수 있는 반도체장치를 제공하는 것을 목적으로 한다.
본 발명에 근거한 반도체장치에 있어서는, 제1도전형의 반도체 기판과, 상기 반도체 기판의 제1주표면으로부터 상기 반도체 기판의 제2주표면을 향해 소정의 깊이에 설치되고, 상기 반도체 기판과의 접합 영역이 환형으로 되는 제 2 도전형의 불순물 확산영역과, 상기 반도체 기판의 상기 제 1 주표면에 있어서, 상기 접합 영역을 둘러싸도록 설치되고, 법선 방향으로 각각 소정의 간격을 두고 복수 배치되는 환형의 제 2 도전형의 가드 링과, 상기 반도체 기판의 상기 제 1 주표면을 덮도록 설치된 제 1 층간 절연막과, 상기 제 1 층간 절연막을 두께 방향으로 관통하는 콘택홀의 내부를 포함하도록 설치되고, 제 2 도전형의 상기 가드 링에 전기적으로 접속되는 도전막과, 상기 제 1 층간 절연막 및 상기 도전막을 덮도록 설치되는 제 2 층간 절연막을 구비하고, 상기 제 층간 절연막은 반절연성의 재료이고, 상기 도전막은, 복수의 상기 가드 링과 상기 제 2 층간 절연막 사이의 위치에서, 환형의 상기 가드 링을 따라 단속적으로 설치된 영역을 포함하고, 단속적으로 설치된 상기 영역은, 상기 도전막의 부재가 설치되어 있는 연설부(連設部) 및 상기 도전막의 부재가 설치되어 있지 않은 파단부(破斷部)를 갖고 있다.
상기 발명의 다른 형태에 있어서는, 상기 반도체 기판은 n형이고, 상기 불순물 확산영역은 p형이며, 상기 접합 영역에 의해 pn 접합이 형성되고, 해당 반도체장치는, 상기 pn 접합에 의해 인가된 전압을 유지하고 있다.
상기 발명의 다른 형태에 있어서는, 상기 반도체 기판은, 규소 및 탄화 규소 중 어느 하나가 사용되고 있다.
상기 발명의 다른 형태에 있어서는, 상기 반도체 기판의 상기 제1주표면에 있어서, 게이트 전극을 갖는 전계효과 트랜지스터가 형성되고, 상기 게이트 전극 및 상기 가드 링에 전기적으로 접속되는 상기 도전막은, poly-Si이 사용되고 있다.
상기 발명의 다른 형태에 있어서는, 상기 반도체 기판의 상기 제1주표면에 있어서, 게이트 전극을 갖는 전계효과 트랜지스터가 형성되고, 상기 게이트 전극 및 상기 가드 링에 전기적으로 접속되는 상기 도전막은, Mo이 사용되고 있다.
상기 발명의 다른 형태에 있어서는, 상기 반도체 기판은 n형이고, 상기 불순물 확산영역은 p형이며, 해당 반도체장치는, 상기 반도체 기판에 설치된 쇼트키 접합에 의해 인가된 전압을 유지하고, 상기 접합 영역은, 상기 쇼트키 접합을 둘러싸도록 설치되어 있다.
상기 발명의 다른 형태에 있어서는, 상기 반도체 기판은, 탄화 규소가 사용되고 있다.
상기 발명의 다른 형태에 있어서는, 상기 제1층간 절연막은, 이산화 규소이고, 상기 제2층간 절연막은, 반절연성의 질화 규소로 되어 있다.
상기 발명의 다른 형태에 있어서는, 상기 질화 규소의 도전율[(1/Ω)cm]이, 실온에서 1×10-13 이하, 110℃에서 1×10-12 이상으로 되어 있다.
상기 발명의 다른 형태에 있어서는, 단속적으로 설치된 상기 영역을 포함하는 상기 도전막 중의 1개의 도전막의 상기 연설부를, 상기 1개의 도전막과 법선 방향으로 인접하고, 또한, 단속적으로 설치된 상기 영역을 포함하는 다른 도전막에 대해 법선 방향으로 투영해서 이루어진 투영부 형상의 원주 방향의 최대 간격은, 상기 다른 도전막의 상기 파단부의 형상의 원주 방향의 최소 간격에 포함되어 있다.
상기 발명의 다른 형태에 있어서는, 단속적으로 설치되는 상기 영역을 포함하는 상기 도전막의 상기 파단부 중의 1개의 파단부의 원주 방향의 최소 간격은, 상기 1개의 파단부를 법선 방향으로 사이에 끼워 대향하는 상기 도전막의 법선 방향의 간격의 최대 간격보다 크게 되어 있다.
상기 발명의 다른 형태에 있어서는, 상기 가드 링을 따라 설치된 상기 영역을 포함하는 상기 도전막은, 상기 가드 링을 따라 모두 단속적으로 설치되어 있다.
상기 발명의 다른 형태에 있어서는, 상기 가드 링을 따라 단속적으로 설치된 상기 영역을 포함하는 상기 도전막에 있어서, 최외주(最外周)에 위치하는 상기 가드 링과 상기 제2층간 절연막 사이의 위치에 설치되는 상기 도전막은, 상기 가드 링을 따라 연속적으로 설치되고, 최외주에 위치하는 상기 가드 링보다 내측에 위치하는 상기 도전막은, 상기 가드 링을 따라 단속적으로 설치되어 있다.
상기 발명의 다른 형태에 있어서는, 상기 도전막의 법선 방향의 폭은, 상기 도전막과 전기적으로 접속되어 있는 상기 가드 링의 법선 방향의 폭보다 작게 되어 있다.
상기 발명의 다른 형태에 있어서는, 상기 도전막은, 상기 제1층간 절연막을 두께 방향으로 관통하는 상기 콘택홀의 내부에만 설치되어 있다.
상기 발명의 다른 형태에 있어서는, 상기 도전막은, 상기 콘택홀의 내부에 W 플러그를 더 포함하고, 상기 W 플러그를 통해 상기 가드 링과 전기적으로 접속되어 있다.
본 발명에 따르면, 가드 링을 사용한 반도체장치에 있어서, 도전막의 표면에 이물질 등이 부착되어도 원하는 내압특성을 확보할 수 있다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부도면과 관련되어 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 명확해질 것이다.
도 1은 실시예 1에 있어서의 반도체장치의 전체 구성을 나타낸 평면도이다.
도 2는 도 1에 있어서의 I-I선에 관한 화살표에 따른 단면도이다.
도 3은 도 1에 있어서의 III-IlI선에 관한 화살표에 따른 단면도이다.
도 4는 실시예1에 있어서의 반도체장치의 전체 구성으로서, 다른 도전막의 배치를 나타낸 평면도이다.
도 5는 실시예 1에 있어서의 반도체 장치의 전체 구성으로서, 최외주에 위치하는 도전막이 연속적으로 설치되어 있는 것을 나타낸 평면도이다.
도 6은 도 5에 있어서의 VI-VI선에 관한 화살표에 따른 단면도이다.
도 7은 도 5에 있어서의 VII-VII선에 관한 화살표에 따른 단면도이다.
도 8은 실시예 1에 있어서의 반도체장치에 사용되는, 다른 도전막의 구조를 나타낸 단면도이다.
도 9는 실시예 1에 있어서의 반도체장치에 사용되는, 다른 도전막의 구조를 나타낸 단면도이다.
도 10은 실시예 1에 있어서의 반도체장치에 사용되는, 다른 도전막의 구조를 나타낸 단면도이다.
도 11은 실시예 1에 있어서의 반도체장치에 사용되는, 다른 도전막의 구조를 나타낸 단면도이다.
도 12는 실시예 1에 있어서의 반도체장치에 사용되는, 전계효과 트랜지스터로서의 MOSFET를 나타낸 단면도이다.
도 13은 실시예 1에 있어서의 반도체장치에 사용되는, 전계효과 트랜지스터로서의 MOSFET의 주변부의 구조를 나타낸 단면도이다.
도 14는 실시예 1에 있어서의 반도체장치에 사용되는, 전계효과 트랜지스터로서의 MOSFET의 주변부의 구조를 나타낸 단면도이다.
도 15는 실시예 2에 있어서의 반도체장치의 전체 구성을 나타낸 평면도이다.
도 16은 도 15에 있어서의 XVI-XVI선에 관한 화살표에 따른 단면도이다.
도 17은 도 15에 있어서의 XVII-XVII선에 관한 화살표에 따른 단면도이다.
도 18은 실시예 2에 있어서의 반도체장치에 있어서, 다른 p형 반도체 영역이 사용된 구조를 나타낸 단면도이다.
도 19는 실시예 2에 있어서의 반도체장치에 있어서, 다른 p형 반도체 영역이 사용된 구조를 나타낸 단면도이다.
도 20은 pn 접합에 의해 전압을 유지하는 가드 링을 구비한 종래의 반도체장치의 전체 구성을 나타낸 평면도이다.
도 21은 도 20에 있어서의 XXI-XXI선에 관한 화살표에 따른 단면도이다.
도 22는 종래의 반도체장치의 표면에 이물질이 부착된 것을 나타낸 평면도이다.
본 발명에 근거한 각 실시예에 있어서의 반도체장치에 대해, 이하, 도면을 참조하면서 설명한다. 이때, 이하에서 설명하는 각 실시예에 있어서, 개수, 양 등을 언급하는 경우, 특별히 기재가 있을 경우를 제외하고, 본 발명의 범위는 반드시 그 개수, 양 등에 한정되지 않는다. 또한, 동일한 부품, 상당 부품에 대해서는, 동일한 참조번호를 붙이고, 중복하는 설명은 반복하지 않는 경우가 있다.
(실시예 1)
도 1 내지 도 3을 참조하여, 실시예 1에 관한 반도체장치의 구성에 대해 설명한다. 실시예 1에 관한 반도체장치는, 제1도전형이며, 1쌍의 제1주표면 및 제2주표면을 갖는 n형 반도체 기판(1)을 구비하고 있다. n형 반도체 기판(1)의 제1주표면의 중앙부에는, n형 반도체 기판(1)의 제1주표면으로부터 n형 반도체 기판(1)의 제2주표면을 향해 소정의 깊이로 뻗는 제2도전형인 p형 반도체 영역(2)이 설치되어 있다.
n형 반도체 기판(1)과 p형 반도체 영역(2) 사이에는, 환형의 pn 접합 영역(8)(주 접합 영역)이 형성되어 있다. p형 반도체 영역(2)의 표면에는, 애노드 전극(13)이 p형 반도체 영역(2)과 접촉해서 설치되어 있다. 또한, n형 반도체 기판(1)의 제2주표면에는, 캐소드 전극(14)이 n형 반도체 기판(1)과 접촉해서 설치되어 있다.
n형 반도체 기판(1)의 제1주표면의 주변부에는, 복수의 p형 가드 링(3, 4, 5, 6)(이하, 이들을 p형 가드 링 영역(7)으로 총칭한다)이 환형으로 설치되어 있다. P형 가드 링 영역(7)은, n형 반도체 기판(1)의 제1주표면으로부터 제2주표면을 향해 소정의 깊이로 뻗고 있다. 더구나, p형 가드 링 영역(7)은, pn 접합 영역(8)을 둘러싸도록, 법선 방향(환형으로 설치되는 p형 가드 링 영역(7)의 한 점에 있어서, 그 점에서의 접선에 수직한 직선 방향)으로 소정의 간격을 두어 설치되어 있다.
n형 반도체 기판(1)의 제1주표면은, 절연막(9)으로 덮여 있다. p형 가드 링 영역(7)과 절연막(9)이 접하고 있는 영역의 일부에는, 절연막(9)을 두께 방향으로 관통하는 콘택홀(10)이 복수 설치되어 있다. 도전막(11)은, 절연막(9)을 사이에 끼워 p형 가드 링 영역(7)의 반대측에 설치되어 있다.
콘택홀(10)의 내부를 통해, 도전막(11)은, 각각 반대측에 위치하는 p형 가드 링 영역(7)과 전기적으로 접속되어 있다. 또한, 절연막(9) 및 도전막(11)을 덮도록, 이들 표면에는 고저항 도전성의 반절연막(12)이 설치되어 있다.
여기에서, 각각의 p형 가드 링 영역(7)과 반절연막(12) 사이의 위치에 설치되는 도전막(11)은, 단속적으로 설치되어 있다. 즉, p형 가드 링 영역(7)은, 파단되지 않고 환형에 설치되는 것에 대해, 도전막(11)은, 각각의 전기적으로 접속되어 있는 환형의 p형 가드 링 영역(7)을 따라 단속적으로 설치되어 있다. 그리고, 단속적으로 설치되어 있는 도전막(11)은, 도전막(11)의 부재가 설치되어 있는 연설부(11A), 및 도전막(11)이 설치되어 있지 않은 파단부(11B)를 갖고 있다.
(작용?효과)
상기한 구성에 따른 반도체장치에 대해, 전압을 인가했을 때의 작용 및 효과 에 대해 설명한다. 이 반도체장치에 대해, 애노드 전극(13)이 양, 캐소드 전극(14)이 음이 되는 극성의 순방향 전압을 인가했을 때, pn 접합 영역(8)이 순방향 바이어스 상태가 된다. 그러면, p형 반도체 영역(2)으로부터 n형 반도체 기판(1)에 소수 캐리어가 되는 정공이 주입되고, 캐소드 전극(14)으로부터 n형 반도체 기판(1)에 전자가 주입된다. 이에 따라, n형 반도체 기판(1)의 내부에는 정공 및 다수의 전자가 포함되게 된다.
다음에, 이 반도체장치에 대해, 애노드 전극(13)이 음, 캐소드 전극(14)이 양이 되는 극성의 역방향 전압을 인가하면, pn 접합 영역(8)이 역방향 바이어스 상태가 된다. 그러면, p형 반도체 영역(2)에 비해 n형 반도체 기판(1)의 비저항이 높고 불순물 농도가 낮기 때문에, pn 접합 영역(8)으로부터 주로 n형 반도체 기판(1)으로 공핍층이 신장된다.
이에 따라, 반도체장치의 원하는 내압특성을 확보하는 것이 가능해진다. 더욱 구체적으로는, p형 가드 링 영역(7)은, pn 접합 영역(8)을 둘러싸도록 파단되지 않고 환형으로 설치되어 있다. 더구나, 이 p형 가드 링 영역(7)과 전기적으로 접속되어 있는 각각의 도전막(11)이 단속적으로 설치되어 있고, 또한, 이 도전막(11)과 절연막(9)을 덮도록 반절연막(12)이 설치되어 있다. 이에 따라, 전압을 인가했을 때, 도전막(11)의 원주 방향으로 이격되는 연설부(11A, 11A)의 표면의 전계가 균일해져, n형 반도체 기판(1)에서 넓어지는 공핍층의 신장이 안정된다. 이에 따라, 반도체장치의 원하는 내압특성을 확보하는 것이 가능해진다.
이때, 가드 링 영역 그 자체를 파단하여 구성하고, 또한, 도전막을 덮는 반절연막을 설치하지 않는 경우에는, 공핍층의 신장이 안정되지 않아, 불균일해진다. 더욱 구체적으로는, 도전막의 표면 위 중에서, pn 접합 영역측에 위치하는 부분의 표면 위에는 정공이 모이고, pn 접합 영역과 반대측에 위치하는 부분의 표면 위에는 전자가 모인다. 이에 따라, 도전막의 표면에 분극이 발생하게 된다.
도전막의 표면에 분극이 발생함으로써, 공핍층은 pn 접합 영역으로부터, 가드 링 영역이 파단되어 구성된 부분으로 주로 신장하기 쉬워져, 이 근방에서 공핍층의 신장에 왜곡이 발생한다. 결과적으로, 반도체장치의 외주 부분의 정계 강도가 강해져, 내압특성이 저하하게 된다. 이때, 가드 링 영역 그것을 파단해서 구성하고, 또한, 도전막을 반절연막으로 덮지 않고, 도전막을 절연막으로 덮은 경우도 동일하다.
이에 대해, 실시예 1의 구성에 따르면, 정공과 전자의 분극이 발생하지 않기 때문에 공핍층의 신장이 안정되어, 반도체장치의 원하는 내압특성을 확보하는 것이 가능해진다.
이때, 또 다른 경우로서, 가드 링 영역을 파단하지 않고 환형에 설치하고, 가드 링 영역과 전기적으로 접속되어 있는 도전막도 파단하지 않고 연속적으로 환형으로 더 설치한 경우, 반절연막을 설치하지 않고 본 실시예 1과 동일한 내압특성을 확보할 수 있다. 그러나, 이 경우에는 앞에서도 설명한 것과 같이, 반도체장치의 표면에 부착된 이물질이나, 반도체장치의 표면적을 작게 하기 때문에 발생할 수 있는 패턴 불량 등의 영향에 의해 도전막 사이의 단락이 생겨, 반도체장치의 원하는 내압특성을 확보할 수 없다.
이에 대해, 실시예 1의 구성에 따르면, 법선 방향으로 인접하는 도전막(11)은 소정의 간격을 두고 배치되어 있고, 또한, 각각의 도전막(11)의 연설부(11A)가 파단부(11B)를 사이에 끼워 원주 방향으로 이격되어 배치되어 있다. 즉, 반도체장치의 표면적을 작게 한 경우에도, 각각의 연설부(11A, 11A)의 사이에는, 법선 방향 및 원주 방향으로 소정의 간격이 확보되어 있기 때문에, 이물질이나 패턴 불량에 의한 도전막 사이의 단락을 억제할 수 있고, 결과적으로 반도체장치의 원하는 내압특성을 확보하는 것이 가능해진다.
여기에서 실험으로서, 가드 링 영역을 파단하지 않고 환형으로 설치하고, 가드 링 영역과 전기적으로 접속되어 있는 도전막도 파단하지 않고 연속적으로 환형으로 설치하고, 반절연막을 더 설치해서 구성한 반도체장치와, 이것과 같은 크기 및 재료로 이루어진 본 실시예 1에 관한 반도체장치를 각각 시험제작하여, 내압특성을 비교하는 실험을 행하였다. 그 결과, 전자의 내압특성은 1350V-1400V이었던 것에 대해, 후자, 즉 본 실시예 1에 관한 내압특성은 1350V-1400V이었다. 이것으로부터도, 본 실시예 1에 관한 반도체장치의 원하는 내압특성을 확보하는 것이 가능하다는 것을 알 수 있다.
다른 실험으로서, 상기한 전자의 반도체장치, 즉 가드 링 영역을 파단하지 않고 환형으로 설치하고, 가드 링 영역과 전기적으로 접속되어 있는 도전막도 파단하지 않고 연속적으로 환형으로 설치하고, 반절연막을 더 설치해서 구성한 반도체장치에 대해, 인접하는 도전막을 단락시켰다. 이때, 이 전자의 반도체장치의 내압특성은 1200V～1300V이었다. 따라서, 이물질 등이 부착되어 인접하는 도전막이 단락되면, 내압특성이 저하하는 것이 증명되고, 본 실시예에 관한 반도체장치에 의해 도전막 사이의 단락을 억제하는 것은, 원하는 내압특성을 확보할 수 있는 반도체장치를 얻을 수 있다고 하는 효과가 있다고 할 수 있다.
(실시예 1에 관한 다른 구성)
도 4(특히 우측)를 참조하여, 도전막(11)의 연설부(11A)는, 소위 지그재그 형상으로 설치되어 있어도 된다. 더욱 구체적으로는, 도전층(11, 11) 중, 일 도전막의 연설부(11AA)를, 이 일 도전막과 법선 방향(화살표 P 방향)으로 인접하고, 또한, 단속적으로 설치되는 영역을 포함하는 다른 도전막에 대해 법선 방향(화살표 P 방향)에 투영해서 이루어진 투영부 형상(11MP)의 원주 방향의 최대 간격 L2는, 이 이외의 도전막의 파단부(11BP)의 형상의 원주 방향의 최소 간격 L1에 포함되면 된다.
마찬가지로, 단속적으로 설치되는 영역을 포함하는 도전막(11, 11) 중, 일 도전막의 연설부(11AA)를, 일 도전막과 법선 방향(화살표 Q 방향)으로 인접하고, 또한, 단속적으로 설치되는 영역을 포함하는 다른 도전막에 대해 법선 방향(화살표 Q 방향)으로 투영해서 이루어진 투영부 형상(11MQ)의 원주 방향의 최대 간격 R2는, 다른 도전막의 파단부(11BQ)의 형상의 원주 방향의 최소 간격 R1에 포함되면 된다.
이와 같은 구성에 의해, 반도체장치의 표면적을 작게 한 경우에도, 도전막(11, 11)의 연설부(11A, 11A)가 소위 지그재그 형상으로 배치됨으로써, 각각의 도전막(11, 11)의 연설부(11A, 11A) 사이의 거리가 확보된다.
즉, 1개의 p형 가드 링을 따라 단속적으로 설치된 도전막(11)의 연설부(11A)와, 1개의 p형 가드 링에 인접하는 다른 p형 가드 링을 따라 단속적으로 설치된 도전막(11)의 연설부(11A)의 거리가 충분하게 확보된다. 더구나, 1개의 p형 가드 링을 따라 단속적으로 설치된 도전막(11)의 연설부(11A)와, 1개의 p형 가드 링에 대해 1개의 p형 가드 링에 인접하는 p형 가드 링을 사이에 끼워 반대측에 위치하는 다른 p형 가드 링을 따라 단속적으로 설치된 도전막(11)의 연설부(11A)와의 거리도 확보된다.
이에 따라, 반도체장치의 표면에 부착된 이물질이나, 반도체장치의 표면적을 작게 하기 때문에 발생할 수 있는 패턴 불량 등의 영향에 의한 도전막(11, 11) 사이의 단락을 억제할 수 있어, 반도체장치의 원하는 내압특성을 확보하는 것이 가능해진다.
이때, 상기한 설명에서는, 도 4를 참조하여, 거의 직선형으로 설치되어 있는 연설부(11AA)를 예로 들어 설명하였지만, 원호형으로 설치되어 있는 다른 연설부(11A)의 경우에도 동일하다. 이 경우, 원호형으로 설치되어 있는 다른 연설부(11A)의 긴 쪽(도 4 바깥쪽)의 원호 부분이 투영됨으로써 얻어지는 투영부 형상의 원주 방향의 간격이, 상기한 투영부 형상의 원주 방향의 최대 간격 L2(또는 R2)에 해당한다. 또한, 파단부의 형상이 원호형인 경우, 여기에서의 최소 간격 L1(또는 R1)은, 이 파단부의 짧은 쪽(도 4의 안쪽)의 원호 부분의 원주 방향의 간격에 해당한다. 따라서, 이와 같이 얻어진 투영부 형상의 원주 방향의 최대 간격 L2(또는 R2)가, 파단부의 형상의 원주 방향의 최소 간격 L1(또는 R1)에 포함되면 된다.
또한, 다시 도 4(특히 좌측)를 참조하여, 단속적으로 설치되는 영역을 포함하는 도전막(11, 11)의 파단부(11B) 중에서, 1개의 파단부(11BB)의 원주 방향의 최소 간격 Y는, 이 1개의 파단부(11BB)를 법선 방향으로 사이에 끼워 대향하는 도전막(11, 11R)의 법선 방향의 간격의 최대 간격 X보다 커지고 있으면 된다.
이 구성에 의해, 각각의 도전막(11, 11)의 연설부(11A, 11A) 사이의 거리가 확보되기 때문에, 반도체장치의 표면에 부착된 이물질이나, 반도체장치의 표면적을 작게 하기 때문에 발생하기 쉬워지는 패턴 불량 등의 영향에 의한 도전막(11, 11) 사이의 단락을 억제할 수 있어, 반도체장치의 원하는 내압특성을 확보하는 것이 가능해진다.
여기에서, 법선 방향으로 이격되어 배치되는 도전막(11, 11)의 각각의 연설부(11A, 11A)는, 이들 연설부(11A, 11A)의 간격을 넓게 확보한 경우, 반도체장치에 전압을 인가했을 때 전위가 다르기 때문에 공핍층의 확대에 영향을 미친다. 한편, 동일한 도전막(11) 위에 있어서, 파단부(11BB)를 사이에 끼워 원주 방향으로 이격되어 배치되는 연설부(11A, 11A)는, 전압을 인가했을 때 동 전위가 되기 때문에, 이들 연설부(11A, 11A)의 간격을 넓게 확보해도 공핍층의 확대에는 영향을 미치지 않는다.
이것으로부터, 동일한 도전막(11) 위에 있어서 인접하는 연설부(11A, 11A) 사이의 최소 간격, 즉 파단부(11BB)의 원주 방향의 최소 간격 Y는, 이 파단부(11BB)를 사이에 끼워 인접하는 도전막(11L, 11R)의 법선 방향의 간격의 최대 간격 X보다 커지고 있으면 된다.
이때, 상기한 설명에서는, 도 4를 참조하여, 거의 직선형으로 설치되어 있는 파단부(11BB)를 예로 들어 설명하였지만, 원호형으로 설치되어 있는 다른 파단부(11B)의 경우에도 동일하다. 이 경우, 원호형으로 설치되어 있는 다른 파단부(11B)의 긴 쪽의 원호 부분의 원주 방향의 간격이, 상기한 최소 간격 Y에 해당한다. 또한, 파단부(11B)를 법선 방향으로 사이에 끼워 대향하는 도전막(11L, 11R)이 원호형으로 설치되고, 더구나, 이들 법선 방향의 간격이 동일하지 않은 경우, 이들 법선 방향의 간격 중 최대의 간격이, 상기한 최대 간격 X에 해당한다. 따라서, 이와 같이 얻어진 파단부의 원주 방향의 최소 간격 Y가, 동일하게 하여 얻어진 대향하는 도전막(11, 11)의 간격의 최대 간격 X보다 커지고 있으면 된다.
상기 내용에 있어서, 특히, 도 1 내지 도 4를 참조하여, 도전막(11)은 p형 가드 링 영역(7)을 따라 단속적으로 설치되는 구성에 대해 설명했지만, 이 도전막(11)은 p형 가드 링 영역(7)을 따라, 모두, 단속적으로 설치되어 있어도 된다. 이 구성에 의해, 전술한 것과 같이, 공핍층의 신장이 안정되고, 더구나, 각각의 도전막(11, 11)의 연설부(11A, 11A) 사이의 거리가 확보되어 있기 때문에, 이물질이나 패턴 불량에 의한 도전막 사이의 단락을 억제할 수 있어, 반도체장치의 원하는 내압특성을 확보하는 것이 가능해진다.
또한, 도 5, 도 6 및 도 7을 참조하여, 도전막(11)은, p형 가드 링 영역(7)의 최외주에 위치하는 p형 가드 링 6보다 내측에 위치하는 것에 대해서는, 상기한 것과 마찬가지로, 각각 내측에 위치하는 p형 가드 링 3, 4 및 5를 따라 단속적으로 설치되면 된다.
한편, 최외주에 위치하는 p형 가드 링 6을 따라 설치되는 것에 대해서는, 도전막 11C로 표시되는 것과 같이, 이 최외주에 위치하는 p형 가드 링 6을 따라 연속적으로 설치되면 된다. 이때, 그 밖의 구성에 대해서는 전술한 실시예 1과 동일하며, 동일 부재에는 동일한 부호를 붙이고, 중복된 설명은 반복하지 않는 것으로 한다.
이 구성에 의해, pn 접합 영역(8)으로부터 뻗는 공핍층의 신장을, 보다 안정화시킬 수 있다. 여기에서, 일반적으로, 최외주의 p형 가드 링 6과, 그것의 1개 내측의 p형 가드 링 5의 간격은, 각각의 p형 가드 링 영역(7)의 간격 중에서 가장 넓게 구성된다. 따라서, p형 가드 링 5와 p형 가드 링 6 사이에 있어서, 또는 이들과 각각 전기적으로 접속되는 도전막의 사이에서 단락할 가능성은 극히 낮다.
결과적으로, 최외주의 p형 가드 링과 전기적으로 접속되는 도전막 11C를 제외한 모든 도전막(11, 11)을 단속적으로 설치함으로써, 각각의 도전막(11, 11)의 연설부(11A, 11A) 사이의 거리가 확보되어, 이물질이나 패턴 불량에 의한 도전막(11) 사이의 단락을 억제할 수 있으면서, 반도체장치의 원하는 내압특성을 보다 확보하는 것이 가능해진다.
도 8 및 도 9를 참조하여, p형 가드 링 영역(7)을 따라 단속적으로 설치되는 도전막(11)의 법선 방향의 폭 W2는, 각각의 도전막(11)과 전기적으로 접속되어 있는 p형 가드 링의 법선 방향의 폭 W1보다 작게 되어 있으면 된다. 이때, 도 8 및 도 9를 참조하여, 이 구성에서 얻어지는 평면도는, 도 1을 참조하여 얻어지는 평면도과 거의 동일하다. 즉, 도 8은, 도 1에 대한 도 2에 해당하고, 도 9는, 도 1에 대한 도 3에 해당한다.
여기에서, 다시 도 8 및 도 9를 참조하여, 이 구성에 관한 반도체장치는, 도전막(11)을 덮도록 반절연막(12)이 설치되어 있기 때문에, 필드 플레이트의 효과를 사용하지 않아도, 전술한 것과 같이 공핍층을 안정적으로 신장하기 쉽게 하는 것이 가능해지고 있다. 이때, 필드 플레이트의 효과란, 일반적으로, 내압특성을 높이기 위한 기술에 의해 얻어지는 효과의 한가지로서, pn 접합으로부터 신장하는 것에 의해 공핍층의 반도체장치의 표면 부근에 있어서의 단부 전계를, 반도체장치의 표으로부터 공핍층을 신장시키는 것에 의해 완화함으로써 내압특성을 높인다고 하는 것이다.
따라서, 전술한 것과 같이, 도전막(11)의 법선 방향의 폭 W2를, 각각의 도전막(11)과 전기적으로 접속되어 있는 p형 가드 링의 법선 방향의 폭 W1보다 작게 하였다고 하더라도, 안정된 공핍층의 신장을 얻을 수 있고, 더구나, 도전막(11, 11)의 법선 방향 및 원주 방향으로 이격되는 연설부(11A, 11A)의 간격을 보다 넓게 확보할 수 있다. 결과적으로, 이물질이나 패턴 불량에 의한 도전막(11)의 사이의 단락을 보다 억제할 수 있어, 반도체장치의 원하는 내압특성을 확보하는 것이 가능해진다.
도 10 및 도 11을 참조하여, p형 가드 링 영역(7)을 따라 단속적으로 설치되는 각각의 도전막(11)은, 절연막(9)을 두께 방향으로 관통하는 콘택홀(10)의 내부에만 설치되면 된다. 즉, 도전막(11)을, 콘택홀(10)의 내부에 매립한 것과 같은 구조로 해도 된다. 이때, 도 10 및 도 11을 참조하여, 이 구성에서 얻어지는 평면도는, 도 1을 참조해서 얻어지는 평면도와 거의 같다. 즉, 도 10은, 도 1에 대한 도 2에 해당하고, 도 11은, 도 1에 대한 도 3에 해당한다.
여기에서, 다시 도 10 및 도 11을 참조하여, 이 구성에 관한 반도체장치는, 도전막(11)을 덮도록 반절연막(12)이 설치되어 있기 때문에, 필드 플레이트의 효과를 사용하지 않아도, 전술한 것과 같이 공핍층을 안정적으로 신장하기 쉽게 하는 것이 가능해지고 있다.
따라서, 이 구성에 의해, 안정된 공핍층의 신장을 얻을 수 있고, 더구나, 반도체장치의 표면적을 작게 하였다고 하더라도, 도전막(11, 11)의 법선 방향 및 원주 방향으로 이격되는 연설부(11A, 11A)의 간격을 보다 넓게 확보할 수 있다. 결과적으로, 이물질이나 패턴 불량에 의한 도전막(11) 사이의 단락을 보다 억제할 수 있어, 반도체 장치의 원하는 내압특성을 확보하는 것이 가능해진다.
또한, 다시 도 10 및 도 11을 참조하여, 전술한 것과 같이 도전막(11)을 콘택홀(10)의 내부에 매립한다고 하는 구성 이외에, W 플러그(텅스텐 플러그) 또는 poly-Si을 콘택홀(10)의 내부에 매립한다고 하는 구성이어도 된다. 이와 같은 구성은, 매립 CVD(Chemical Vapor Deposition)법에 의해 W 플러그 또는 poly-Si을 콘택홀(10)의 내부에 매립하는 것으로 얻을 수 있다.
이 구성에 의해, 도전막(11)을 콘택홀(10)의 내부에 매립한다고 하는 구성 및 이들의 작용효과와 마찬가지로, 반도체장치의 표면적을 작게 한 경우에도, 도전막(11, 11)의 법선 방향 및 원주 방향으로 이격되는 연설부(11A, 11A)의 간격을 보다 넓게 설정할 수 있어, 결과적으로, 이물질이나 패턴 불량에 의한 도전막(11)사이의 단락을 보다 억제 할 수 있고, 반도체장치의 원하는 내압특성을 확보하는 것이 가능해진다.
또한, W 플러그 또는 poly-Si을 콘택홀(10)의 내부에 매립하는 구성은, 도 10 및 도 11에 참조되는 구성에 한정되지 않고, 절연막(9)의 표면에 도전막(11)이 돌출하도록 설치되는 구성(예를 들면 도 2 및 도 3, 또는 도 6 내지 도 9를 참조)에도 적용할 수 있다. 이 구성은, W 플러그 또는 poly-Si를 콘택홀(10)의 내부에 매립하고, 그 콘택홀(10)의 표면에 도전막(11)을 설치함으로써 얻을 수 있고, 결과적으로 전술한 것과 동일한 작용 효과를 얻을 수 있다.
또한, 상기 실시예 1에서는, 제1도전형으로서 n형, 제2도전형으로서 p형을 사용한 경우에 대해 설명하고 있지만, 제1도전형으로서 p형, 제2도전형으로서 n형을 사용한 경우에도, 전술한 것과 동일한 작용 효과를 얻을 수 있다. 또한, p형 반도체 영역(2)과 p형 가드 링 영역(7)은, 같은 불순물 농도의 p형일 필요는 없고, 농도가 다른 p형이어도 된다. 또한, p형 반도체 영역(2)과 p형 가드 링 영역(7)은, 같은 깊이일 필요는 없고, 다른 깊이라도 된다. 이들 어느 쪽의 구성이라도, 상기와 동일한 작용 효과를 얻을 수 있다.
또한, 상기한 실시예 1에서 설명한 반도체장치는, 1층의 n형 반도체 기판을 갖고 있지만, 1층일 필요는 없고, 캐소드 전극(14) 측으로부터 불순물 농도가 높은 n형 반도체 영역, 불순물 농도가 낮은 n-형 반도체 영역이라고 하는 것과 같은 2층 구조이어도 된다. 더구나, 3층 이상으로 이루어진 다층 구조의 n형 반도체 기판이어도 된다.
또한, n형 반도체 기판(1), p형 반도체 영역(2) 및 p형 가드 링 영역(7)은, 규소 또는 탄화 규소 SiC을 사용하면 된다. 특히, n형 반도체 기판(1)으로서 탄화 규소 SiC을 사용하는 경우에는, 실시예 1에 관한 효과 이외에, 다음의 현저한 효과를 얻을 수 있다. 즉, n형 반도체 기판(1)으로서 탄화 규소 SiC을 사용한 경우에는, 규소 Si를 사용한 경우와 비교하여, 동일한 내압특성을 확보하기 위해 필요한 공핍층의 신장 폭이 작아진다. 그 때문에, 탄화 규소 SiC을 사용한 경우에는, 규소 Si를 사용한 경우보다도 p형 가드 링 영역(7)의 법선 방향의 간격을 좁게 할 수 있다.
p형 가드 링 영역(7)의 법선 방향의 간격을 좁게 함으로써, 이것들과 전기적으로 접속되어 있는 각각의 도전막(11, 11)의 법선 방향으로 이격되는 연설부(11A, 11A)의 사이의 거리도 작아진다. 그런데, 전술한 것과 같이, 도전막(11)을 단속적으로 설치한다고 하는 구성에 의해, 도전막(11, 11)의 법선 방향 및 원주 방향으로 이격되는 연설부(11A, 11A) 사이의 간격이 확보되어, 이물질이나 패턴 불량의 영향을 억제할 수 있다. 결과적으로, n형 반도체 기판(1)으로서 탄화 규소 SiC을 사용한 경우에는, 반도체장치의 원하는 내압특성을 확보할 수 있을 뿐만 아니라, 반도체장치의 크기를 더욱 작게 할 수도 있다고 하는 현저한 효과를 얻을 수 있다.
또한, 상기 실시예 1에서 설명한 반도체장치를 구성하는 각각의 재료는, 절연막(9)은 이산화 규소 SiO2, 도전막(11)은 알루미늄 Al이면 된다. 또한, 반절연막(12)은 반절연성(고저항 도전성)의 질화 규소 SiN을 사용하면 된다.
여기에서, 반절연성의 질화 규소 SiN은, 실온에서, 전계 강도 40V/cm에서의 도전율이 1×10-13[1/Ωcm] 이하가 되는 막이며, 110℃에서, 전계 강도 40V/cm에서의 도전율이 1×10-12[1/Ωcm] 이상이 되는 막이다. 이때, 반절연막(12)으로서 질화 규소 SiN을 사용하는 경우, 절연막(9)은 SiO2에 한정되지 않고, 반도체 프로세스에서 사용되는 다른 다양한 절연막이어도 된다. 마찬가지로, 이 경우의 도전막(11)은, Al 뿐만 아니라, 다른 다양한 금속막 또는 고불순물 농도의 poly-Si막이어도 된다.
(실시예 1을, MOSFET 등에 적용한 경우)
도 1 내지 도 11을 참조하여, 상기에서는 본 발명에 따른 반도체장치로서, pn 다이오드의 예에 대해 설명했지만, pn 접합에 의해 전압을 유지하는 반도체장치이면 MOSFET 등이어도 된다. 즉, pn 다이오드의 주표면에 있어서, 게이트 전극을 갖는 전계효과 트랜지스터(FET)가 형성된 반도체장치이면 된다. 게이트 전극을 갖는 전계효과 트랜지스터는, MOSFET 이외에, 예를 들면 IGBT, GTO, 바이폴라 트랜지스터, 또는 사이리스터 등을 포함한다.
도 12 내지 도 14를 참조하여, pn 다이오드의 주표면에 있어서, 게이트 전극을 갖는 MOSFET가 형성된 반도체장치에 대해 설명한다. 상기에서 설명한 반도체장치의 애노드 전극(13)에 해당하는 위치에, 즉 실시예 1에 있어서의 n형 반도체 기판(1)의 제1주표면의 중앙부에 해당하는 위치에, MOSFET 단위 구조가 복수 형성되어 있다.
이 구성에 대해, 더욱 구체적으로는, 게이트 전극을 갖는 MOSFET가 형성된 반도체장치는, 드레인 전극(54)과, 소스 전극(59)과, n-형 반도체 영역(51)과, p형 반도체 영역(52)과, n+형 반도체 영역(53)과, n형 소스 영역(55)과, 게이트 산화막(56)과, 게이트 전극(57)과, 절연막(58)을 주로 포함하고 있다.
p형 반도체 영역(52)은, n-형 반도체 영역(51)과 p형 반도체 영역(52) 사이에 환형의 pn 접합 영역(8)을 형성하도록, n-형 반도체 영역(51)의 주표면의 일부에 위치하고 있다. n형 소스 영역(55)은, p형 반도체 영역(52)과 pn 접합을 형성하도록, p형 반도체 영역(52)의 내부의 주표면의 일부에 위치하고 있다. 이 반도체장치의 주표면 위에는, n형 소스 영역(55)에 전기적으로 접속하도록 소스 전극(59)이 설치되어 있다. 또한, n+형 반도체 영역(53)의 주표면 위에는, n+형 반도체 영역(53)에 전기적으로 접속하도록 드레인 전극(54)이 설치되어 있다.
게이트 산화막(56)은, 게이트 전극(57)과 n-형 반도체 영역(51)에 끼워지는 위치로서, n형 소스 영역(55)과 n-형 반도체 영역(51)에 끼워지는 적어도 p형 반도체 영역(52)의 표면 위의 위치에 설치되어 있다. 그리고, 게이트 산화막(56)은, n-형 반도체 영역(51)과 게이트 전극(57)을 절연하고 있다. 게이트 전극(57)은, 게이트 산화막(56) 위에 설치되고, n형 소스 영역(55)과 n-형 반도체 영역(51)에 끼워지는 p형 반도체 영역(52)의 표면과 적어도 대향하도록 설치되어 있다.
또한, 실시예 1(도 1)과 마찬가지로, 반도체 기판의 주표면의 주변부에는, 복수의 p형 가드 링(3, 4, 5, 6)(p형 가드 링 영역(7))이 환형으로 설치되어 있다. 또한, 절연막(9) 및 도전막(11)을 덮도록, 이들 표면에는 고저항 도전성의 반절연막(12)이 설치되어 있다. 더구나, 복수의 p형 가드 링 영역(7)과 반절연막(12) 사이의 위치에 있어서 각각 설치되어 있는 도전막(11)은, 환형의 p형 가드 링 영역(7)을 따라 단속적으로 설치되어 있다. 이들의 상세한 구성 및 다른 구성에 대해서는 실시예 1(도 1)과 동일하며, 동일 부재에는 동일한 부호를 붙이고, 중복된 설명은 반복하지 않는 것으로 한다.
이들 구성에 의해, 상기한 실시예 1과 마찬가지로, 전압을 인가했을 때, 도전막(11) 원주 방향으로 이격되는 연설부(11A, 11A)의 표면의 전계가 균일하게 되어, n-형 반도체 영역(51)으로 넓어지는 공핍층의 신장이 안정되어, 반도체장치의 원하는 내압특성을 확보할 수 있다. 또한, 반도체장치의 표면적을 작게 한 경우에도, 각각의 연설부(11A, 11A) 사이에는, 법선 방향 및 원주 방향으로 소정의 간격이 확보되고 있기 때문에, 이물질이나 패턴 불량에 의한 도전막 사이의 단락을 억제할 수 있어, 반도체장치의 원하는 내압특성을 확보하는 것이 가능해진다.
또한, MOSFET의 경우, 게이트 전극(57), 및 p형 가드 링 영역(7)에 전기적으로 접속되는 도전막(11)은, poly-Si 또는 몰리브덴 Mo를 사용하면 된다. 이에 따라, 전술한 효과 이외에, 반도체장치를 제조하는 공정수를 삭감할 수 있다고 하는 효과를 얻을 수 있다.
특히, 게이트 전극(57), 및 p형 가드 링 영역(7)에 전기적으로 접속되는 도전막(11)으로서 poly-Si을 사용한 경우에는, 콘택홀(10)의 내부에의 매립이 용이하기 때문에, 콘택홀의 내경을 작게 할 수 있다. 결과적으로, 반도체장치를 제조하는 공정수를 삭감할 수 있다. 더구나, 반도체장치의 표면적으로 작게 한 경우에도, 각각의 연설부(11A, 11A) 사이에는, 법선 방향 및 원주 방향으로 소정의 간격이 확보되고 있기 때문에, 이물질이나 패턴 불량에 의한 도전막 사이의 단락을 억제할 수 있어, 반도체장치의 원하는 내압특성을 확보하는 것이 가능해진다.
여기에서, 몰리브덴 Mo는 도전율이 낮고 고온에서도 사용하는 것이 가능하다. 따라서, 게이트 전극(57), 및 p형 가드 링 영역(7)에 전기적으로 접속되는 도전막(11)으로서 몰리브덴 Mo를 사용한 경우에는, 고온하에서 사용되는 반도체장치에 있어서, 상기와 마찬가지로, 반도체장치의 표면적을 작게 한 경우에도 각각의 연설부(11A, 11A) 사이에는, 법선 방향 및 원주 방향으로 소정의 간격이 확보되고 있다. 결과적으로, 이물질이나 패턴 불량에 의한 도전막 사이의 단락을 억제할 수 있어, 반도체장치의 원하는 내압특성을 확보하는 것이 가능해진다.
이때, 여기에서는 MOSFET를 예로 들어 설명하였지만, 동일한 게이트 전극을 갖는 IGBT 등에 대해서도 적용이 가능하다. 또한, 이들 반도체장치에 대해, 상기한 실시예 1에 관한 다른 구성에서 설명한 각각의 구성을 사용해도, 상기와 동일한 작용 효과를 얻는 것이 가능하다.
(실시예 2)
도 1 내지 도 11을 참조하여, 상기에서는 본 발명에 따른 반도체장치로서, pn 다이오드의 예에 대해 설명하였다. 여기에서는, 도 15 내지 도 17을 참조하여, 실시예 2에 관한 반도체 장치의 구성으로서. 쇼트키 접합에 의해 전압을 유지하는 반도체장치, 즉 쇼트키 배리어 다이오드(이하, SBD로 칭한다)의 예에 대해 설명한다.
도 15 내지 도 17을 참조하여, 실시예 2에 관한 반도체장치는, 주로 상기에서 설명한 반도체장치의 애노드 전극(13)에 해당하는 위치에, 즉 실시예 1에 있어서의 n형 반도체 기판(1)의 제1주표면의 중앙부에 해당하는 위치에, 쇼트키 전극(61)이 설치되어 있다. 더욱 구체적으로는, 실시예 2에 관한 반도체장치는, 쇼트키 전극(61)과, 캐소드 전극(63)과, n-형 반도체 영역(51)과, p형 반도체 영역(52)과, n+형 반도체 영역(53)을 포함하고 있다.
p형 반도체 영역(52)은, n-형 반도체 영역(51)과 p형 반도체 영역(52) 사이에 환형의 pn 접합 영역(8)을 형성하도록, n-형 반도체 영역(51)의 주표면의 일부에 위치하고 있다. 쇼트키 전극(61)은, n-형 반도체 영역(51)의 주표면과 접촉하고, p형 반도체 영역(2)의 표면의 일부와도 더 접촉하도록 설치되어 있다. 또한, 캐소드 전극(63)은 n+형 반도체 영역(51)과 접촉해서 설치되어 있다. 쇼트키 전극(61)은, n-형 반도체 영역(51)과 쇼트키 전극(61) 사이에 쇼트키 접합(62)을 형성하고 있다.
또한, 실시예 1(도 1)과 마찬가지로, 이 반도체 기판의 주표면의 주변부에는, 복수의 p형 가드 링(3, 4, 5, 6)(p형 가드 링 영역(7))이 환형으로 설치되어 있다. 또한, 절연막(9) 및 도전막(11)을 덮도록, 이들 표면에는 고저항 도전성의 반절연막(12)이 설치되어 있다. 더구나, 복수의 p형 가드 링 영역(7)과 반절연막(12) 사이의 위치에 있어서 각각 설치되어 있는 도전막(11)은, 환형의 p형 가드 링 영역(7)을 따라 단속적으로 설치되어 있다.
이와 같은 상세한 구성, 및 실시예 2에 관한 다른 구성에 대해서는 실시예 1(도 1)과 동일하며, 동일 부재에는 동일한 부호를 붙이고, 중복된 설명은 반복하지 않는 것으로 한다.
상기한 구성에 따른 반도체장치에 대해, 전압을 인가했을 때의 작용 및 효과에 대해 설명한다. 이 반도체장치에 대해, 쇼트키 전극(61)이 양, 캐소드 전극(63)이 음이 되는 극성의 순방향 전압을 인가했을 때, pn 접합 영역(8)이 순방향 바이어스 상태가 된다. 그러면, p형 반도체 영역(2)으로부터 n-형 반도체 영역(51)에 소수 캐리어가 되는 정공이 주입되고, 캐소드 전극(14)으로부터 n+형 반도체 영역(53)을 경유해서 n-형 반도체 영역(51)에 전자가 주입된다. 이에 따라, n-형 반도체 영역(51)의 내부에는 정공 및 다수의 전자가 포함되게 된다.
다음에, 이 반도체장치에 대해, 쇼트키 전극(61)이 음, 캐소드 전극(63)이 양이 되는 극성의 역방향 전압을 인가하면, pn 접합 영역(8)이 역방향 바이어스 상태가 된다. 그러면, p형 반도체 영역(2)에 비해 n-형 반도체 영역(51)의 비저항이 높고 불순물 농도가 낮기 때문에, pn 접합 영역(8)으로부터 주로 n-형 반도체 영역(51)으로 공핍층이 뻗는다.
이에 따라, 반도체장치의 원하는 내압특성을 확보하는 것이 가능해진다. 더욱 구체적으로는, p형 가드 링 영역(7)은, pn 접합 영역(8)을 둘러싸도록 파단되지 않고 환형으로 설치되어 있다. 더구나, 이 p형 가드 링 영역(7)과 전기적으로 접속되어 있는 도전막(11)이 단속적으로 설치되어 있고, 또한, 이 도전막(11)과 절연막(9)을 덮도록 반절연막(12)이 설치되어 있다.
이 구성에 의해, 전압을 인가했을 때, 도전막(11)의 원주 방향으로 이격되는 연설부(11A, 11A)의 표면의 전계가 균일하게 되어, n-형 반도체 영역(51)으로 넓어지는 공핍층의 신장이 안정되어, 반도체장치의 원하는 내압특성을 확보하는 것이 가능해진다. 또한, 반도체장치의 표면적을 작게 한 경우에도 각각의 연설부(11A, 11A) 사이에는, 법선 방향 및 원주 방향으로 소정의 간격이 확보되어 있기 때문에, 이물질이나 패턴 불량에 의한 도전막 사이의 단락을 억제할 수 있어, 반도체장치의 원하는 내압특성을 확보하는 것이 가능해진다.
(실시예 2에 관한 다른 구성)
실시예 2에 관한 반도체장치를 구성하는, n-형 반도체 영역(51), p형 반도체 영역(52), 및 n+형 반도체 영역(53)은, 규소 Si 또는 탄화 규소 SiC을 사용하면 된다. 특히, 이들 구성에 탄화 규소 SiC을 사용하면 된다.
여기에서, 규소 Si를 사용한 SBD의 내압특성은 약 100V 이하이다. 한편, 탄화 규소 SiC을 사용한 SBD의 내압특성은, 예를 들면 600V 이상이다. 따라서, 전자의 규소 Si를 사용한 SBD와, 후자의 탄화 규소 SiC을 사용한 SBD에서는, 공핍층의 신장이 다르고, 후자의 탄화 규소 SiC을 사용한 SBD의 공핍층의 신장 쪽이 크다.
이 때문에, 가드 링 영역의 법선 방향의 간격은, 규소 Si를 사용한 경우보다, 탄화 규소 SiC을 사용한 경우 쪽이 커진다. 그리고, SBD의 표면적의 크기도, 규소 Si를 사용한 경우보다도, 탄화 규소 SiC을 사용한 경우 쪽이 커진다.
따라서, SBD의 표면적을 작게 하려고 한 경우, 본 발명을 적용함으로써 얻어지는 SBD가 작아지는 표면적은, 규소 Si를 사용한 SBD보다도, 탄화 규소 SiC을 사용한 SBD 쪽이 커지고, 탄화 규소 SiC을 사용한 SBD 쪽이 얻어지는 효과가 커진다. 따라서, 실시예 2에 관한 반도체장치를 구성하는, n-형 반도체 영역(51), p형 반도체 영역(52), 및 n+형 반도체 영역(53)은, 탄화 규소 SiC을 사용하면 된다.
또한, 실시예 2에 관한 반도체장치를 구성하는, 쇼트키 전극(61)은 티타늄 Ti, 니켈 Ni, 금 Au, 또는 몰리브덴 Mo를 사용하면 된다. 또한, 절연막(9)은 이산화 규소 SiO2를 사용하면 된다. 또한, 도전막(11)은, 알루미늄 Al, 쇼트키 전극(61)에 사용한 재료와 같은 재료, 혹은, 쇼트키 전극(61)에 사용한 재료와 같은 재료와 알루미늄 Al과의 적층막을 사용하면 된다. 더구나, 반절연막(12)은, 반절연성(고저항도 전성)의 SiN을 사용하면 된다.
또한, 도 18 및 도 19를 참조하여, 쇼트키 전극(61)과 접하여, 쇼트키 전극(61)과 쇼트키 접합(62)을 형성하는 다른 p형 반도체 영역(64)이 설치되어도 된다. 또한, p형 반도체 영역(52), p형 반도체 영역(64), 및 p형 가드 링 영역(7)은, 같은 불순물 농도의 p형일 필요는 없으며, 농도가 다른 p형이어도 된다. 또한, p형 반도체 영역(52), p형 반도체 영역(64), 및 p형 가드 링 영역(7)은, 같은 깊이일 필요는 없으며, 다른 깊이이어도 된다. 이들 어느쪽의 구성이라도, 상기와 같은 작용 효과를 얻을 수 있다.
또한, 실시예 1(도 4를 참조)과 마찬가지로, 도전막(11)의 연설부(11A)는 소위 지그재그 형상으로 설치되어 있으면 된다. 이와 같은 구성에 의해, 반도체장치의 표면적을 작게 한 경우에도, 각각의 도전막(11, 11)의 연설부(11A, 11A) 사이의 거리가 확보된다.
즉, 이 구성에 의해, 1개의 p형 가드 링을 따라 단속적으로 설치된 도전막(11)의 연설부 A와, 1개의 p형 가드 링에 인접하는 다른 p형 가드 링을 따라 단속적으로 설치된 도전막(11)의 연설부 A의 거리가 충분히 확보된다. 더구나, 1개의 p형 가드 링을 따라 단속적으로 설치된 도전막(11)의 연설부 A와, 1개의 p형 가드 링에 대해 1개의 p형 가드 링에 인접하는 p형 가드 링을 사이에 끼워 반대측에 위치하는 다른 p형 가드 링을 따라 단속적으로 설치된 도전막(11)의 연설부(11A)의 거리도 확보된다.
따라서, 반도체장치의 표면에 부착된 이물질이나, 반도체장치의 표면적을 작게 하기 때문에 발생할 수 있는 패턴 불량 등의 영향에 의한 도전막 사이의 단락을 억제할 수 있어, 반도체장치의 원하는 내압특성을 확보하는 것이 가능해진다.
또한, 실시예 1(도 4를 참조)과 마찬가지로, 단속적으로 설치되는 영역을 포함하는 도전막(11, 11)의 파단부(11B) 중에서, 1개의 파단부(11BB)의 원주 방향의 최소 간격 Y는, 이 파단부(11BB)를 법선 방향으로 사이에 끼워 대향하는 도전막(11L, 11R)의 법선 방향의 간격의 최대 간격 X보다 커져 있으면 된다.
이 구성에 의해, 각각의 도전막(11, 11)의 연설부(11A, 11A) 사이의 거리가 확보되어, 반도체장치의 표면에 부착된 이물질이나, 반도체장치의 표면적을 작게 하기 때문에 발생하기 쉬워지는 패턴 불량 등의 영향에 의한 도전막(11, 11) 사이의 단락을 억제할 수 있어, 반도체장치의 원하는 내압특성을 확보하는 것이 가능해진다.
또한, 실시예 1과 마찬가지로, 도전막(11)은 p형 가드 링 영역(7)을 따라, 모두, 단속적으로 설치되어 있어도 된다. 또한, 실시예 1과 마찬가지로, 도전막(11)은 p형 가드 링 영역(7)의 최외주에 위치하는 p형 가드 링보다 내측에 위치하는 것에 대해서는, 각각 내측에 위치하는 p형 가드 링을 따라 단속적으로 설치되면 되고, 또한, 최외주에 위치하는 p형 가드 링을 따라 설치되는 것에 대해서는, 이 최외주에 위치하는 p형 가드 링을 따라 연속적으로 설치되면 된다.
이 구성에 의해, 실시예 1과 마찬가지로, 각각의 도전막(11, 11)의 연설부(11A), 11A) 사이의 거리가 확보되어, 이물질이나 패턴 불량에 의한 도전막(11) 사이의 단락을 억제할 수 있으면서, 반도체장치의 원하는 내압특성을 확보하는 것이 가능해진다.
또한, 실시예 1과 마찬가지로, p형 가드 링 영역(7)을 따라 단속적으로 도전막(11)의 법선 방향의 폭은, 각각의 도전막(11)과 전기적으로 접속되어 있는 p형 가드 링의 법선 방향의 폭보다 작게 되어 있으면 된다. 이 구성에 의해, 반도체장치의 표면적을 작게 한 경우에도, 안정된 공핍층의 신장을 얻을 수 있고, 더구나, 도전막(11, 11)의 법선 방향 및 원주 방향으로 이격되는 연설부(11A, 11A)의 간격을 더욱 넓게 확보할 수 있다. 결과적으로, 이물질이나 패턴 불량에 의한 도전막(11) 사이의 단락을 보다 억제할 수 있어, 반도체장치의 원하는 내압특성을 확보하는 것이 가능해진다.
또한, 실시예 1과 마찬가지로, p형 가드 링 영역(7)을 따라 단속적으로 설치되는 도전막(11)은, 절연막(9)을 두께 방향으로 관통하는 콘택홀(10)의 내부에만 설치되어 있으면 된다. 즉, 도전막(11)을, 콘택홀(10)의 내부에 매립하는 것과 같은 구조로 하여도 된다. 이 구성에 의해, 안정된 공핍층의 신장을 얻을 수 있고, 더구나, 반도체장치의 표면적을 작게 하였다고 하더라도, 도전막(11, 11)의 법선 방향 및 원주 방향으로 이격되는 연설부(11A, 11A)의 간격을 보다 넓게 확보할 수 있다. 결과적으로, 이물질이나 패턴 불량에 의한 도전막(11) 사이의 단락을 보다 억제할 수 있어, 반도체 장치의 원하는 내압특성을 확보하는 것이 가능해진다.
또한, 실시예 1과 마찬가지로, 전술한 것과 같이 도전막(11)을 콘택홀(10)의 내부에 매립한다고 하는 구성 이외에, W 플러그 또는 poly-Si를 콘택홀(10)의 내부를 매립한다고 하는 구성이어도 된다. 이 구성에 의해, 안정된 공핍층의 신장을 얻을 수 있고, 더구나, 반도체장치의 표면적을 작게 하였다고 하더라도, 도전막(11, 11)의 법선 방향 및 원주 방향으로 이격되는 연설부(11A, 11A)의 간격을 보다 넓게 확보할 수 있다. 결과적으로, 이물질이나 패턴 불량에 의한 도전막(11) 사이의 단락을 보다 억제 할 수 있어, 반도체장치의 원하는 내압특성을 확보하는 것이 가능해진다.
또한, 실시예 1과 마찬가지로, W 플러그 또는 poly-Si를 콘택홀의 내부에 매립하는 구성은, 절연막(9)의 표면에 도전막(11)이 돌출하도록 설치되어 있는 구성에도 적용할 수 있다. 이 구성에 의해, 상기와 같은 작용 효과를 얻을 수 있다.
또한, 실시예 1과 마찬가지로, 제1도전형으로서 n형, 제2도전형으로서 p형을 사용한 경우에 대해 설명하고 있지만, 제1도전형으로서 p형, 제2도전형으로서 n형을 사용한 경우에도, 상기와 같은 작용 효과를 얻을 수 있다. 또한, p형 반도체 영역(2)과 p형 가드 링 영역(7)은, 동일한 불순물 농도의 p형일 필요는 없으며, 농도가 다른 p형이어도 된다. 또한, p형 반도체 영역(2)과 p형 가드 링 영역(7)은, 동일한 깊이일 필요는 없으며, 다른 깊이이어도 된다. 이들 어느쪽의 구성이라도, 상기와 동일한 작용 효과를 얻을 수 있다.
본 발명을 상세하게 설명해 왔지만, 이것은 단지 예시를 위한 것으로, 한정적으로 해석되어서는 않되며, 발명의 범위는 첨부의 특허청구범위에 의해 해석되는 것이 명확하게 이해될 것이다.

Claims (16)

  1. 제1도전형의 반도체 기판과,
    상기 반도체 기판의 제1주표면으로부터 상기 반도체 기판의 제2주표면을 향해 소정의 깊이에 설치되고, 상기 반도체 기판과의 접합 영역이 환형으로 되는 제 2 도전형의 불순물 확산영역과,
    상기 반도체 기판의 상기 제 1 주표면에 있어서, 상기 접합 영역을 둘러싸도록 설치되고, 법선 방향으로 각각 소정의 간격을 두고 복수 배치되는 환형의 제 2 도전형의 가드 링과,
    상기 반도체 기판의 상기 제 1 주표면을 덮도록 설치된 제 1 층간 절연막과,
    상기 제 1 층간 절연막을 두께 방향으로 관통하는 콘택홀의 내부를 포함하도록 설치되고, 제 2 도전형의 상기 가드 링에 전기적으로 접속되는 도전막과,
    상기 제 1 층간 절연막 및 상기 도전막을 덮도록 설치되는 제 2 층간 절연막을 구비하고,
    상기 제 2 층간 절연막은 반절연성의 재료이고,
    상기 도전막은, 복수의 상기 가드 링과 상기 제 2 층간 절연막 사이의 위치에서, 환형의 상기 가드 링을 따라 단속적으로 설치된 영역을 포함하고,
    단속적으로 설치된 상기 영역은, 상기 도전막의 부재가 설치되어 있는 연설부 및 상기 도전막의 부재가 설치되어 있지 않은 파단부를 갖고 있으며,
    단속적으로 설치된 상기 영역을 포함하는 상기 도전막 중의 1개의 도전막의 상기 연설부를, 상기 1개의 도전막과 법선 방향으로 인접하고, 또한, 단속적으로 설치된 상기 영역을 포함하는 다른 도전막에 대해 법선 방향으로 투영해서 이루어진 투영부 형상의 원주 방향의 최대 간격은, 상기 다른 도전막의 상기 파단부의 형상의 원주 방향의 최소 간격에 포함되는, 반도체장치.
  2. 제 1항에 있어서,
    상기 반도체 기판은 n형이고,
    상기 불순물 확산영역은 p형이며,
    상기 접합 영역에 의해 pn 접합이 형성되고,
    해당 반도체장치는, 상기 pn 접합에 의해 인가된 전압을 유지하는, 반도체장치.
  3. 제 2항에 있어서,
    상기 반도체 기판은, 규소 및 탄화 규소 중 어느 하나가 사용되는, 반도체장치.
  4. 제 1항에 있어서,
    상기 반도체 기판의 상기 제1주표면에 있어서, 게이트 전극을 갖는 전계효과 트랜지스터가 형성되고,
    상기 게이트 전극 및 상기 가드 링에 전기적으로 접속되는 상기 도전막은, poly-Si이 사용되는, 반도체장치.
  5. 제 1항에 있어서,
    상기 반도체 기판의 상기 제1주표면에 있어서, 게이트 전극을 갖는 전계효과 트랜지스터가 형성되고,
    상기 게이트 전극 및 상기 가드 링에 전기적으로 접속되는 상기 도전막은, Mo이 사용되는, 반도체장치.
  6. 제 1항에 있어서,
    상기 반도체 기판은 n형이고,
    상기 불순물 확산영역은 p형이며,
    해당 반도체장치는, 상기 반도체 기판에 설치된 쇼트키 접합에 의해 인가된 전압을 유지하고,
    상기 접합 영역은, 상기 쇼트키 접합을 둘러싸도록 설치되는, 반도체장치.
  7. 제 6항에 있어서,
    상기 반도체 기판은, 탄화 규소가 사용되는, 반도체장치.
  8. 제 1항에 있어서,
    상기 제1층간 절연막은, 이산화 규소이고,
    상기 제2층간 절연막은, 반절연성의 질화 규소인, 반도체장치.
  9. 제 8항에 있어서,
    상기 질화 규소의 도전율[(1/Ω)cm]이, 실온에서 1×10-13 이하, 110℃에서 1×10-12 이상인, 반도체장치.
  10. 삭제
  11. 제 1항에 있어서,
    단속적으로 설치되는 상기 영역을 포함하는 상기 도전막의 상기 파단부 중의 1개의 파단부의 원주 방향의 최소 간격은, 상기 1개의 파단부를 법선 방향으로 사이에 끼워 대향하는 상기 도전막의 법선 방향의 간격의 최대 간격보다 큰, 반도체장치.
  12. 제 1항에 있어서,
    상기 가드 링을 따라 설치된 상기 영역을 포함하는 상기 도전막은, 상기 가드 링을 따라 모두 단속적으로 설치되는, 반도체장치.
  13. 제 1항에 있어서,
    상기 가드 링을 따라 단속적으로 설치된 상기 영역을 포함하는 상기 도전막에 있어서,
    최외주에 위치하는 상기 가드 링과 상기 제2층간 절연막 사이의 위치에 설치되는 상기 도전막은, 상기 가드 링을 따라 연속적으로 설치되고,
    최외주에 위치하는 상기 가드 링보다 내측에 위치하는 상기 도전막은, 상기 가드 링을 따라 단속적으로 설치되는, 반도체장치.
  14. 제 1항에 있어서,
    상기 도전막의 법선 방향의 폭은, 상기 도전막과 전기적으로 접속되어 있는 상기 가드 링의 법선 방향의 폭보다 작은, 반도체장치.
  15. 제 1항에 있어서,
    상기 도전막은, 상기 제1층간 절연막을 두께 방향으로 관통하는 상기 콘택홀의 내부에만 설치되는, 반도체장치.
  16. 제 1항에 있어서,
    상기 도전막은, 상기 콘택홀의 내부에 W 플러그를 더 포함하고, 상기 W 플러그를 통해 상기 가드 링과 전기적으로 접속되는, 반도체장치.
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