CN101887884B - 半导体装置 - Google Patents

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Abstract

本发明涉及一种使用了保护环的半导体装置，在其中设置有：包围pn结区域(8)的p型保护环区域(7)；覆盖p型保护环区域(7)的绝缘膜(9)；通过设置在绝缘膜(9)的接触孔(10)与p型保护环区域(7)电连接的导电膜(11)；以及覆盖绝缘膜(9)和导电膜(11)的半绝缘膜(12)。进而，导电膜(11)断续地配置。由此，即使异物等附着在导电膜(11)的表面，也能够确保所希望的耐压特性。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别涉及具备用于确保耐压特性的保护环的半导体装置。
背景技术
在利用pn结或肖特基结来保持电压的半导体装置中，通常具备用于确保耐压特性的保护环。参照图20和图21，对利用pn结来保持电压的、具备保护环的通常的半导体装置进行说明。
该半导体装置具备：n型半导体衬底101；以及p型半导体区域102，从n型半导体衬底101的一个主表面朝向内部延伸到规定深度。在n型半导体衬底101和p型半导体区域102之间形成有环状的pn结区域(主结区域)108。阳极电极113与p型半导体区域102的表面接触而设置。此外，阴极电极114在n型半导体衬底101的其它主表面，与n型半导体衬底101接触而设置。
在该半导体装置的周围部，环状地设置有多个p型保护环103、104、105、106(以下，将这些总称为p型保护环区域107)。p型保护环区域107以包围pn结区域108的方式，分别隔开规定间隙而设置。
n型半导体衬底101的一个主表面被绝缘膜109覆盖。导电膜111通过贯通绝缘膜109的接触孔110，与p型保护环区域107电连接。
当对这样的半导体装置施加电压时，通过该p型保护环区域107的作用，p型保护环区域107附近的绝缘膜109的表面电位与p型保护环区域107成为相同电位。即，耗尽层稳定地向右方向(图21)延伸，由此能够减小绝缘膜109上下(图21)的电位差，结果pn结的电场被缓和，能够确保半导体装置的耐压特性。
在这里，在施加到半导体装置的电压小的情况下，耗尽层的延伸幅度也小。由此，在该情况下，为了确保所希望的耐压特性而需要的保护环的数量也可以较少。可是，在施加600V以上的高电压的情况下，为了确保耐压特性，需要使耗尽层较大地延伸。因此，构成保护环区域的保护环的数量需要较多。通过增多保护环的数量，半导体装置的面积变大。例如，当在使用硅的半导体装置中要确保1200V的耐压特性的情况下，保护环需要5个以上，仅是保护环区域的宽度就成为200μm以上。
为了减小半导体装置的表面积，存在例如将构成保护环区域的各个保护环的间隙缩窄的技术。当缩窄各个保护环的间隙时，与保护环电连接的各个导电膜的间隙也变窄。再有，在日本专利申请特开2003-078138号公报中公开了用于减小半导体装置的表面积所相关的技术。
当减小半导体装置的表面积时，如上所述，与保护环电连接的各个导电膜的间隙也变窄。于是，例如参照图22那样，当异物200等附着在半导体装置的表面时，相邻的导电膜111A、111B短路，结果与其电连接的各个相邻的p型保护环也短路。
由此，在施加电压时，从pn结区域108延伸的耗尽层的延伸变得不均匀，pn结区域108或p型保护环区域107的电场变强，所以不能够确保半导体装置的所希望的耐压特性。
半导体装置不再能够确保所希望的耐压特性的原因并不限于附着在半导体装置表面的异物200。由于与保护环电连接的各个导电膜的间隙变窄，所以进入p型保护环区域107表面的伤痕、或通过使各个p型保护环区域107的间隔变窄而容易发生的图案不良，也与异物200同样地成为使半导体装置的耐压特性下降的原因。
此外，在日本专利申请特开2003-078138号公报中的保护环中，使保护环本身破裂，通过相互配置为锯齿状而谋求半导体装置的面积的减少。可是，在这样的结构中，耗尽层的延伸变得不均匀，因此电场强度中也存在偏差，结果不能确保半导体装置所希望的耐压特性。
发明内容
本发明正是为了解决上述课题而完成的，其目的在于提供一种半导体装置，在该使用保护环的半导体装置中，即使异物等附着在导电膜的表面，也能够确保所希望的耐压特性。
在基于本发明的半导体装置中，具备：第一导电型的半导体衬底；第二导电型的杂质扩散区域，从上述半导体衬底的第一主表面朝向上述半导体衬底的第二主表面以规定深度设置，与上述半导体衬底的结区域成为环状；第二导电型的保护环，在上述半导体衬底的上述第一主表面中，以包围上述结区域的方式设置，在法线方向上分别隔开规定的间隙而配置多个；第一层间绝缘膜，以覆盖上述半导体衬底的上述第一主表面的方式设置；导电膜，以包含接触孔的内部的方式设置，与第二导电型的上述保护环电连接，其中，上述接触孔在厚度方向上贯通上述第一层间绝缘膜；以及第二层间绝缘膜，以覆盖上述第一层间绝缘膜和上述导电膜的方式设置，上述第二层间绝缘膜是半绝缘性的材料，上述导电膜在多个上述保护环和上述第二层间绝缘膜之间的位置中，包含沿着环状的上述保护环而断续地设置的区域，断续地设置的上述区域具有：设置有上述导电膜的构件的连设部，以及没设置有上述导电膜的构件的断裂部。
在上述发明的其它方式中，上述半导体衬底是n型，上述杂质扩散区域是p型，通过上述结区域(junction region)形成pn结，该半导体装置通过上述pn结保持被施加的电压。
在上述发明的其它方式中，在上述半导体衬底中，使用硅或碳化硅的任何一种。
在上述发明的其它方式中，在上述半导体衬底的上述第一主表面中，形成有具有栅极电极的场效应晶体管，在上述栅极电极和电连接于上述保护环的上述导电膜中，使用多晶硅(poly-Si)。
在上述发明的其它方式中，在上述半导体衬底的上述第一主表面中，形成有具有栅极电极的场效应晶体管，在上述栅极电极和电连接于上述保护环的上述导电膜中，使用Mo。
在上述发明的其它方式中，上述半导体衬底是n型，上述杂质扩散区域是p型，该半导体装置通过设置在上述半导体衬底的肖特基结对施加的电压进行保持，上述结区域以包围上述肖特基结的方式设置。
在上述发明的其它方式中，上述半导体衬底使用碳化硅。
在上述发明的其它方式中，上述第一层间绝缘膜是二氧化硅，上述第二层间绝缘膜是半绝缘性的氮化硅。
在上述发明的其它方式中，上述碳化硅的导电率[(1/Ω)cm]在室温中是1×10-13以下，在110℃是1×10-12以上。
在上述发明的其它方式中，将包含断续地设置的上述区域的上述导电膜中的一个导电膜的上述连续部，相对于与上述一个导电膜在法线方向上相邻的、并且包含断续地设置的上述区域的其它导电膜在法线方向上投影而成的投影部形状的周围方向的最大间隔，包含于上述其它导电膜的上述断裂部的形状的周围方向的最小间隔中。
在上述发明的其它实施方式中，包含断续地设置的上述区域的上述导电膜的上述断裂部中的一个断裂部的周围方向的最小间隔，大于在法线方向上夹着上述一个断裂部而相向的上述导电膜的法线方向的间隙的最大间隔。
在上述发明的其它方式中，包含沿着上述保护环而设置的上述区域的上述导电膜，沿着上述保护环全部断续地设置。
在上述发明的其它方式中，在包含沿着上述保护环而断续地设置的上述区域的上述导电膜中，在位于最外周的上述保护环与上述第二层间绝缘膜之间的位置设置的上述导电膜，沿着上述保护环连续地设置，与位于最外周的上述保护环相比位于内侧的上述导电膜沿着上述保护环断续地设置。
在上述发明的其它方式中，上述导电膜的法线方向的宽度，小于与上述导电膜电连接的上述保护环的法线方向的宽度。
在上述发明的其它方式中，上述导电膜仅设置于在厚度方向上贯通上述第一层间绝缘膜的上述接触孔的内部。
在上述发明的其它方式中，上述导电膜还在上述接触孔的内部包含W插塞，通过上述W插塞与上述保护环电连接。
根据本发明，在使用保护环的半导体装置中，即使异物等附着于导电膜的表面，也能够确保所希望的耐压特性。
本发明的上述和其它的目的、特征、方面、以及优点，通过与附图相关地理解的关于本发明的下面的详细说明就能清楚了。
附图说明
图1是表示实施方式1的半导体装置的整体结构的平面图。
图2是与图1中的II-II线相关的向视剖面图。
图3是与图1中的III-III线相关的向视剖面图。
图4是作为实施方式1的半导体装置的整体结构，表示其它的导电膜的配置的平面图。
图5是作为实施方式1的半导体装置的整体结构，表示位于最外周的导电膜连续地设置的情况的平面图。
图6是与图5中的VI-VI线相关的向视剖面图。
图7是与图5中的VII-VII线相关的向视剖面图。
图8是表示在实施方式1的半导体装置中使用的、其它的导电膜的结构的剖面图。
图9是表示实施方式1的半导体装置中使用的、其它的导电膜的结构的剖面图。
图10是表示实施方式1的半导体装置中使用的、其它的导电膜的结构的剖面图。
图11是表示实施方式1的半导体装置中使用的、其它的导电膜的结构的剖面图。
图12是表示实施方式1的半导体装置中使用的、作为场效应晶体管的MOSFET的剖面图。
图13是表示实施方式1的半导体装置中使用的、作为场效应晶体管的MOSFET的周围部的结构的剖面图。
图14是表示实施方式1的半导体装置中使用的、作为场效应晶体管的MOSFET的周围部的结构的剖面图。
图15是表示实施方式2的半导体装置的整体结构的平面图。
图16是与图15中的XVI-XVI线相关的向视剖面图。
图17是与图15中的XVII-XVII线相关的向视剖面图。
图18是表示在实施方式2的半导体装置中使用了其它的p型半导体区域的结构的剖面图。
图19是表示在实施方式2的半导体装置中使用了其它的p型半导体区域的结构的剖面图。
图20是表示具备通过pn结保持电压的保护环的现有的半导体装置的整体结构的平面图。
图21是与图20中的XXI-XXI线相关的向视剖面图。
图22是表示异物附着在现有的半导体装置的表面的情况的平面图。
具体实施方式
以下，一边参照附图，一边对基于本发明的各实施方式的半导体装置进行说明。再有，在以下说明的各实施方式中，在述及个数、量等的情况下，除了特别记载的情况之外，本发明的范围并不一定限定于该个数、量等。此外，对同一部件、相当部件赋予同一参照附图标记，有时不反复进行重复的说明。
实施方式1
参照图1到图3，针对实施方式1的半导体装置的结构进行说明。实施方式1的半导体装置是第一导电型，具备n型半导体衬底1，该n型半导体衬底1具有1对第一主表面和第二主表面。在n型半导体衬底1的第一主表面的中央部，设置有第二导电型的p型半导体区域2，该p型半导体区域2从n型半导体衬底1的第一主表面朝向n型半导体衬底1的第二主表面延伸到规定深度。
在n型半导体衬底1和p型半导体区域2之间形成有环状的pn结区域8(主结区域)。在p型半导体区域2的表面，阳极电极13与p型半导体区域2接触而设置。此外，在n型半导体衬底1的第二主表面，阴极电极14与n型半导体衬底1接触而设置。
在n型半导体衬底1的第一主表面的周围部，环状地设置有多个p型保护环(guard ring)3、4、5、6(以下，将其总称为p型保护环区域7)。p型保护环区域7从n型半导体衬底1的第一主表面朝向第二主表面延伸到规定深度。进而，p型保护环区域7以包围pn结区域8的方式，分别在法线方向(在环状地设置的p型保护环区域7的一点中，与在该点的切线垂直的直线方向)上隔开规定的间隔而设置。
n型半导体衬底1的第一主表面被绝缘膜9覆盖。在p型保护环区域7和绝缘膜9相接的区域的一部分中，设置有多个在厚度方向上贯通绝缘膜9的接触孔10。导电膜11夹着绝缘膜9在p型保护环区域7的相反侧设置。
通过接触孔10的内部，导电膜11与分别位于相反侧的p型保护环区域7电连接。此外，以覆盖绝缘膜9和导电膜11的方式，在其表面设置有高电阻导电性的半绝缘膜12。
在这里，设置在各个p型保护环区域7和半绝缘膜12之间的位置的导电膜11断续地设置。即，p型保护环区域7不断裂而环状地设置，相对于此，导电膜11沿着分别电连接的环状的p型保护环区域7断续地设置。而且，断续地设置的导电膜11具有：设置有导电膜11构件的连设部(discrete portion)11A、和没设置有导电膜11的断裂部(interruption)11B。
(作用/效果)
对上述结构的半导体装置，针对施加电压时的作用和效果进行说明。在对该半导体装置施加阳极电极13为正、阴极电极14为负的极性的正方向电压时，pn结区域8成为正方向偏置状态。于是，从p型半导体区域2向n型半导体衬底1注入成为少数载流子的空穴，从阴极电极14向n型半导体衬底1注入电子。由此，在n型半导体衬底1的内部含有空穴和许多的电子。
接着，当对该半导体装置施加阳极电极13为负、阴极电极14为正的极性的反方向电压时，pn结区域8成为反方向偏置状态。于是，由于与p型半导体区域2相比n型半导体衬底1的电阻率高、杂质浓度低，所以耗尽层从pn结区域8主要延伸到n型半导体衬底1。
由此，能够确保半导体装置的所希望的耐压特性。更具体地，p型保护环区域7以包围pn结区域8的方式无断裂地设置为环状。进而，与该p型保护环区域7电连接的各个导电膜11断续地设置，并且以覆盖该导电膜11和绝缘膜9的方式设置有半绝缘膜12。由此，在施加电压时，在导电膜11的周围方向上分离的连设部11A、11A的表面的电场变得均匀，在n型半导体衬底1中扩展的耗尽层的延伸稳定。由此，能够确保半导体装置的所希望的耐压特性。
再有，在使保护环区域本身断裂而构成，并且不设置覆盖导电膜的半绝缘膜的情况下，耗尽层的延伸变得不稳定，不均匀。更具体地，在导电膜的表面上的、位于pn结区域侧的部分的表面上空穴汇集，在位于与pn结区域相反侧的部分的表面上电子汇集。由此，在导电膜的表面上发生分极。
通过在导电膜的表面上发生分极，耗尽层变得容易从pn结区域主要向保护环区域断裂而构成的部分延伸，在该附近耗尽层的延伸中发生变形。结果，半导体装置的外周部分的电场强度变强，耐压特性下降。再有，使保护环区域本身断裂而构成，并且不以半绝缘膜覆盖导电膜，而以绝缘膜覆盖导电膜的情况也是同样的。
相对于此，根据实施方式1的结构，由于不发生空穴和电子的分极，所以耗尽层的延伸稳定，能够确保半导体装置的所希望的耐压特性。
再有，进而作为其它情况，在不使保护环区域断裂而环状地设置，进而与保护环区域电连接的导电膜也不断裂而连续地设置为环状的情况下，能够不设置半绝缘膜而确保与本实施方式1同样的耐压特性。可是，在该情况下如前面说明了的那样，由于附着在半导体装置的表面的异物、或因为半导体装置的表面积变小而可能产生的图案不良等的影响，导致导电膜间的短路发生，难以确保半导体装置的所希望的耐压特性。
相对于此，根据实施方式1的结构，在法线方向上相邻的导电膜11隔着规定的间隔而配置，并且各个导电膜11的连设部11A夹着断裂部11B在周围方向上分离而配置。即，即使在减小半导体装置的表面积的情况下，在各个连设部11A、11A之间，在法线方向和周围方向上确保有规定的间隔，因此能够抑制异物或图案不良导致的导电膜间的短路，结果能够确保半导体装置的所希望的耐压特性。
在这里，作为实验进行如下实验，分别制作：不使保护环区域断裂而设置为环状的、与保护环区域电连接的导电膜也不断裂而连续地设置为环状的、进而设置半绝缘膜而构成的半导体装置，和与其同样大小的由同样材料构成的本实施方式1的半导体装置，对耐压特性进行比较。结果，前者的耐压特性是1350V～1400V，相对于此，后者即本实施方式1的耐压特性是1350V～1400V。由此可知，能够确保本实施方式1的半导体装置的所希望的耐压特性。
作为其它的实验，对上述前者的半导体装置，即对不使保护环区域断裂而设置为环状的、与保护环区域电连接的导电膜也不断裂而连续地设置为环状的、进而设置半绝缘膜而构成的半导体装置，使相邻的导电膜短路。这时，该前者的半导体装置的耐压特性是1200V～1300V。因此，证明了当异物等附着而相邻的导电膜短路时，耐压特性下降，通过本实施方式的半导体装置来抑制导电膜间的短路，可以说具有能够获得可确保所希望的耐压特性的半导体装置的效果。
(实施方式1的其它结构)
参照图4(特别是右侧)，导电膜11的连设部11A只要设置成所谓锯齿状(zigzag manner)即可。更具体地，使最大间隔L2包含在最小间隔L1中即可，其中该最大间隔L2是在导电膜11、11中，将一个导电膜的连设部11AA相对于与该一个导电膜在法线方向(箭头P方向)上相邻的、并且包含断续地设置的区域的其它导电膜在法线方向(箭头P方向)上投影而成的投影部形状11MP的周围方向的最大间隔(distance)，该最小间隔L1是该其它的导电膜的断裂部11BP的形状的周围方向的最小间隔。
同样地，使最大间隔R2包含在最小间隔R1中即可，其中该最大间隔R2是在包含断续地设置的区域的导电膜11、11中，将一个导电膜的连设部11AA相对于与该一个导电膜在法线方向(箭头Q方向)上相邻的、并且包含断续地设置的区域的其它导电膜，在法线方向(箭头Q方向)上投影而成的投影部形状11MQ的周围方向的最大间隔，该最小间隔R1是其它导电膜的断裂部11BQ的形状的周围方向的最小间隔。
通过这样的结构，即使在减小半导体装置的表面积的情况下，通过将导电膜11、11的连设部11A、11A配置为所谓的锯齿状，从而能够确保各个导电膜11、11的连设部11A、11A间的距离。
即，能够充分地确保沿着一个p型保护环而断续地设置的导电膜11的连设部11A、和沿着与1个p型保护环相邻的其它p型保护环而断续地设置的导电膜11的连设部11A的距离。进而，也能够充分地确保沿着一个p型保护环而断续地设置的导电膜11的连设部11A、和沿着其它p型保护环而断续地设置的导电膜11的连设部11A的距离，其中，该其它p型保护环相对于一个p型保护环夹着与一个p型保护环相邻的p型保护环而位于相反侧。
由此，能够抑制附着在半导体装置的表面的异物、或因为减小半导体装置的表面积而可能产生的图案不良等的影响导致的导电膜11、11间的短路，能够确保半导体装置的所希望的耐压特性。
再有，在上述的说明中，参照图4，以设置为大致直线状地连设部11AA为例进行了说明，但是在设置为圆弧状的其它连设部11A的情况下也是同样的。在此情况下，将设置为圆弧状的其它连设部11A的较长一方(图4外侧)的圆弧部分投影而得到的投影部形状的周围方向的间隔，相当于上述投影部形状的周围方向的最大间隔L2(或R2)。此外，在断裂部的形状是圆弧状的情况下，在这里的最小间隔L1(或R1)相当于该断裂部的较短的一方(图4内侧)的圆弧部分的周围方向的间隔。由此只要以该方式得到的投影部形状的周围方向的最大间隔L2(或R2)被包含在断裂部的形状的周围方向的最小间隔L1(或R1)中即可。
此外，再次参照图4(特别是左侧)，在包含断续地设置的区域的导电膜11、11的断裂部11B中，一个断裂部11BB的周围方向的最小间隔Y，比在法线方向上夹着该一个断裂部11BB而相向的导电膜11L、11R的法线方向的间隙的最大间隔X大即可。
通过该结构，确保了各个导电膜11、11的连设部11A、11A间的距离，因此能够抑制附着在半导体装置的表面的异物、或因为减小半导体装置的表面积而可能产生的图案不良等的影响导致的导电膜11、11间的短路，能够确保半导体装置的所希望的耐压特性。
在这里，在法线方向上分离而配置的导电膜11、11的各自的连设部11A、11A，在较大地确保这些连设部11A、11A的间隔的情况下，由于在对半导体装置施加电压时电位不同，所以对耗尽层的扩展造成影响。另一方面，在同一导电膜11上，夹着断裂部11BB在周围方向上分离而配置的连设部11A、11A在施加电压时是同电位，所以即使较大地确保这些连设部11A、11A的间隔，也不对耗尽层的扩展造成影响。
由此，在同一导电膜11上相邻的连设部11A、11A间的最小间隔、即断裂部11BB的周围方向的最小间隔Y，比夹着该断裂部11BB而相邻的导电膜11L、11R的法线方向的间隙的最大间隔X大即可。
再有，在上述的说明中，参照图4，以设置为大致直线状的断裂部11BB为例进行了说明，但是在设置为圆弧状的其它断裂部11B的情况下也是同样的。在该情况下，设置为圆弧状的其它断裂部11B的较长一方的圆弧部分的周围方向的间隔相当于上述的最小间隔Y。此外，在夹着断裂部11B在法线方向上相向的导电膜11L、11R设置为圆弧状、进而其法线方向上的间隙不是相同的情况下，其法线方向的间隙中的最大的间隔相当于上述最大间隔X。由此，以这样的方式得到的断裂部的周围方向的最小间隔Y，比同样地得到的相向的导电膜11、11的间隙的最大间隔X大即可。
在上述中，特别是参照图1到图4，针对导电膜11是沿着p型保护环区域7而断续地设置的结构进行了说明，但全部导电膜11沿着p型保护环区域7断续地设置也可。根据该结构，如上所述，耗尽层的延伸稳定，进而，确保了各个导电膜11、11的连设部11A、11A间的距离，因此能够抑制异物或图案不良导致的导电膜间的短路，能够确保半导体装置的所希望的耐压性能。
此外，参照图5、图6和图7，关于与p型保护环区域7的位于最外周的p型保护环6相比位于内侧的保护环，与上述同样地，导电膜11分别沿着位于内侧的p型保护环3、4和5断续地设置即可。
另一方面，关于沿着位于最外周的p型保护环6设置的导电膜，如导电膜11C表示的那样，沿着该位于最外周的p型保护环6连续地设置即可。再有，关于其它的结构与上述的实施方式1同样，对同一构件赋予同一附图标记，不反复进行重复的说明。
根据该结构，能够使从pn结区域8延伸的耗尽层的延伸更稳定。在这里，通常最外周的p型保护环6、和内侧第一个p型保护环5的间隔，是在各个p型保护环区域7的间隔中构成得最宽的。因此，在p型保护环5和p型保护环6之间，或分别与它们电连接的导电膜之间发生短路的可能性极其低。
结果，通过将除了与最外周的p型保护环电连接的导电膜11C之外的全部导电膜11、11断续地设置，能够确保各个导电膜11、11的连设部11A、11A之间的距离，能够抑制异物或图案不良导致的导电膜11之间的短路，能够进一步确保半导体装置的所希望的耐压特性。
参照图8和图9，沿着p型保护环区域7断续地设置的导电膜11的法线方向的宽度W2，比与各个导电膜11电连接的p型保护环的法线方向的宽度W1小即可。再有，参照图8和图9，根据该结构而得到的平面图与参照图1得到的平面图大致同样。即，图8与针对图1的图2相当，图9与针对图1的图3相当。
在这里，再次参照图8和图9，在该结构的半导体装置中，以覆盖导电膜11的方式设置有半绝缘膜12，因此即使不使用场板的效果，也能够如上述那样使耗尽层容易稳定地延伸。再有，场板的效果通常指的是，通过用于提高耐压特性的技术而得到的效果的一种，是使从pn结延伸的耗尽层的半导体装置的表面附近的端部电场，通过从半导体装置的表面使耗尽层伸长而缓和，由此提高耐压特性的效果。
因此，如上所述，即使令导电膜11的法线方向的宽度W2比与各个导电膜11电连接的p型保护环的法线方向的宽度W1小，也能够得到稳定的耗尽层的延伸，进而能够更宽地确保导电膜11、11的在法线方向和周围方向上分离的连设部11A、11A的间隔。结果，能够进一步抑制异物或图案不良导致的导电膜11之间的短路，能确保半导体装置的所希望的耐压特性。
参照图10和图11，沿着p型保护环区域7断续地设置的各个导电膜11，可以仅在对绝缘膜9在厚度方向上贯通的接触孔10的内部设置。即，可以是将导电膜11埋入接触孔10的内部的结构。再有，参照图10和图11，根据该结构而得到的平面图与参照图1得到的平面图大致相同。即，图10与针对图1的图2相当，图11与针对图1的图3相当。
在这里，再次参照图10和图11，在该结构的半导体装置中，以覆盖导电膜11的方式设置有半绝缘膜12，因此即使不使用场板的效果，也能够如上述那样使耗尽层容易稳定地延伸。
因此，通过该结构能够得到稳定的耗尽层的延伸，进而，即使减小半导体装置的表面积，也能够更宽地确保导电膜11、11的在法线方向和周围方向上分离的连设部11A、11A的间隔。结果，能够进一步抑制异物或图案不良导致的导电膜11之间的短路，能确保半导体装置的所希望的耐压特性。
此外，再次参照图10和图11，在如上述那样将导电膜11埋入接触孔10的内部的结构之外，是将W插塞(钨插塞)或多晶硅埋入接触孔10的内部的结构也可。这样的结构能通过埋入CVD(ChemicalVapor Depesition，化学气相沉积)法将W插塞或多晶硅埋入接触孔10的内部而获得。
通过该结构，与将导电膜11埋入接触孔10的内部的结构以及其作用效果同样地，即使在将半导体装置的表面积减小的情况下，也能够更宽地设定导电膜11、11的在法线方向和周围方向上分离的连设部11A、11A的间隔，结果，能够抑制异物或图案不良导致的导电膜11间的短路，能够确保半导体装置的所希望的耐压特性。
此外，将W插塞或多晶硅埋入接触孔10的内部的结构并不限于参照图10和图11的结构，也能够应用于导电膜11以在绝缘膜9的表面突出的方式设置的结构(例如参照图2和图3、或从图6到图9)。该结构通过如下方式获得，即，通过将W插塞或多晶硅埋入接触孔10的内部，在该接触孔10的表面设置导电膜11来获得，结果能够得到与上述同样的作用效果。
此外，在上述实施方式1中，针对作为第一导电型使用n型、作为第二导电型使用p型的情况进行了说明，但在作为第一导电型使用p型，作为第二导电型使用n型的情况下，也能够获得与上述同样的作用效果。此外，p型半导体区域2和p型保护环区域7不需要是相同的杂质浓度的p型，是浓度不同的p型也可。此外，p型半导体区域2和p型保护环区域7不需要是相同的深度，是不同的深度也可。任何这些结构均能获得与上述同样的效果。
此外，在上述实施方式1中说明的半导体装置具有1层的n型半导体衬底，但不必须是1层，是从阴极电极14起杂质浓度高的n+型半导体区域、杂质浓度低的n-型半导体区域的2层结构也可。进而，是3层以上构成的多层结构的n型半导体衬底也可。
此外，n型半导体衬底1、p型半导体衬底2和p型保护环区域7可以使用硅Si或碳化硅SiC也可。特别是在作为n型半导体衬底1使用碳化硅SiC的情况下，在实施方式1的效果之外，还能得到如下显著的效果。即，在作为n型半导体衬底1使用碳化硅SiC的情况下，与使用硅Si的情况相比，为了确保相同的耐压特性而需要的耗尽层的延伸幅度变小。因此，在使用碳化硅SiC的情况下，与使用硅Si的情况相比能够缩窄p型保护环区域7的法线方向的间隔。
通过缩窄p型保护环区域7的法线方向的间隔，在与其电连接的各个导电膜11、11的法线方向上分离的连设部11A、11A之间的距离也变小。可是，如上所述，通过断续地设置导电膜11的结构，确保导电膜11、11的在法线方向和周围方向上分离的连设部11A、11A之间的间隔，能够抑制异物或图案不良的影响。结果，在作为n型半导体衬底1使用碳化硅SiC的情况下，不仅能够确保半导体装置的所希望的耐压特性，而且还能获得进一步减小半导体装置的大小的显著效果。
此外，在构成上述实施方式1中说明的半导体装置的各个材料中，绝缘膜9是二氧化硅SiO2、导电膜11是铝Al即可。此外，半绝缘膜12使用半绝缘性(高电阻导电性)的氮化硅SiN即可。
在这里，半绝缘性的氮化硅SiN是如下的膜，即，在室温中在电场强度40v/cm的条件下的导电率为1×10-13[1/Ωcm]以下、在110℃中在电场强度40v/cm的条件下的的电导率是1×10-12[1/Ωcm]以上。再有，在作为半绝缘膜12使用氮化硅SiN的情况下，绝缘膜9不限于SiO2，是在半导体工艺中使用的其它的各种绝缘膜也可。同样地，该情况下的导电膜11不只是Al，是其它各种金属膜或高杂质浓度的多晶硅膜也可。
(将实施方式1应用于MOSFET等的情况)
参照从图1到图11，在上述中作为本发明的半导体装置针对pn二极管的例子进行了说明，但作为通过pn结来保持电压的半导体装置是MOSFET等也可。即，是在pn二极管的主表面中形成有具有栅极电极的场效应晶体管(FET)的半导体装置即可。具有栅极电极的场效应晶体管在MOSFET之外，例如包含IGBT、GTO、双极晶体管、或晶闸管(thyristor)。
参照从图12到图14，针对在pn二极管的主表面中形成有具有栅极电极的MOSFET的半导体装置进行说明。在与上述说明了的半导体装置的阳极电极13相当的位置、即在与实施方式1的n型半导体衬底1的第一主表面的中央部相当的位置，形成有多个MOSFET单位结构。
关于该结构，更具体地，形成有具有栅极电极的MOSFET的半导体装置主要包含：漏极电极54、源极电极59、n-型半导体区域51、p型半导体区域52、n+型半导体区域53、n型源极区域55、栅极氧化膜56、栅极电极57、以及绝缘膜58。
P型半导体区域52以在n-型半导体区域51和p型半导体区域52之间形成环状的pn结区域8的方式，位于n-型半导体区域51的主表面的一部分。n型源极区域55以与p型半导体区域52形成pn结的方式，位于p型半导体区域52的内部的主表面的一部分。在该半导体装置的主表面上，以电连接于n型源极区域55的方式设置有源极电极59。此外，在n+型半导体区域53的主表面上，以电连接于n+型半导体区域53的方式设置有漏极电极54。
栅极氧化膜56设置在下述位置，即，被栅极电极57和n-型半导体区域51夹着的、被n型源极区域55和n-型半导体区域51夹着的至少p型半导体区域52的表面上的位置。而且，栅极氧化膜56与n-型半导体区域51和栅极电极57绝缘。栅极电极57设置在栅极氧化膜56上，以至少与被n型源极区域55和n-型半导体区域51夹着的p型半导体区域52的表面相向的方式设置。
此外，与实施方式1(图1)同样地、在半导体衬底的主表面的周围部，环状地设置有多个p型保护环3、4、5、6(p型保护环区域7)。此外，以覆盖绝缘膜9和导电膜11的方式，在它们表面设置有高电阻导电性的半绝缘膜12。进而，在多个p型保护环区域7和半绝缘膜12之间的位置分别设置的导电膜11沿着环状的p型保护环区域7断续地设置。关于其详细的结构和其它结构与实施方式1(图1)同样，对同一构件赋予同一附图标记，不反复进行重复的说明。
通过这些结构，与上述实施方式1同样地，在施加电压时，在导电膜11的周围方向上分离的连设部11A、11A的表面的电场变得均匀，在n-型半导体区域51中扩展的耗尽层的延伸稳定，能够确保半导体装置的所希望的耐压特性。此外，即使是在减小半导体装置的表面积的情况下，在各个连设部11A、11A之间，在法线方向和周围方向上确保了规定的间隔，因此能够抑制异物或图案不良导致的导电膜间的短路，能够确保半导体装置的所希望的耐压特性。
此外在MOSFET的情况下，栅极电极57、和与p型保护环区域7电连接的导电膜11使用多晶硅或钼Mo即可。由此，在上述效果之外，还能够获得可削减制造半导体装置的工时的效果。
特别是在作为栅极电极57、和与p型保护环区域7电连接的导电膜11使用多晶硅的情况下，由于容易埋入接触孔10的内部，所以能够减小接触孔的内径。结果，能够削减制造半导体装置的工时。进而，即使在减小半导体装置的表面积的情况下，各个连设部11A、11A之间在法线方向和周围方向上确保了规定的间隔，因此能够抑制异物或图案不良导致的导电膜间的短路，能够确保半导体装置所希望的耐压特性。
这里，钼Mo的导电率低、在高温也能够使用。由此，在作为栅极电极57、和与p型保护环区域7电连接的导电膜11使用钼Mo的情况下，在高温下使用的半导体装置中，与上述同样地，即使在减小半导体装置的表面积的情况下，各个连设部11A、11A之间在法线方向和周围方向上确保了规定的间隔，因此能够抑制异物或图案不良导致的导电膜间的短路，能够确保半导体装置所希望的耐压特性。
再有，在这里以MOSFET为例进行了说明，但对于具有同样的栅极电极的IGBT等也能够应用。此外，即使对这些半导体装置应用在与上述实施方式1相关的其它结构中说明了的各个结构，也能得到与上述同样的作用效果。
(实施方式2)
参照图1到图11，在上述中作为本发明的半导体装置，针对pn二极管的例子进行了说明。在这里，参照图15到图17，对作为实施方式2的半导体装置的结构，以通过肖特基结来保持电压的半导体装置、即肖特基势垒二极管(以下称为SBD)为例进行说明。
参照图15到图17，在实施方式2的半导体装置中，主要在相当于上述说明的半导体装置的阳极电极13的位置、即在相当于实施方式1的n型半导体衬底1的第一主表面的中央部的位置，设置有肖特基电极61。更具体地，实施方式2的半导体装置包含：肖特基电极61、阴极电极63、n-型半导体区域51、p型半导体区域52、和n+型半导体区域53。
p型半导体区域52以在n-型半导体区域51和半导体区域52之间形成环状的pn结区域8的方式，位于n-型半导体区域51的主表面的一部分。肖特基电极61以与n-型半导体区域51的主表面接触，进而也与p型半导体区域52的表面的一部分接触的方式设置。此外，阴极电极63和n+型半导体区域53接触而设置。肖特基电极61在n-型半导体区域51和肖特基电极61之间形成有肖特基结62。
此外，与实施方式1(图1)同样地，在该半导体衬底的主表面的周围部环状地设置有多个p型保护环3、4、5、6(p型保护环区域7)。此外，以覆盖绝缘膜9和导电膜11的方式，在它们表面设置有高电阻导电性的半绝缘膜12。进而，在多个p型保护环区域7和半绝缘膜12之间的位置分别设置的导电膜11沿着环状的p型保护环区域7断续地设置。
其详细的结构、和实施方式2的其它结构与实施方式1(图1)同样，对同一构件赋予同一附图标记，不反复进行重复的说明。
关于对根据上述结构的半导体装置施加电压时的作用和效果进行说明。当对该半导体装置施加肖特基电极61为正、阴极电极63为负的极性的正方向电压时，pn结区域8成为正方向偏置状态。于是，从p型半导体区域52向n-型半导体区域51注入成为少数载流子的空穴，从阴极电极14经由n+型半导体区域53向n-型半导体区域51注入电子。由此，在n-型半导体区域51内部包含空穴和许多电子。
接着，当对该半导体装置施加肖特基电极61为负、阴极电极63为正的极性的反方向电压时，pn结区域8成为反方向偏置状态。于是，由于与p型半导体区域52相比n-型半导体区域51的比电阻高、杂质浓度低，所以耗尽层从pn结区域8主要向n-型半导体区域51延伸。
由此，能够确保半导体装置的所希望的耐压特性。更具体的，p型保护环区域7以包围pn结区域8的方式没有破断地设置为环状。进而，与该p型保护环区域7电连接的导电膜11断续地设置，并且，以覆盖该导电膜11和绝缘膜9的方式设置有半绝缘膜12。
根据该结构，在施加电压时，在导电膜11的周围方向上分离的连设部11A、11A的表面电场变得均匀，在n-型半导体区域51中扩展的耗尽层的延伸稳定，能够确保半导体装置的所希望的耐压特性。此外，即使在减小半导体装置的表面积的情况下，在各个连设部11A、11A之间，在法线方向和周围方向上确保有规定的间隔，因此能够抑制异物或图案不良导致的导电膜间的短路，能够确保半导体装置的所希望的耐压特性。
(与实施方式2相关的其它结构)
构成实施方式2的半导体装置的、n-型半导体区域51、p型半导体区域52、以及n+型半导体区域53使用硅Si或碳化硅SiC即可。特别是在该结构中使用碳化硅SiC更好。
在这里，使用硅Si的SBD的耐压特性是大约100V以下。另一方面，使用了碳化硅SiC的SBD的耐压特性例如是600V以上。因此，在前者的使用了硅Si的SBD、和后者的使用了碳化硅SiC的SBD中，耗尽层的延伸不同，后者的使用了碳化硅SiC的SBD的耗尽层的延伸较大。
因此，保护环区域的法线方向的间隔是与使用硅Si的情况相比，使用碳化硅SiC的情况的一方变大。而且，SBD的表面积的大小也是与使用硅Si的情况相比，使用碳化硅SiC的情况的一方变大。
因此，在要减小SBD的表面积的情况下，通过应用本发明而得到的SBD的缩小的表面积，与使用硅Si的SBD相比，使用碳化硅SiC的SBD的一方变大，使用碳化硅SiC的SBD的一方得到的效果变大。因此，构成实施方式2的半导体装置的n-型半导体区域51、p型半导体区域52、以及n+型半导体区域53使用碳化硅SiC更好。
此外，构成实施方式2的半导体装置的、肖特基电极61使用钛Ti、镍Ni、金Au、或钼Mo即可。此外，绝缘膜9使用二氧化硅SiO2即可。此外，导电膜11使用铝Al、或与在肖特基电极61中使用的材料相同的材料、或与在肖特基电极61中使用的材料相同的材料和铝Al的层叠膜即可。进而，半绝缘膜12使用半绝缘性(高电阻导电性)的SiN。
此外，参照图18和图19，可以设置与肖特基电极61相接、与肖特基电极61形成肖特基结62的其它的p型半导体区域64。此外，p型半导体区域52、p型半导体区域64、和p型保护环区域7不需要是相同杂质浓度的p型，是浓度不同的p型也可。此外，p型半导体区域52、p型半导体区域64、和p型保护环区域7不需要是相同的深度，是不同的深度也可。任何这些结构都能得到与上述同样的作用效果。
此外，与实施方式1(参照图4)同样地，将导电膜11的连设部11A设置为所谓的锯齿状即可。通过这样的结构，即使在减小半导体装置的表面积的情况下，也能够确保各个导电膜11、11的连设部11A、11A间的距离。
即，通过该结构，能够充分地确保沿着一个p型保护环而断续地设置的导电膜11的连设部11A、和沿着与1个p型保护环相邻的其它p型保护环而断续地设置的导电膜11的连设部11A的距离。进而，也能够充分地确保沿着一个p型保护环而断续地设置的导电膜11的连设部11A、和沿着其它p型保护环而断续地设置的导电膜11的连设部11A的距离，其中，该其它p型保护环相对于一个p型保护环夹着与一个p型保护环相邻的p型保护环而位于相反侧。
因此，能够抑制附着在半导体装置的表面的异物、或因为减小半导体装置的表面积而可能产生的图案不良等的影响导致的导电膜间的短路，能够确保半导体装置的所希望的耐压特性。
此外，与实施方式1(参照图4)同样地，在包含断续地设置的区域的导电膜11、11的断裂部11B中，一个断裂部11BB的周围方向的最小间隔Y，比在法线方向上夹着该断裂部11BB而相向的导电膜11L、11R的法线方向的间隙的最大间隔X大即可。
通过该结构，确保了各个导电膜11、11的连设部11A、11A间的距离，因此能够抑制附着在半导体装置的表面的异物、或因为减小半导体装置的表面积而容易产生的图案不良等的影响导致的导电膜11、11间的短路，能够确保半导体装置的所希望的耐压特性。
此外，与实施方式1同样地，全部导电膜11沿着p型保护环区域7断续地设置也可。此外，与实施方式1同样地，在导电膜11中，针对与位于p型保护环区域7的最外周的p型保护环相比位于内侧的导电膜11，沿着各个位于内侧的保护环断续地设置即可，并且，针对沿着位于最外周的p型保护环设置的导电膜11，沿着该位于最外周的p型保护环连续地设置即可。
通过该结构，与实施方式1同样地，确保了各个导电膜11、11的连设部11A、11A之间的距离，能够在抑制异物或图案不良导致的导电膜11间的短路的同时，确保半导体装置的所希望的耐压特性。
此外，与实施方式1同样地，沿着p型保护环区域7断续地设置的导电膜11的法线方向的宽度，比与各个导电膜11电连接的p型保护环的法线方向的宽度小即可。通过该结构，即使在减小半导体装置的表面积的情况下，也能够得到稳定的耗尽层的延伸，进而能够更宽地确保导电膜11、11的在法线方向和周围方向上分离的连设部11A、11A的间隔。结果，能够进一步抑制异物或图案不良导致的导电膜11之间的短路，能确保半导体装置的所希望的耐压特性。
此外，与实施方式1同样地，沿着p型保护环区域7断续地设置的导电膜11，可以仅在对绝缘膜9在厚度方向上贯通的接触孔10的内部设置。即，可以是将导电膜11埋入接触孔10的内部的结构。通过该结构，能够得到稳定的耗尽层的延伸，进而即使减小半导体装置的表面积，也能够更宽地确保导电膜11、11的在法线方向和周围方向上分离的连设部11A、11A的间隔。结果，能够进一步抑制异物或图案不良导致的导电膜11之间的短路，能确保半导体装置的所希望的耐压特性。
此外，与实施方式1同样地，在如上述那样将导电膜11埋入接触孔10的内部的结构之外，是将W插塞或多晶硅埋入接触孔10的内部的结构也可。通过该结构，能够得到稳定的耗尽层的延伸，进而即使减小半导体装置的表面积，也能够更宽地确保导电膜11、11的在法线方向和周围方向上分离的连设部11A、11A的间隔。结果，能够进一步抑制异物或图案不良导致的导电膜11之间的短路，能确保半导体装置的所希望的耐压特性。
此外，与实施方式1同样地，将W插塞或多晶硅埋入接触孔10的内部的结构，也能够应用于导电膜11以在绝缘膜9的表面突出的方式设置的结构。通过该结构，能够得到与上述同样的作用效果。
此外，与实施方式1同样地，针对作为第一导电型使用n型、作为第二导电型使用p型的情况进行了说明，但即使在作为第一导电型使用p型，作为第二导电型使用n型的情况下，也能够获得与上述同样的作用效果。此外，p型半导体区域2和p型保护环区域7不需要是相同的杂质浓度的p型，是浓度不同的p型也可。此外，p型半导体区域2和p型保护环区域7不需要是相同的深度，是不同的深度也可。任何这些结构均能获得与上述同样的效果。
对本发明详细地进行了说明表示，但这只是用于例示，并不是限定，可以很明确地理解，本发明的范围是通过本技术方案所要求的范围来解释的。

Claims (16)

1.一种半导体装置，其中，具备：
第一导电型的半导体衬底；
第二导电型的杂质扩散区域，从所述半导体衬底的第一主表面朝向所述半导体衬底的第二主表面以规定的深度设置，在与所述半导体衬底之间的结区域成为环状；
第二导电型的保护环，在所述半导体衬底的所述第一主表面中，以包围所述结区域的方式设置，在法线方向上分别隔开规定的间隙而配置多个；
第一层间绝缘膜，以覆盖所述半导体衬底的所述第一主表面的方式设置；
导电膜，以包含接触孔的内部的方式设置，与第二导电型的所述保护环电连接，其中，所述接触孔在厚度方向上贯通所述第一层间绝缘膜；以及
第二层间绝缘膜，以覆盖所述第一层间绝缘膜和所述导电膜的方式设置，
所述第二层间绝缘膜是半绝缘性的材料，
所述导电膜在多个所述保护环和所述第二层间绝缘膜之间的位置中，包含沿着环状的所述保护环而断续地设置的区域，
断续地设置的所述区域具有：设置有所述导电膜的构件的连设部，以及没设置有所述导电膜的构件的断裂部。
2.根据权利要求1所述的半导体装置，其中，
所述半导体衬底是n型，
所述杂质扩散区域是p型，
通过所述结区域形成pn结，
该半导体装置通过所述pn结保持被施加的电压。
3.根据权利要求2所述的半导体装置，其中，
在所述半导体衬底中，使用硅或碳化硅的任何一种。
4.根据权利要求1所述的半导体装置，其中，
在所述半导体衬底的所述第一主表面中，形成有具有栅极电极的场效应晶体管，
在所述栅极电极和电连接于所述保护环的所述导电膜中使用多晶硅。
5.根据权利要求1所述的半导体装置，其中，
在所述半导体衬底的所述第一主表面中，形成有具有栅极电极的场效应晶体管，
在所述栅极电极和电连接于所述保护环的所述导电膜中使用钼。
6.根据权利要求1所述的半导体装置，其中，
所述半导体衬底是n型，
所述杂质扩散区域是p型，
该半导体装置通过设置在所述半导体衬底的肖特基结对施加的电压进行保持，
所述结区域以包围所述肖特基结的方式设置。
7.根据权利要求6所述的半导体装置，其中，所述半导体衬底使用碳化硅。
8.根据权利要求1所述的半导体装置，其中，
所述第一层间绝缘膜是二氧化硅，
所述第二层间绝缘膜是半绝缘性的氮化硅。
9.根据权利要求8所述的半导体装置，其中，所述氮化硅的导电率[(1/Ω)cm]在室温中是1×10-13以下，在110℃是1×10-12以上。
10.根据权利要求1所述的半导体装置，其中，将包含断续地设置的所述区域的所述导电膜中的一个导电膜的所述连设部，相对于与所述一个导电膜在法线方向上相邻的、并且包含断续地设置的所述区域的其它导电膜在法线方向上投影而成的投影部形状的周围方向的最大间隔，包含于所述其它导电膜的所述断裂部的形状的周围方向的最小间隔中。
11.根据权利要求1所述的半导体装置，其中，包含断续地设置的所述区域的所述导电膜的所述断裂部中的一个断裂部的周围方向的最小间隔，大于在法线方向上夹着所述一个断裂部而相向的所述导电膜的法线方向的间隙的最大间隔。
12.根据权利要求1所述的半导体装置，其中，包含沿着所述保护环而设置的所述区域的所述导电膜，沿着所述保护环全部断续地设置。
13.根据权利要求1所述的半导体装置，其中，在包含沿着所述保护环而断续地设置的所述区域的所述导电膜中，
在位于最外周的所述保护环与所述第二层间绝缘膜之间的位置设置的所述导电膜，沿着所述保护环连续地设置，
与位于最外周的所述保护环相比位于内侧的所述导电膜，沿着所述保护环断续地设置。
14.根据权利要求1所述的半导体装置，其中，所述导电膜的法线方向的宽度，小于与所述导电膜电连接的所述保护环的法线方向的宽度。
15.根据权利要求1所述的半导体装置，其中，所述导电膜仅设置于在厚度方向上贯通所述第一层间绝缘膜的所述接触孔的内部。
16.根据权利要求1所述的半导体装置，其中，所述导电膜还在所述接触孔的内部包含钨插塞，通过所述钨插塞与所述保护环电连接。
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