JPH09219518A - 半導体装置 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
て、電流検出の温度特性を改善できるようにすることを
最も主要な特徴とする。 【解決手段】たとえば、N型半導体層11上にゲート酸
化膜12を介して複数のゲート電極13を配置する。各
ゲート電極13間の、半導体層11の表面部にP型ベー
ス領域14a,14bを形成するとともに、その内部に
それぞれエミッタ領域15を選択的に設ける。そして、
層間絶縁膜17を介して、半導体層11上に主電極18
と電流検出電極19とを形成して、主電流セル領域21
と電流検出セル領域22とを隣接させて配置する。その
際、主電流セル領域21のセルのP型ベース領域14a
よりも、電流検出セル領域22のセルのP型ベース領域
14bを大きし、温度の上昇にともなう内部の寄生抵抗
RN-の増大によって検出電圧が大きくなるのを防止する
構成となっている。
Description
の半導体装置に関するもので、特に、複数の主電流セル
と少なくとも1つの電流検出セルとを有してなる電流検
出機能付きのIGBT(Insulated Gate Bipolar Trans
istor )に用いられるものである。
は、主電極と電流検出電極との間に外部抵抗を接続し、
その間の電位差を検出することによって電流検出を行う
方法が一般的となっている。
の構成を概略的に示すものである。このIGBTにおい
ては、たとえば、N型半導体層101の一主面上に、そ
れぞれゲート酸化膜102を介して、複数のゲート電極
103が配置されている。これらゲート電極103間
の、上記N型半導体層101の表面にはP型ベース領域
104が形成されている。
エミッタ領域105がそれぞれ設けられている。また、
上記N型半導体層101の他主面側には、コレクタ領域
となるP型半導体層106が設けられている。
うにして設けられた層間絶縁膜107を介して、上記N
型半導体層101の一主面上に、主電極108および電
流検出電極109がそれぞれ形成されて、主電流セル領
域110と電流検出セル領域111とが隣接して設けら
れた構成となっている。
ト電極103の幅は一定であり、ゲート電極103間の
間隔も一定とされている。このような構成のIGBTに
おいては、通常の電流検出状態であるゲート電極103
に正のバイアスが加えられた状態では、MOSゲートの
チャンネル(ゲート電極103下のP型ベース領域10
4)がN型に反転する。このため、隣接する主電流セル
と電流検出セルとが、Nドリフト領域を介して接続され
た状態になっている。
ない)に流れるべき電流検出セル領域111側の電流の
一部が、内部の寄生抵抗(図示、N型半導体層101の
抵抗成分RN-)を介して、主電流セル領域110に流れ
込んでいる。
されるバルク抵抗である。このため、寄生抵抗は温度特
性をもっており、温度が高くなると抵抗値が大きくな
る。したがって、温度の上昇にともなって外部抵抗に流
れる電流が増加し、検出電圧(外部抵抗間の電位差)が
大きくなるという問題があった。なお、図に示すRchは
チャンネルの抵抗成分である。
生抵抗の温度特性による影響を緩和するように構成して
なるIGBTが考案されている。図10は、寄生抵抗の
温度特性による影響を緩和するために、寄生抵抗の抵抗
値が外部抵抗よりも大きくなるように構成してなるIG
BTの概略構成を示すものである。
ルのP型ベース領域104と電流検出セルのP型ベース
領域104との間の間隔aを、他のP型ベース領域10
4間の間隔bに比べて広くした構造となっている。
出セル領域111との間のゲート電極103の幅を、他
のゲート電極103の幅よりも拡張(各ゲート電極10
3間の間隔は一定)し、隣接する、主電流セルと電流検
出セルとを接続するNドリフト領域の幅を広くする。
層101の抵抗成分RN-)の温度特性を改善するように
なっている。しかしながら、このような構成のIGBT
によれば、寄生抵抗の抵抗値を大きくすることで、寄生
抵抗の温度特性は改善されるものの、その改善の程度は
小さい。
広くした領域での空乏層101´の曲率がきつくなるた
め、耐圧の劣化を招くという問題があった(たとえば、
文献名「Modern Power Device」,
B.J.Baliga著、pp.272〜pp.274 参照)。
においては、寄生抵抗の抵抗値を大きくすることで、寄
生抵抗の温度特性は改善されるものの、その改善の程度
は小さく、しかも、耐圧の劣化を招くという問題があっ
た。
ことなく、温度の上昇にともなう内部の寄生抵抗の増大
によって検出電圧が大きくなるのを防止でき、電流検出
の温度特性に優れた半導体装置を提供することを目的と
している。
めに、この発明の半導体装置にあっては、複数の主電流
セルと少なくとも1つの電流検出セルとを有してなる縦
型MOS構造のものにおいて、前記電流検出セルのベー
ス領域を、前記主電流セルのベース領域よりも大きく形
成してなる構成とされている。
第1導電型の半導体層と、この半導体層上にそれぞれ等
間隔に配置された複数の第1のゲート電極と、この第1
のゲート電極の間隔よりも広い間隔を有して、前記半導
体層上に形成された少なくとも1つの第2のゲート電極
と、前記第1のゲート電極の相互の前記半導体層の表面
にそれぞれ選択的に形成された第2導電型の第1のベー
ス領域と、前記第1,第2のゲート電極の相互の前記半
導体層の表面に、前記第1のベース領域よりも大きく形
成された第2導電型の第2のベース領域と、これら第
1,第2のベース領域内にそれぞれ選択的に形成された
第1導電型のソース領域と、前記第1のベース領域内に
形成されたソース領域にそれぞれ共通に接続されたソー
ス電極と、前記第2のベース領域内に形成されたソース
領域にそれぞれ接続された電流検出用電極とから構成さ
れている。
第1導電型の半導体層と、この半導体層上にそれぞれ等
間隔に配置された複数の第1のゲート電極と、この第1
のゲート電極と同じ間隔を有して、前記半導体層上に形
成された少なくとも1つの第2のゲート電極と、前記第
1のゲート電極の相互の前記半導体層の表面にそれぞれ
選択的に形成された第2導電型の第1のベース領域と、
前記第1,第2のゲート電極の相互の前記半導体層の表
面に、前記第1のベース領域よりも大きく形成された第
2導電型の第2のベース領域と、これら第1,第2のベ
ース領域内にそれぞれ選択的に形成された第1導電型の
ソース領域と、前記第1のベース領域内に形成されたソ
ース領域にそれぞれ共通に接続されたソース電極と、前
記第2のベース領域内に形成されたソース領域にそれぞ
れ接続された電流検出用電極とから構成されている。
第1導電型の半導体層と、この半導体層の一主面上の主
電流セル領域に、ゲート絶縁膜を介して、それぞれ等間
隔に配置された複数の第1のゲート電極と、前記半導体
層の一主面上の電流検出セル領域に、ゲート絶縁膜を介
して、前記第1のゲート電極の間隔よりも広い間隔を有
して形成された少なくとも1つの第2のゲート電極と、
前記第1のゲート電極の相互の前記半導体層の表面にそ
れぞれ選択的に形成された第2導電型の第1のベース領
域と、前記第1,第2のゲート電極の相互の前記半導体
層の表面に、前記第1のベース領域よりも大きく形成さ
れた第2導電型の第2のベース領域と、これら第1,第
2のベース領域内にそれぞれ選択的に形成された第1導
電型のエミッタ領域と、前記第1のベース領域内に形成
されたエミッタ領域にそれぞれ共通に接続された主電極
と、前記第2のベース領域内に形成されたエミッタ領域
にそれぞれ接続された電流検出用電極と、前記半導体層
の他主面上に形成された第2導電型のコレクタ層とから
構成されている。
は、第1導電型の半導体層と、この半導体層の一主面上
の主電流セル領域に、ゲート絶縁膜を介して、それぞれ
等間隔に配置された複数の第1のゲート電極と、前記半
導体層の一主面上の電流検出セル領域に、ゲート絶縁膜
を介して、前記第1のゲート電極と同じ間隔を有して形
成された少なくとも1つの第2のゲート電極と、前記第
1のゲート電極の相互の前記半導体層の表面にそれぞれ
選択的に形成された第2導電型の第1のベース領域と、
前記第1,第2のゲート電極の相互の前記半導体層の表
面に、前記第1のベース領域よりも大きく形成された第
2導電型の第2のベース領域と、これら第1,第2のベ
ース領域内にそれぞれ選択的に形成された第1導電型の
エミッタ領域と、前記第1のベース領域内に形成された
エミッタ領域にそれぞれ共通に接続された主電極と、前
記第2のベース領域内に形成されたエミッタ領域にそれ
ぞれ接続された電流検出用電極と、前記半導体層の他主
面上に形成された第2導電型のコレクタ層とから構成さ
れている。
ルよりも電流検出セルの方がオン電圧の増加率が大きく
なるようにしている。これにより、装置の温度が上昇し
た場合にも、電流検出セルから取り出される電流を一定
に維持できるようになるものである。
いて図面を参照して説明する。図1は、本発明の実施の
第一の形態にかかる、電流検出機能付きIGBT(Insu
lated Gate Bipolar Transistor )の概略構成を示すも
のである。なお、同図(a)はIGBTの要部の断面
図、同図(b)はIGBTにおけるベース領域の配置パ
ターンを取り出して示す平面図である。
半導体層11の一主面上に、それぞれゲート酸化膜12
を介して、複数のゲート電極13が配置されている。こ
れらゲート電極13間の、上記N型半導体層11の表面
には、たとえば、上記各ゲート電極13をマスクとする
二重拡散によりP型ベース領域14a,14bが形成さ
れている。
部には、エミッタ領域15がそれぞれ選択的に設けられ
ている。また、上記N型半導体層11の他主面側には、
コレクタ領域となるP型半導体層16が設けられてい
る。
にして設けられた層間絶縁膜17を介して、上記N型半
導体層11の一主面上に、主電極18および電流検出電
極19がそれぞれ形成されて、主電流セル領域21と電
流検出セル領域22とが隣接して設けられた構成となっ
ている。
におけるセルのゲート電極(第1のゲート電極)13、
および、電流検出セル領域22におけるセルのゲート電
極(第2のゲート電極)13は、その幅が一定となって
いる。
セル領域21のセルと電流検出セル領域22のセルとで
は異なっている。すなわち、隣接する、主電流セル領域
21のセルに比べ、電流検出セル領域22のセルの方が
ゲート電極13間の間隔が広くとられている。
て形成される各P型ベース領域14a,14bの幅は、
当然、マスクの開孔幅、つまり、ゲート電極13間の間
隔に応じて異なり、主電流セル領域21のセルのP型ベ
ース領域14aに比べ、電流検出セル領域22のセルの
P型ベース領域14bの方が広くなっている。
接する、主電流セルと電流検出セルとの間のNドリフト
領域に寄生抵抗(N型半導体層11の抵抗成分)RN-が
形成されるため、寄生抵抗RN-の温度特性の影響が若干
は残るものの、その主電流セルと電流検出セルとの間の
寄生抵抗RN-の温度特性が電流検出におよぼす影響をほ
とんど打ち消すことが可能となる。
の幅を変えることで、主電流セル領域21におけるセル
のオン電圧(主電流セルの縦方向の電位差)の温度特性
と、電流検出セル領域22におけるセルのオン電圧(電
流検出セルの縦方向の電位差)の温度特性とを異ならせ
ることができる。
検出セルを流れる電流の抵抗成分を主電流セルに比べて
大きくすることが可能となるため、寄生抵抗RN-の温度
特性による電流検出セルにおける電流の増加を抑制でき
るようになる。
も、電流検出セルから取り出される電流を一定に維持す
ることが可能となり、外部抵抗31間での電流検出の温
度特性を改善できるものである。
領域14a,14b間の間隔(L)は、どのセルに関し
ても一定となるようにしている(図1(b)参照)。こ
のため、空乏層の曲率がきつくなるところがなく、耐圧
の劣化を生じることもない。
圧との関係を示すものである。この図からも明らかなよ
うに、主電流セルを上記の構造とした場合、主電流セル
は常温(たとえば、Ta=25℃)のときも高温(たと
えば、Ta=125℃)のときでも、オン電圧が増加す
る割合が小さく、オン電圧はあまり悪化しない。
電圧との関係を示すものである。この図からも明らかな
ように、電流検出セルを上記の構造とした場合、電流検
出セルは常温時に対する高温時の、オン電圧の増加する
割合が主電流セルに比べて大きい。このことからも、電
流検出セルの、電流検出セルを流れる電流の抵抗成分は
大きくなりやすいことが分かる。
よりも単位面積辺りのMOSゲートのチャンネル幅(P
型ベース領域のゲート電極と重なる部分)が大きく、そ
の分、PNPトランジスタに供給されるベース電流が多
くなり、この結果、高温で、しかも、電流密度が高い状
態でも、オン電圧の増加する割合が抑えられるためであ
る。
検出セルとの構造を変え、主電流セルおよび電流検出セ
ル間の寄生抵抗RN-の温度特性の影響をほとんど打ち消
すことができるようにしている。
となる温度を、主電流セルのそれよりも高くなるように
している。これにより、温度が上昇し、かつ、電流密度
が大きい状態では、電流検出セルの方がオン電圧の増加
率が大きくなる。
流検出セルの方が電流の減少する割合が大きくなるた
め、上述したように、寄生抵抗RN-の温度特性による電
流検出セルにおける電流の増加を抑制できるようになる
ものである。
の形態にかかる装置)における検出電圧の温度依存性
を、従来装置と比較して示すものである。このように、
本発明装置の場合、主電流セルおよび電流検出セル間の
寄生抵抗RN-の温度特性が、検出電流におよぼす影響を
ほとんど打ち消すことが可能なセル構造としている。
のセルに関しても一定とするようにしている。これによ
り、本発明装置によれば、装置の温度が上昇した場合に
も、従来装置のような内部の寄生抵抗RN-の増大によっ
て検出電圧が大きくなるのを防止でき、かつ、耐圧の劣
化を生じることのない、電流検出の温度特性に優れた装
置とすることができる。
においては、ゲート電極13間の間隔を、主電流セル領
域21のセルと電流検出セル領域22のセルとで異なら
せ、これらゲート電極13をマスクにして二重拡散によ
り形成される各P型ベース領域14a,14bの幅を、
主電流セル領域21のセルのP型ベース領域14aに比
べ、電流検出セル領域22のセルのP型ベース領域14
bの方が広くなるように構成した場合を例に説明した
が、これに限らず、たとえば電流検出セル領域22のセ
ルのチャンネル長を、主電流セル領域21のセルのチャ
ンネル長よりも長くなるように構成することによっても
同様の効果が期待できる。
る、電流検出機能付きIGBTの概略構成を示すもので
ある。この第二の形態にかかる装置は、主電流セル領域
21および電流検出セル領域22における各セルのゲー
ト電極13の幅ならびに間隔は共に一定とし、主電流セ
ル領域21のセルと電流検出セル領域22のセルとでチ
ャンネル長が異なった構成となっている(P型ベース領
域14a,14bの深さは一定)。
ャンネル長xよりも、電流検出セル領域22のセルのチ
ャンネル長yの方が長くなっている。この場合、各P型
ベース領域14a,14bの形成において、主電流セル
領域21および電流検出セル領域22の各セルのチャン
ネル表面における不純物のピーク濃度がほぼ一定となる
ようにするために、たとえば、ゲート電極13の形成前
に、チャンネルを長く形成するN型半導体層11の部分
にあらかじめ不純物を注入しておき、それを、各ゲート
電極13をマスクにして二重拡散により各P型ベース領
域14a,14bを形成する際に同時に拡散させるよう
にすることで容易に実現できる。
が、電流検出セルよりもPNPトランジスタに供給され
るベース電流が多くなるため、主電流セル領域21側の
PNPトランジスタが支配的となる結果、高温で、しか
も、電流密度が高い状態でのオン電圧の増加する割合が
抑えられる。
ル領域22のセルのチャンネル長yが長くなる分だけ寄
生抵抗RN-が小さくなるため、電流検出におよぼす影響
が若干は懸念されるものの、上記した第一の形態にかか
る装置とほぼ同様に、電流検出の温度特性に優れた装置
とすることができる。
る、電流検出機能付きIGBTの概略構成を示すもので
ある。この第三の形態にかかる装置は、各P型ベース領
域14a,14bの深さを含んで、両者のチャンネル長
が異なった構成となっている。
チャンネル長yが、主電流セル領域21のセルのチャン
ネル長xよりも長くなるように、P型ベース領域14b
が深く大きく形成されている。
検出セル領域22の各セルのチャンネル表面における不
純物のピーク濃度がほぼ一定となるようにするために、
たとえば、各ゲート電極13をマスクにして行われるP
型ベース領域14a,14bの形成を、注入する不純物
の量を変えて別々に実行するようにすることで容易に実
現できる。
の形態にかかる装置とほぼ同様の効果が期待できる。つ
まり、寄生抵抗RN-が小さくなることによる影響が若干
は懸念されるものの、電流検出の温度特性に優れた装置
とすることができる。
る、電流検出機能付きIGBTの概略構成を示すもので
ある。この第四の形態にかかる装置は、主電流セル領域
21と電流検出セル領域22との間のゲート電極13の
幅を、他のゲート電極13よりも拡張した構成となって
いる(主電流セル領域21および電流検出セル領域22
における各セルのゲート電極13間の間隔は一定)。
接する、主電流セルと電流検出セルとを接続するNドリ
フト領域の、上記ゲート電極13の拡張により広がった
部分にまで、P型ベース領域14bを延在させて形成し
た構成となっている。
ャンネル長xよりも、電流検出セル領域22のセルのチ
ャンネル長yの方を長くし、これにより、P型ベース領
域14a,14b間の間隔が一定となるようにしてい
る。
bの形成は、たとえば、上記した第二の形態にかかる装
置の場合と同様に、ゲート電極13の形成前に、チャン
ネルを長く形成するN型半導体層11の部分にあらかじ
め不純物を注入しておき、それを、各ゲート電極13を
マスクにして二重拡散により各P型ベース領域14a,
14bを形成する際に同時に拡散させるようにすること
で、主電流セル領域21および電流検出セル領域22の
各セルのチャンネル表面における不純物のピーク濃度を
ほぼ一定にできる。
の形態にかかる装置と同様に、主電流セルの方が、電流
検出セルよりもPNPトランジスタに供給されるベース
電流が多くなるため、主電流セル領域21側のPNPト
ランジスタが支配的となる結果、高温で、しかも、電流
密度が高い状態でのオン電圧の増加する割合が抑えられ
る。
態にかかる装置のように小さくなることはなく、上記し
た第一の形態にかかる装置とほぼ同様の効果が期待でき
る。すなわち、装置の温度が上昇した場合にも、電流検
出セルから取り出される電流を一定に維持することが可
能となり、外部抵抗31間での電流検出の温度特性を改
善できる。
の間隔が一定のため、空乏層11´の曲率がきつくなる
ところがなく、耐圧の劣化を生じることもない。図8
は、本発明の実施の第五の形態にかかる、電流検出機能
付きIGBTの概略構成を示すものである。
ル領域21と電流検出セル領域22との間のゲート電極
13の幅(ゲート電極13間の間隔は一定)を拡張する
とともに、そのゲート電極13の直下の、電流検出セル
領域22のセルのチャンネル長yが、主電流セル領域2
1のセルのチャンネル長xよりも長く、しかも、P型ベ
ース領域14a,14b間の間隔が一定となるように、
P型ベース領域14a,14bを配設するようにしたも
のである。
出セルとを接続するNドリフト領域の、上記ゲート電極
13の拡張により広がった部分にまで延在するように、
P型ベース領域14bを深く大きく形成した構成となっ
ている。
にかかる装置の場合と同様に、各ゲート電極13をマス
クにして行われるP型ベース領域14a,14bの形成
を、注入する不純物の量を変えて別々に実行するように
することで、主電流セル領域21および電流検出セル領
域22の各セルのチャンネル表面における不純物のピー
ク濃度をほぼ一定にできる。
の形態にかかる装置とほぼ同様の効果が期待できる。つ
まり、寄生抵抗RN-が小さくなることはなく、電流検出
の温度特性に優れた装置とすることができる。
形態においては、いずれも電流検出機能付きのIGBT
を例に説明したが、これに限らず、たとえば通常の縦型
MOS構造を有する各種の半導体装置に適用可能であ
る。
のセルが形成されてなる構成としても良い。その他、こ
の発明の要旨を変えない範囲において、種々変形実施可
能なことは勿論である。
ば、耐圧の劣化を生じることなく、温度の上昇にともな
う内部の寄生抵抗の増大によって検出電圧が大きくなる
のを防止でき、電流検出の温度特性に優れた半導体装置
を提供できる。
出機能付きのIGBTを概略的に示す要部の構成図。
の関係を示す温度特性図。
との関係を示す温度特性図。
較して示す特性図。
出機能付きIGBTの要部を示す概略断面図。
出機能付きIGBTの要部を示す概略断面図。
出機能付きIGBTの要部を示す概略断面図。
出機能付きIGBTの要部を示す概略断面図。
電流検出機能付きIGBTの概略断面図。
他の構成例を示す概略断面図。
Claims (31)
- 【請求項1】 複数の主電流セルと少なくとも1つの電
流検出セルとを有してなる縦型MOS構造の半導体装置
において、 前記電流検出セルのベース領域を、前記主電流セルのベ
ース領域よりも大きく形成してなることを特徴とする半
導体装置。 - 【請求項2】 前記各セルは、半導体層上にゲート絶縁
膜を介して形成されたゲート電極をそれぞれ有してなる
ことを特徴とする請求項1に記載の半導体装置。 - 【請求項3】 前記ゲート電極の幅、および、前記電流
検出セルと前記主電流セルとのチャンネル長は一定で、
前記ゲート電極間の間隔が前記電流検出セルと前記主電
流セルとで異なることを特徴とする請求項2に記載の半
導体装置。 - 【請求項4】 前記ベース領域間の間隔が一定であるこ
とを特徴とする請求項1または3のいずれかに記載の半
導体装置。 - 【請求項5】 前記ゲート電極の幅、および、前記ゲー
ト電極間の間隔は一定で、前記電流検出セルと前記主電
流セルとでチャンネル長が異なることを特徴とする請求
項2に記載の半導体装置。 - 【請求項6】 前記ゲート電極間の間隔が一定で、前記
ゲート電極の幅、および、前記電流検出セルと前記主電
流セルとのチャンネル長が異なることを特徴とする請求
項2に記載の半導体装置。 - 【請求項7】 前記ベース領域間の間隔が一定であるこ
とを特徴とする請求項1または6のいずれかに記載の半
導体装置。 - 【請求項8】 第1導電型の半導体層と、 この半導体層上にそれぞれ等間隔に配置された複数の第
1のゲート電極と、 この第1のゲート電極の間隔よりも広い間隔を有して、
前記半導体層上に形成された少なくとも1つの第2のゲ
ート電極と、 前記第1のゲート電極の相互の前記半導体層の表面にそ
れぞれ選択的に形成された第2導電型の第1のベース領
域と、 前記第1,第2のゲート電極の相互の前記半導体層の表
面に、前記第1のベース領域よりも大きく形成された第
2導電型の第2のベース領域と、 これら第1,第2のベース領域内にそれぞれ選択的に形
成された第1導電型のソース領域と、 前記第1のベース領域内に形成されたソース領域にそれ
ぞれ共通に接続されたソース電極と、 前記第2のベース領域内に形成されたソース領域にそれ
ぞれ接続された電流検出用電極とを具備したことを特徴
とする半導体装置。 - 【請求項9】 前記第1のベース領域内に形成されたソ
ース領域にそれぞれ共通に前記ソース電極が接続され
て、複数の主電流セルが形成されてなることを特徴とす
る請求項8に記載の半導体装置。 - 【請求項10】 前記第2のベース領域内に形成された
ソース領域にそれぞれ前記電流検出用電極が接続され
て、少なくとも1つの電流検出セルが形成されてなるこ
とを特徴とする請求項8に記載の半導体装置。 - 【請求項11】 前記第1,第2のゲート電極の幅が一
定であることを特徴とする請求項8に記載の半導体装
置。 - 【請求項12】 前記電流検出セルと前記主電流セルと
のチャンネル長が一定であることを特徴とする請求項9
または10のいずれかに記載の半導体装置。 - 【請求項13】 前記第1,第2のベース領域間の間隔
が一定であることを特徴とする請求項8に記載の半導体
装置。 - 【請求項14】 第1導電型の半導体層と、 この半導体層上にそれぞれ等間隔に配置された複数の第
1のゲート電極と、 この第1のゲート電極と同じ間隔を有して、前記半導体
層上に形成された少なくとも1つの第2のゲート電極
と、 前記第1のゲート電極の相互の前記半導体層の表面にそ
れぞれ選択的に形成された第2導電型の第1のベース領
域と、 前記第1,第2のゲート電極の相互の前記半導体層の表
面に、前記第1のベース領域よりも大きく形成された第
2導電型の第2のベース領域と、 これら第1,第2のベース領域内にそれぞれ選択的に形
成された第1導電型のソース領域と、 前記第1のベース領域内に形成されたソース領域にそれ
ぞれ共通に接続されたソース電極と、 前記第2のベース領域内に形成されたソース領域にそれ
ぞれ接続された電流検出用電極とを具備したことを特徴
とする半導体装置。 - 【請求項15】 前記第1のベース領域内に形成された
ソース領域にそれぞれ共通に前記ソース電極が接続され
て、複数の主電流セルが形成されてなることを特徴とす
る請求項14に記載の半導体装置。 - 【請求項16】 前記第2のベース領域内に形成された
ソース領域にそれぞれ前記電流検出用電極が接続され
て、少なくとも1つの電流検出セルが形成されてなるこ
とを特徴とする請求項14に記載の半導体装置。 - 【請求項17】 前記第1,第2のゲート電極の幅が一
定であることを特徴とする請求項14に記載の半導体装
置。 - 【請求項18】 前記第1,第2のゲート電極の幅が異
なることを特徴とする請求項14に記載の半導体装置。 - 【請求項19】 前記電流検出セルと前記主電流セルと
のチャンネル長が異なることを特徴とする請求項15ま
たは16のいずれかに記載の半導体装置。 - 【請求項20】 第1導電型の半導体層と、 この半導体層の一主面上の主電流セル領域に、ゲート絶
縁膜を介して、それぞれ等間隔に配置された複数の第1
のゲート電極と、 前記半導体層の一主面上の電流検出セル領域に、ゲート
絶縁膜を介して、前記第1のゲート電極の間隔よりも広
い間隔を有して形成された少なくとも1つの第2のゲー
ト電極と、 前記第1のゲート電極の相互の前記半導体層の表面にそ
れぞれ選択的に形成された第2導電型の第1のベース領
域と、 前記第1,第2のゲート電極の相互の前記半導体層の表
面に、前記第1のベース領域よりも大きく形成された第
2導電型の第2のベース領域と、 これら第1,第2のベース領域内にそれぞれ選択的に形
成された第1導電型のエミッタ領域と、 前記第1のベース領域内に形成されたエミッタ領域にそ
れぞれ共通に接続された主電極と、 前記第2のベース領域内に形成されたエミッタ領域にそ
れぞれ接続された電流検出用電極と、 前記半導体層の他主面上に形成された第2導電型のコレ
クタ層とを具備したことを特徴とする半導体装置。 - 【請求項21】 前記第1のベース領域内に形成された
エミッタ領域にそれぞれ共通に前記主電極が接続され
て、複数の主電流セルが形成されてなることを特徴とす
る請求項20に記載の半導体装置。 - 【請求項22】 前記第2のベース領域内に形成された
エミッタ領域にそれぞれ前記電流検出用電極が接続され
て、少なくとも1つの電流検出セルが形成されてなるこ
とを特徴とする請求項20に記載の半導体装置。 - 【請求項23】 前記第1,第2のゲート電極の幅が一
定であることを特徴とする請求項20に記載の半導体装
置。 - 【請求項24】 前記電流検出セルと前記主電流セルと
のチャンネル長が一定であることを特徴とする請求項2
1または22のいずれかに記載の半導体装置。 - 【請求項25】 前記第1,第2のベース領域間の間隔
が一定であることを特徴とする請求項20に記載の半導
体装置。 - 【請求項26】 第1導電型の半導体層と、 この半導体層の一主面上の主電流セル領域に、ゲート絶
縁膜を介して、それぞれ等間隔に配置された複数の第1
のゲート電極と、 前記半導体層の一主面上の電流検出セル領域に、ゲート
絶縁膜を介して、前記第1のゲート電極と同じ間隔を有
して形成された少なくとも1つの第2のゲート電極と、 前記第1のゲート電極の相互の前記半導体層の表面にそ
れぞれ選択的に形成された第2導電型の第1のベース領
域と、 前記第1,第2のゲート電極の相互の前記半導体層の表
面に、前記第1のベース領域よりも大きく形成された第
2導電型の第2のベース領域と、 これら第1,第2のベース領域内にそれぞれ選択的に形
成された第1導電型のエミッタ領域と、 前記第1のベース領域内に形成されたエミッタ領域にそ
れぞれ共通に接続された主電極と、 前記第2のベース領域内に形成されたエミッタ領域にそ
れぞれ接続された電流検出用電極と、 前記半導体層の他主面上に形成された第2導電型のコレ
クタ層とを具備したことを特徴とする半導体装置。 - 【請求項27】 前記第1のベース領域内に形成された
エミッタ領域にそれぞれ共通に前記主電極が接続され
て、複数の主電流セルが形成されてなることを特徴とす
る請求項26に記載の半導体装置。 - 【請求項28】 前記第2のベース領域内に形成された
エミッタ領域にそれぞれ前記電流検出用電極が接続され
て、少なくとも1つの電流検出セルが形成されてなるこ
とを特徴とする請求項26に記載の半導体装置。 - 【請求項29】 前記第1,第2のゲート電極の幅が一
定であることを特徴とする請求項26に記載の半導体装
置。 - 【請求項30】 前記第1,第2のゲート電極の幅が異
なる上記26に記載の半導体装置。 - 【請求項31】 前記電流検出セルと前記主電流セルと
のチャンネル長が異なることを特徴とする請求項27ま
たは28のいずれかに記載の半導体装置。
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-
1996
- 1996-12-05 JP JP32539596A patent/JP3515298B2/ja not_active Expired - Fee Related
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DE112009004805B4 (de) * | 2009-05-28 | 2019-03-28 | Toyota Jidosha Kabushiki Kaisha | Halbleitervorrichtung |
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WO2018150713A1 (ja) * | 2017-02-15 | 2018-08-23 | 株式会社デンソー | 半導体装置 |
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