JPH05299667A

JPH05299667A - 半導体装置

Info

Publication number: JPH05299667A
Application number: JP4096432A
Authority: JP
Inventors: Shogo Mori; 昌吾森
Original assignee: Toyoda Automatic Loom Works Ltd
Current assignee: Toyota Industries Corp
Priority date: 1992-04-16
Filing date: 1992-04-16
Publication date: 1993-11-12

Abstract

(57)【要約】【目的】耐圧測定時において、主電流路への不要な電
流の流入を抑制して素子全体の耐圧特性の向上を図ると
ともに、逆接続時においても素子破壊が起こらないよう
にする。【構成】本発明は、Ｎ⁺型の半導体チップ１１（Ｎ^-
型エピタキシャル層１３）の上層外周部に、Ｐ⁺型ゲー
ト領域１６と絶縁した状態を連続的に保持するＰ ⁺型ア
ノード領域１８をＰ⁺型ゲート領域１６の深度よりも深
い深度にまで半導体チップ１１の周辺部に周回状に形成
するとともに、Ｐ⁺型アノード領域１８の表面にアノー
ド電極２４を周回状に設置し、さらに、Ｎ⁺型ソース領
域１６の表面に設置されているソース電極２１（ソース
・パッド２３）とアノード電極２４とを短絡して成るこ
とを特徴とするものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に係るもの
であり、特には、半導体チップの上層周辺部にツェナー
・ダイオードが設けられた静電誘導トランジスタやバイ
ポーラ型トランジスタ等の半導体装置に関するものであ
る。

【０００２】

【従来の技術】一般に、静電誘導トランジスタ（以下、
単にＳＩＴという）や、バイポーラ型トランジスタ等の
半導体装置の耐圧特性を向上させるなどの目的から、半
導体チップにおける有効半導体領域の外周部にガードリ
ングと呼ばれる半導体領域を設けることが行われてい
る。

【０００３】図４は、上記のようなガードリングが設け
られた従来のＳＩＴを構成する半導体チップの、外周部
付近の内部構造を示す断面図である。同図に示すよう
に、この従来のＳＩＴを構成する半導体チップ４１は、
Ｎ⁺型シリコン基板４２と、このＮ⁺型シリコン基板４
２の上方にエピタキシャル成長を施して形成されるＮ^-
型エピタキシャル層４３とを母体にして構成されてい
る。そして、半導体チップ４１の上方には、Ｎ^-型エピ
タキシャル層４３の表面を酸化して形成されるシリコン
酸化膜４４が形成されている。このシリコン酸化膜４４
の形成と除去とを繰り返しながら上方からイオン打込み
等を選択的に施すことにより、Ｎ^-型エピタキシャル層
４３の上層には、Ｐ型不純物を低濃度に含有して成るＰ
^-型チャネル領域４５と、Ｐ型不純物を高濃度に含有し
て成るＰ⁺型ゲート領域４６と、Ｐ型不純物を高濃度に
含有して成るＰ⁺型ガードリング領域４７とが、半導体
チップ４１の平面外周方向に対して深度が段階的に深く
なるように連続的に形成されている。また、Ｐ^-型チャ
ネル領域４５の上層には、上例と同様のイオン打込み等
により、Ｎ型不純物を高濃度に含有して成るＮ⁺型ソー
ス領域４８が形成されている。

【０００４】このように、有効半導体領域（Ｐ^-型チャ
ネル領域４５、Ｐ⁺型ゲート領域４６及びＮ⁺型ソース
領域４８）とともに、ガードリング（Ｐ⁺型ガードリン
グ領域４７）が形成された半導体チップ４１には、真空
蒸着等の手法により、そのシリコン酸化膜４４の開口部
から露出するＰ⁺型ゲート領域４６とＰ⁺型ガードリン
グ領域４７との表面及びその周辺に対して、例えばアル
ミニウムでゲート電極４９が選択的に設置されており、
同じく、シリコン酸化膜４４の開口部から露出するＮ⁺
型ソース領域４８の表面及びその周辺に対して、例えば
アルミニウムでソース電極５０が設置されている。ま
た、Ｎ⁺型シリコン基板４２の裏面一帯には、上例と同
様の真空蒸着等の手法によってドレイン電極５１が設置
されており、これにより、ＳＩＴとしての機能を具備す
る半導体チップ４１が得られることになる。

【０００５】ここで、Ｐ⁺型ガードリング領域４７は有
効半導体領域の何れの深度よりも深い深度で形成されて
おり、しかも、Ｐ⁺型ガードリング領域４７とＮ^-型エ
ピタキシャル層４３との界面にはＰＮ接合によるツェナ
ー・ダイオード５２が形成されている。例えば、このＳ
ＩＴの耐圧特性の良否を判断するためにゲート・ソース
間を接続して接地し、ドレインに正電圧を印加してドレ
イン・ソース間のブレーク・ダウン電圧（ＢＶ_DSS）の
測定を行った場合、そのときのブレーク・ダウン電流は
点線矢印Ａに示す経路を優先的に流れるようになる。す
なわち、Ｐ⁺型ガードリング領域４７は、ブレーク・ダ
ウン電流が主電流路を成すドレイン・ソース間を直接的
に流れるのを抑制するよう作用し、これにより、このＳ
ＩＴの耐圧特性の向上が図られるようになる。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
たＳＩＴにおけるドレイン・ソース間のブレーク・ダウ
ン電圧（ＢＶ_DSS）の測定例では、ブレーク・ダウン電
流がドレイン・ソース間を直接的に流れるのは効果的に
抑制されるものの、時として、Ｐ⁺型ガードリング領域
４７を流れるブレーク・ダウン電流の一部が点線矢印Ｂ
に示す経路を流れ、結果的に、ブレーク・ダウン電流が
ドレイン・ソース間を間接的に流れてしまうことにな
る。この点線矢印Ｂに示す経路、すなわち、Ｐ⁺型ゲー
ト領域４６からＰ^-型チャネル領域４５を介してＮ⁺型
ソース領域４８に瞬時に流れ込む不要なブレーク・ダウ
ン電流によってＳＩＴのソース接合が破壊され、またゲ
ート・ソース間の耐圧特性も損なわれ、素子全体の耐圧
特性が著しく劣化してしまう結果となる。

【０００７】また、上記ＳＩＴを逆接続しドレインを接
地してソースに正電圧を印加したような場合の素子耐圧
は、ブレーク・ダウン電圧（ＢＶ_SDO）の測定時と同様
となる。一般に、ＳＩＴは、ブレーク・ダウン電圧が、
ＢＶ_DSS≫ＢＶ_SDOという関係にあり、この場合耐圧が
低くなった状態と同様であるから素子が破壊されてしま
う結果となる。

【０００８】そして、これらの現象は、上述したＳＩＴ
の例と同等な構造、すなわち、半導体チップの上層に有
効半導体領域とガードリングとを隣接させて設けた構造
のバイポーラ型トランジスタについても同様に起こりう
るものである。

【０００９】本発明は、こうした実情に鑑みて為された
ものであり、その課題は、耐圧測定時に主電流路への不
要な電流の流入を抑制して耐圧特性が向上するように
し、また逆接続時に素子破壊を免れるようにすることで
ある。

【００１０】

【課題を解決するための手段】本発明は、第１の導電型
を成す半導体チップの上層要部に、それぞれ所定の導電
型を成す複数の有効半導体領域を所定の深度にまで形成
するとともに、これら複数の有効半導体領域の表面にそ
れぞれ所定の電極を設置して成り、複数の有効半導体領
域と半導体チップの下層部とを通る電流路が形成された
半導体装置において、半導体チップの上層外周部に、複
数の有効半導体領域の何れとも絶縁した状態を連続的に
保持する第２の導電型を成すアノード領域を複数の有効
半導体領域の何れの深度よりも深い深度にまで周回状に
形成するとともに、アノード領域の表面にアノード電極
を周回状に設置し、さらに、複数の有効半導体領域のう
ち第１の導電型を成す有効半導体領域の表面に設置され
ている電極とアノード電極とを短絡して成ることを特徴
とするものである。

【００１１】また、本発明は、複数の有効半導体領域と
アノード電極との絶縁を、両者の間に第１の導電型を成
す半導体チップの上層領域を介在させて行うことを特徴
とするものである。

【００１２】さらに、本発明は、前記複数の有効半導体
領域と前記アノード電極との絶縁は、両者の間に第２の
導電型の高抵抗半導体領域を介在させて行うことを特徴
とするものである。

【００１３】さらにまた、本発明は、前記複数の有効半
導体領域と前記アノード電極との絶縁は、前記第２の導
電型を成す有効半導体領域の表面に設置されている電極
と前記アノード電極との間にポリシリコン層を介在させ
て行うことを特徴とするものである。

【００１４】

【作用】本発明においては、まず、第１の導電型を成す
半導体チップの上層外周部に、複数の有効半導体領域の
何れとも絶縁した状態を連続的に保持する第２の導電型
を成すアノード領域を複数の有効半導体領域の何れの深
度よりも深い深度にまで周回状に形成するとともに、ア
ノード領域の表面にアノード電極を周回状に設置するこ
とにより、耐圧測定時において半導体チップ自身と複数
の有効半導体領域とによって構成される主電流路への不
要な電流の流入が抑制される。従って、素子全体の耐圧
特性が向上される。

【００１５】さらに、複数の有効半導体領域のうち第１
の導電型を成す有効半導体領域の表面に設置されている
電極とアノード電極とを短絡することにより、半導体装
置の逆接続時においては、電流がアノード領域から第１
の導電型を成す半導体チップの領域へと流れ、最終的に
該半導体チップの下層に形成された電極を介して装置の
外部に放出されるようになる。従って、素子破壊から免
れる。

【００１６】

【実施例】以下、本発明の実施例について、図面を参照
しながら詳細に説明する。なお、以下の実施例において
は、本発明をＳＩＴに適用した例をとって説明する。

【００１７】まず、図１は、本発明の第１の実施例のＳ
ＩＴを構成する半導体チップの構造を示す図であり、
(a) は半導体チップの外周部付近の内部構造を示す断面
図、(b) は(a) の半導体チップの表面全体の構造を示す
概略的な平面図、(c) は(a) の半導体チップに構成され
るＳＩＴの等価回路である。

【００１８】同図に示すように、第１の実施例のＳＩＴ
を構成する半導体チップ１１は、従来と同様に、Ｎ⁺型
シリコン基板１２と、このＮ⁺型シリコン基板１２の上
方にエピタキシャル成長を施して形成されるＮ^-型エピ
タキシャル層１３とを母体にして構成されている。そし
て、半導体チップ１１の上方には、Ｎ^-型エピタキシャ
ル層１３の表面を酸化して成るシリコン酸化膜１４が形
成されている。このシリコン酸化膜１４の形成と除去と
を繰り返しながら上方からイオン打込み等を選択的に施
すことにより、以下に示すような各種半導体領域がＮ^-
型エピタキシャル層１３の上層に形成されることにな
る。

【００１９】すなわち、Ｎ^-型エピタキシャル層１３の
上層要部には、Ｐ型不純物を低濃度に含有して成るＰ^-
型チャネル領域１５が所定の深度にまで形成されてお
り、さらに、このＰ^-型チャネル領域１５の側方には、
Ｐ型不純物を高濃度に含有して成るＰ⁺型ゲート領域１
６がＰ^-型チャネル領域１５の深度よりも深い深度にま
で形成されている。また、Ｐ^-型チャネル領域１５の上
層には、Ｎ型不純物を高濃度に含有して成るＮ⁺型ソー
ス領域１７が所定の深度にまで形成されている。そし
て、以上により、半導体チップ１１自身の上層要部に、
このＳＩＴの主電流路を構成するための有効半導体領域
が形成される。

【００２０】一方、Ｎ^-型エピタキシャル層１３の上層
外周部には、Ｐ型不純物を高濃度に含有して成るＰ⁺型
アノード領域１８がＰ⁺型ゲート領域１６の深度よりも
深い深度にまで周回状に形成されている。しかも、この
Ｐ⁺型アノード領域１８は、Ｐ⁺型ゲート領域１６と絶
縁した状態を連続的に保持しており、そのＰ⁺型ゲート
領域１６とＰ⁺型アノード領域１８との絶縁は、両者の
間にＮ^-型エピタキシャル層１３の上層の一部を介在さ
せて行っている。そして、このＰ⁺型アノード領域１８
を形成することにより、その下面には、Ｎ^-型エピタキ
シャル層１３とのＰＮ接合によるツェナー・ダイオード
１９が構成される。

【００２１】このように、有効半導体領域とともにＰ⁺
型アノード領域１８が形成された半導体チップ１１に
は、真空蒸着等の手法により、そのシリコン酸化膜１４
の開口部から露出するＰ⁺型ゲート領域１６とＮ⁺型ソ
ース領域１７との表面及びその周辺に対し、各々例えば
アルミニウムでゲート電極２０とソース電極２１とが選
択的に設置されている。

【００２２】また、シリコン酸化膜１４の開口部から露
出するＰ⁺型アノード領域１８の表面及びその周辺に
は、同じく真空蒸着等の手法により、例えばアルミニウ
ムでアノード電極２４が周回状に設置されている。上記
において、ツェナー・ダイオード１９のアノード電極２
４とソース電極２１とは短絡されている。

【００２３】ここで、同図(b) において、斜線で示され
るように、ツェナー・ダイオード１９は半導体チップ１
１の周辺部に形成され、ゲート電極２０の一部にはゲー
ト・パッド２２が設けられるとともに、アノード電極２
４とソース電極２１との短絡部分の一部にはソース・パ
ッド２３が設けられている。

【００２４】そして、Ｎ⁺型シリコン基板１２の裏面一
帯には、同じく真空蒸着等の手法によってドレイン電極
２５が設置され、これにより、ＳＩＴとしての機能を具
備する半導体チップ１１が得られることになる。

【００２５】従って、本実施例においては、半導体チッ
プ１１に構成されるＳＩＴの等価回路は、図１(c) に示
されるものとなる。即ち、ドレイン（Ｄ）・ソース
（Ｓ）間にツェナー・ダイオード１９が接続される構成
である。

【００２６】ここで、例えば、上記ＳＩＴの耐圧特性の
良否を判断するために、ドレイン・ソース間のブレーク
・ダウン電圧（ＢＶ_DSS）の測定を行った場合、そのと
きのブレーク・ダウン電流は、Ｐ⁺型アノード領域１８
の内側（図では右側）に位置する高抵抗半導体領域とし
てのＮ^-型エピタキシャル層１３の作用によってその経
路が制限されることから、ツェナー・ダイオード１９か
らアノード電極２４までの経路のみを定常的に流れるよ
うになり、以下、アノード電極２４に短絡するソース電
極２１とソース・パッド２３からアルミ・ワイヤー（図
示せず）を介して装置の外部に効果的に放出されるよう
になる。その結果、従来問題となっていたゲート・ソー
ス間の不要なブレーク・ダウン電流は流れなくなるの
で、その不要なブレーク・ダウン電流に起因して生じる
ゲート・ソース間の耐圧特性の劣化も全面的に解消され
るようになり、これに伴い、このＳＩＴの全体の耐圧特
性が飛躍的に向上するようになる。

【００２７】また、上記ＳＩＴが逆接続されて、ソース
に正の電圧が印加された場合には、ソース電極２１とア
ノード電極２４とは短絡されているから、Ｐ⁺型アノー
ド領域１８とＮ^-型エピタキシャル層１３とのＰＮ接合
によるツェナー・ダイオード１９には順方向電流が流れ
る。そのため、従来のＳＩＴで生じていたソース・ドレ
イン間に逆方向電圧が印加されることにより生じる素子
の破壊は起こらなくなる。

【００２８】次に、図２は、本発明の第２の実施例のＳ
ＩＴを構成する半導体チップの構造を示す図であり、
(a) は半導体チップの外周部付近の内部構造を示す断面
図、(b) は(a) の半導体チップに形成されるＳＩＴの等
価回路である。

【００２９】なお、この第２の実施例の構成は第１の実
施例の構成とほぼ同様であり、その動作は第１の実施例
の動作と全く同様であるので、ここでは第１の実施例と
相違する構成のみを説明する。また、図２においては、
図１において示される部位と同一の部位を表すものにつ
いて同一の符号を付してある。

【００３０】同図に示すように、第２の実施例に係るＳ
ＩＴを構成する半導体チップ１１では、先の第１の実施
例とは異なり、Ｐ⁺型ゲート領域１６とＰ⁺型アノード
領域１８との絶縁を、Ｐ型不純物を低濃度に含有して成
る高抵抗半導体領域としてのＰ^-型アイソレーション領
域２６を介在させて行っている。そして、このＰ^-型ア
イソレーション領域２６の深度は、図でも明らかなよう
に、導電型及び不純物濃度がＰ^-型アイソレーション領
域２６のそれと同等なＰ^-型チャネル領域１５の深度と
等しいものとなっている。

【００３１】また、本実施例においては、半導体チップ
１１に構成されるＳＩＴの等価回路は、図２(b) に示さ
れるものとなる。即ち、ドレイン（Ｄ）・ソース（Ｓ）
間にツェナー・ダイオード１９が接続され、ゲート
（Ｇ）・ソース（Ｓ）間に上記Ｐ ^-型アイソレーション
領域２６による抵抗Ｒ₂₆が接続される構成である。

【００３２】ここで、Ｐ^-型アイソレーション領域２６
は、Ｐ^-型チャンネル領域１５と同時に形成することが
可能なものであり、その形成のための新たな工程は特に
必要とされない。そして、このようなＰ^-型アイソレー
ション領域２６を有するＳＩＴにおいて、ドレイン・ソ
ース間のブレーク・ダウン電圧（ＢＶ_DSS）の測定を行
った場合にも、勿論、先の第１の実施例と同様な原理に
より、不要なブレーク・ダウン電流に起因して生じるゲ
ート・ソース間の耐圧特性の劣化が全面的に解消され、
このＳＩＴの全体の耐圧特性が向上するようになる。

【００３３】また、上記ＳＩＴが逆接続された場合で
も、ツェナー・ダイオード１９には順方向電流が流れ、
ＳＩＴのソース・ドレイン間に逆方向電圧が印加される
ことによって生じる素子の破壊から免れるようになる。

【００３４】次に、図３は、本発明の第３の実施例のＳ
ＩＴを構成する半導体チップの構造を示す図であり、
(a) は半導体チップの外周部付近の内部構造を示す断面
図、(b) は(a) の半導体チップに形成されるＳＩＴの等
価回路である。

【００３５】なお、この第３の実施例の構成も第１の実
施例の構成とほぼ同様であり、その動作は第１の実施例
の動作と全く同様であるので、ここでは第１の実施例と
相違する構成のみを説明する。また、図３においても、
図１において示される部位と同一の部位を表すものにつ
いて同一の符号を付してある。

【００３６】同図に示すように、第３の実施例に係るＳ
ＩＴを構成する半導体チップ１１では、先の第１の実施
例とは異なり、Ｐ⁺型ゲート領域１６とＰ⁺型アノード
領域１８との絶縁を、該両領域１６，１８上のシリコン
酸化膜１４上にポリシリコン層２７を設置し、該ポリシ
リコン層２７でゲート電極２０とアノード電極２４の一
部を接続することで行っている。

【００３７】また、本実施例においては、半導体チップ
１１に構成されるＳＩＴの等価回路は、図３(b) に示さ
れるものとなる。即ち、ドレイン（Ｄ）・ソース（Ｓ）
間にツェナー・ダイオード１９が接続され、ゲート
（Ｇ）・ソース（Ｓ）間に上記ポリシリコン層２７によ
る抵抗Ｒ₂₇が接続される構成である。

【００３８】ここで、ポリシリコン層２７は、図示して
いないがＮ⁺型ソース領域１７上に形成されるポリシリ
コン層と同時に形成することが可能なものであり、その
形成のための新たな工程は特に必要とされない。そし
て、このようなポリシリコン層２７を有するＳＩＴにお
いて、ドレイン・ソース間のブレーク・ダウン電圧（Ｂ
Ｖ_DSS）の測定を行った場合にも、勿論、先の第１の実
施例と同様な原理により、不要なブレーク・ダウン電流
に起因して生じるゲート・ソース間の耐圧特性の劣化が
全面的に解消され、このＳＩＴの全体の耐圧特性が向上
するようになる。

【００３９】また、上記ＳＩＴが逆接続された場合で
も、ツェナー・ダイオード１９には順方向電流が流れ、
ＳＩＴのソース・ドレイン間に逆方向電圧が印加される
ことによって生じる素子の破壊から免れるようになる。

【００４０】このように、上記の何れの実施例において
も、半導体チップの周辺部及びソース電極（パッド）下
部にツェナー・ダイオードを設ける構成となっている。
このため、半導体チップの面積を増大させずにツェナー
・ダイオードの面積を大きくとれることになってツェナ
ー・ダイオードの電圧Ｖ_Fを小さくでき、逆バイアス時
の熱損失Ｗ＝Ｖ_F・Ｉ_Fを小さくできる利点を有してい
る。

【００４１】以上、本発明をＳＩＴに適用した例を挙げ
て説明したが、本発明の適用が可能な範囲は、本実施例
のように、主電流路の一部を成すドレインを半導体チッ
プの裏面側に形成したＳＩＴだけでなく、勿論、そのド
レインを埋め込み層によって形成した他のＳＩＴにも及
ぶものであり、また表面ゲート型に限らず埋め込みゲー
ト型のＳＩＴにも及ぶものである。

【００４２】さらに、本発明は、この種のＳＩＴへの適
用に限定されるものではなく、これと基本的に同等な構
造、すなわち、半導体チップの上層に有効半導体領域と
ガードリングとを隣接させて設けた構造を有するバイポ
ーラ型トランジスタに対しても勿論適用可能である。

【００４３】また、導電型が反対の半導体装置にも勿論
適用可能である。

【００４４】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、耐圧測定時において半導体チップ自身と複数の
有効半導体領域とによって構成される主電流路への不要
な電流の流入が抑制されて耐圧特性の向上が図られる。
さらに、逆接続時においては電流がアノード領域から第
１の導電型を成す半導体チップ領域へと流れて装置の外
部に放出されることから、素子破壊から免れることがで
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のＳＩＴを構成する半導
体チップの構造を示す図であり、(a) は半導体チップの
外周部付近の内部構造を示す断面図、(b) は(a) の半導
体チップの表面全体の構造を示す概略的な平面図、(c)
は(a) の半導体チップに構成されるＳＩＴの等価回路で
ある。

【図２】本発明の第２の実施例のＳＩＴを構成する半導
体チップの構造を示す図であり、(a) は半導体チップの
外周部付近の内部構造を示す断面図、(b) は(a) の半導
体チップに構成されるＳＩＴの等価回路である。

【図３】本発明の第３の実施例のＳＩＴを構成する半導
体チップの構造を示す図であり、(a) は半導体チップの
外周部付近の内部構造を示す断面図、(b) は(a) の半導
体チップに構成されるＳＩＴの等価回路である。

【図４】従来のＳＩＴを構成する半導体チップの外周部
付近の内部構造を示す断面図である。

【符号の説明】

１１半導体チップ１３Ｎ^-型エピタキシャル層１５Ｐ^-型チャネル領域１６Ｐ⁺型ゲート領域１７Ｎ⁺型ソース領域１８Ｐ⁺型アノード領域２０ゲート電極２１ソース電極２２ゲート・パッド２３ソース・パッド２４アノード電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｋ 17/08 Ｚ 9184−5Ｊ

Claims

【特許請求の範囲】

【請求項１】第１の導電型を成す半導体チップの上層
要部に、それぞれ所定の導電型を成す複数の有効半導体
領域を所定の深度にまで形成するとともに、該複数の有
効半導体領域の表面にそれぞれ所定の電極を設置して成
り、前記複数の有効半導体領域と前記半導体チップの下
層部とを通る電流路が形成された半導体装置において、前記半導体チップの上層外周部に、前記複数の有効半導
体領域の何れとも絶縁した状態を連続的に保持する第２
の導電型を成すアノード領域を前記複数の有効半導体領
域の何れの深度よりも深い深度にまで周回状に形成する
とともに、前記アノード領域の表面にアノード電極を周
回状に設置し、さらに、前記複数の有効半導体領域のう
ち第１の導電型を成す有効半導体領域の表面に設置され
ている電極と前記アノード電極とを短絡して成ることを
特徴とする半導体装置。
【請求項２】前記複数の有効半導体領域と前記アノー
ド電極との絶縁は、両者の間に前記第１の導電型を成す
半導体チップの上層領域を介在させて行うことを特徴と
する請求項１記載の半導体装置。
【請求項３】前記複数の有効半導体領域と前記アノー
ド電極との絶縁は、両者の間に第２の導電型の高抵抗半
導体領域を介在させて行うことを特徴とする請求項１記
載の半導体装置。
【請求項４】前記複数の有効半導体領域と前記アノー
ド電極との絶縁は、前記第２の導電型を成す有効半導体
領域の表面に設置されている電極と前記アノード電極と
の間にポリシリコン層を介在させて行うことを特徴とす
る請求項１記載の半導体装置。