JPH05183172A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05183172A JPH05183172A JP34710291A JP34710291A JPH05183172A JP H05183172 A JPH05183172 A JP H05183172A JP 34710291 A JP34710291 A JP 34710291A JP 34710291 A JP34710291 A JP 34710291A JP H05183172 A JPH05183172 A JP H05183172A
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Abstract
(57)【要約】
【目的】 本発明は、半導体装置に関するものであり、
その目的は、主電流路への不要な電流の流入を抑制して
装置全体の耐圧特性の向上を図った半導体装置を提供す
ることにある。 【構成】 本発明は、Ｎ型の半導体チップ２１（Ｎ- 型
エピタキシャル層２３）の上層外周部に、Ｐ+ 型ゲート
領域２６と絶縁した状態を連続的に保持するＰ+ 型アノ
ード領域２８をＰ+ 型ゲート領域２６の深度よりも深い
深度にまで周回状に形成するとともに、Ｐ+ 型アノード
領域２８の表面にアノード電極３４を周回状に設置し、
さらに、Ｐ+ 型ゲート領域２６の表面に設置されている
ゲート電極３０（ゲート・パッド３２）とアノード電極
３４とを短絡して成ることを特徴とするものである。
その目的は、主電流路への不要な電流の流入を抑制して
装置全体の耐圧特性の向上を図った半導体装置を提供す
ることにある。 【構成】 本発明は、Ｎ型の半導体チップ２１（Ｎ- 型
エピタキシャル層２３）の上層外周部に、Ｐ+ 型ゲート
領域２６と絶縁した状態を連続的に保持するＰ+ 型アノ
ード領域２８をＰ+ 型ゲート領域２６の深度よりも深い
深度にまで周回状に形成するとともに、Ｐ+ 型アノード
領域２８の表面にアノード電極３４を周回状に設置し、
さらに、Ｐ+ 型ゲート領域２６の表面に設置されている
ゲート電極３０（ゲート・パッド３２）とアノード電極
３４とを短絡して成ることを特徴とするものである。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関するも
のであり、詳しくは、半導体チップを以って形成される
静電誘導トランジスタやバイポーラ型トランジスタ等の
半導体装置に係わるものである。
のであり、詳しくは、半導体チップを以って形成される
静電誘導トランジスタやバイポーラ型トランジスタ等の
半導体装置に係わるものである。
【０００２】
【従来の技術】一般に、静電誘導トランジスタ（以下、
単にＳＩＴという）や、バイポーラ型トランジスタ等の
半導体装置を半導体チップを以って形成する場合、その
半導体装置の耐圧特性を向上させるなどの目的から、有
効半導体領域の外周部にガードリングと呼ばれる半導体
領域を設けることが行われている。
単にＳＩＴという）や、バイポーラ型トランジスタ等の
半導体装置を半導体チップを以って形成する場合、その
半導体装置の耐圧特性を向上させるなどの目的から、有
効半導体領域の外周部にガードリングと呼ばれる半導体
領域を設けることが行われている。
【０００３】図３は、従来のＳＩＴを構成する半導体チ
ップの外周部付近の内部構造を示す断面図である。同図
に示すように、この従来のＳＩＴを構成する半導体チッ
プ１は、Ｎ型シリコン基板２と、このＮ型シリコン基板
２の上方にエピタキシャル成長を施して成るＮ- 型エピ
タキシャル層３とを母体にして構成されている。そし
て、半導体チップ１の上方には、Ｎ- 型エピタキシャル
層３の表面を酸化して成るシリコン酸化膜４が選択的に
形成されており、このシリコン酸化膜４の形成と除去と
を繰り返しながら上方からイオン打込み等を選択的に施
すことにより、Ｎ- 型エピタキシャル層３の上層には、
Ｐ型不純物を低濃度に含有して成るＰ- 型チャネル領域
５と、Ｐ型不純物を高濃度に含有して成るＰ+ 型ゲート
領域６と、Ｐ型不純物を高濃度に含有して成るＰ+ 型ガ
ードリング領域７とが、半導体チップ１の平面外周方向
に対して深度が段階的に深くなるように連続的に形成さ
れている。また、Ｐ- 型チャネル領域５の上層には、先
に説明したイオン打込み等により、Ｎ型不純物を高濃度
に含有して成るＮ+ 型ソース領域８が形成されている。
ップの外周部付近の内部構造を示す断面図である。同図
に示すように、この従来のＳＩＴを構成する半導体チッ
プ１は、Ｎ型シリコン基板２と、このＮ型シリコン基板
２の上方にエピタキシャル成長を施して成るＮ- 型エピ
タキシャル層３とを母体にして構成されている。そし
て、半導体チップ１の上方には、Ｎ- 型エピタキシャル
層３の表面を酸化して成るシリコン酸化膜４が選択的に
形成されており、このシリコン酸化膜４の形成と除去と
を繰り返しながら上方からイオン打込み等を選択的に施
すことにより、Ｎ- 型エピタキシャル層３の上層には、
Ｐ型不純物を低濃度に含有して成るＰ- 型チャネル領域
５と、Ｐ型不純物を高濃度に含有して成るＰ+ 型ゲート
領域６と、Ｐ型不純物を高濃度に含有して成るＰ+ 型ガ
ードリング領域７とが、半導体チップ１の平面外周方向
に対して深度が段階的に深くなるように連続的に形成さ
れている。また、Ｐ- 型チャネル領域５の上層には、先
に説明したイオン打込み等により、Ｎ型不純物を高濃度
に含有して成るＮ+ 型ソース領域８が形成されている。
【０００４】このように、有効半導体領域（Ｐ- 型チャ
ネル領域５、Ｐ+ 型ゲート領域６及びＮ+ 型ソース領域
８）とともに、ガードリング（Ｐ+ 型ガードリング領域
７）が形成された半導体チップ１には、真空蒸着等の手
法により、そのシリコン酸化膜４の開口部から露出する
Ｐ+ 型ゲート領域６とＰ+ 型ガードリング領域７との表
面及びその周辺に対してゲート電極９が選択的に設置さ
れており、同じく、シリコン酸化膜４の開口部から露出
するＮ+ 型ソース領域８の表面及びその周辺に対してソ
ース電極１０が設置されている。また、Ｎ型シリコン基
板２の裏面一帯には、先に説明した真空蒸着等の手法に
よってドレイン電極１１が設置されており、これによ
り、ＳＩＴとしての機能を具備する半導体チップ１が得
られることになる。
ネル領域５、Ｐ+ 型ゲート領域６及びＮ+ 型ソース領域
８）とともに、ガードリング（Ｐ+ 型ガードリング領域
７）が形成された半導体チップ１には、真空蒸着等の手
法により、そのシリコン酸化膜４の開口部から露出する
Ｐ+ 型ゲート領域６とＰ+ 型ガードリング領域７との表
面及びその周辺に対してゲート電極９が選択的に設置さ
れており、同じく、シリコン酸化膜４の開口部から露出
するＮ+ 型ソース領域８の表面及びその周辺に対してソ
ース電極１０が設置されている。また、Ｎ型シリコン基
板２の裏面一帯には、先に説明した真空蒸着等の手法に
よってドレイン電極１１が設置されており、これによ
り、ＳＩＴとしての機能を具備する半導体チップ１が得
られることになる。
【０００５】ここで、Ｐ+ 型ガードリング領域７は有効
半導体領域の何れの深度よりも深い深度で形成されてお
り、しかも、Ｐ+ 型ガードリング領域７とＮ- 型エピタ
キシャル層３との界面にはＰＮ接合によるツェナー・ダ
イオード１２が構成されるため、例えば、このＳＩＴの
耐圧特性の良否を判断するためにドレイン・ソース間の
ブレーク・ダウン電圧（ＢＶDSS ）の測定を行った場
合、そのときのブレーク・ダウン電流は点線矢印Ａに示
す経路を優先的に流れるようになる。すなわち、Ｐ+ 型
ガードリング領域７は、ブレーク・ダウン電流が主電流
路を成すドレイン・ソース間を直接的に流れるのを抑制
するよう作用し、これにより、このＳＩＴの耐圧特性の
向上が図られるようになる。
半導体領域の何れの深度よりも深い深度で形成されてお
り、しかも、Ｐ+ 型ガードリング領域７とＮ- 型エピタ
キシャル層３との界面にはＰＮ接合によるツェナー・ダ
イオード１２が構成されるため、例えば、このＳＩＴの
耐圧特性の良否を判断するためにドレイン・ソース間の
ブレーク・ダウン電圧（ＢＶDSS ）の測定を行った場
合、そのときのブレーク・ダウン電流は点線矢印Ａに示
す経路を優先的に流れるようになる。すなわち、Ｐ+ 型
ガードリング領域７は、ブレーク・ダウン電流が主電流
路を成すドレイン・ソース間を直接的に流れるのを抑制
するよう作用し、これにより、このＳＩＴの耐圧特性の
向上が図られるようになる。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
たＳＩＴにおけるドレイン・ソース間のブレーク・ダウ
ン電圧（ＢＶDSS ）の測定例では、ブレーク・ダウン電
流がドレイン・ソース間を直接的に流れるのは効果的に
抑制されるものの、時として、Ｐ+ 型ガードリング領域
７を流れるブレーク・ダウン電流の一部が点線矢印Ｂに
示す経路を流れ、結果的に、ブレーク・ダウン電流がド
レイン・ソース間を間接的に流れてしまうことになる。
そればかりか、この点線矢印Ｂに示す経路、すなわち、
Ｐ+ 型ゲート領域６からＰ- 型チャネル領域５を介して
Ｎ+ 型ソース領域８までの経路を流れる不要なブレーク
・ダウン電流によってゲート・ソース間の耐圧特性も損
なわれ、このＳＩＴの全体の耐圧特性が著しく劣化して
しまう結果となる。そして、これらの現象は、上述した
ＳＩＴの例と同等な構造、すなわち、半導体チップの上
層に有効半導体領域とガードリングとを隣接させて設け
た構造のバイポーラ型トランジスタについても同様に起
こりうるものである。
たＳＩＴにおけるドレイン・ソース間のブレーク・ダウ
ン電圧（ＢＶDSS ）の測定例では、ブレーク・ダウン電
流がドレイン・ソース間を直接的に流れるのは効果的に
抑制されるものの、時として、Ｐ+ 型ガードリング領域
７を流れるブレーク・ダウン電流の一部が点線矢印Ｂに
示す経路を流れ、結果的に、ブレーク・ダウン電流がド
レイン・ソース間を間接的に流れてしまうことになる。
そればかりか、この点線矢印Ｂに示す経路、すなわち、
Ｐ+ 型ゲート領域６からＰ- 型チャネル領域５を介して
Ｎ+ 型ソース領域８までの経路を流れる不要なブレーク
・ダウン電流によってゲート・ソース間の耐圧特性も損
なわれ、このＳＩＴの全体の耐圧特性が著しく劣化して
しまう結果となる。そして、これらの現象は、上述した
ＳＩＴの例と同等な構造、すなわち、半導体チップの上
層に有効半導体領域とガードリングとを隣接させて設け
た構造のバイポーラ型トランジスタについても同様に起
こりうるものである。
【０００７】本発明は、こうした実情に鑑みて為された
ものであり、その目的は、主電流路への不要な電流の流
入を抑制して装置全体の耐圧特性の向上を図った半導体
装置を提供することにある。
ものであり、その目的は、主電流路への不要な電流の流
入を抑制して装置全体の耐圧特性の向上を図った半導体
装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、第１の導電型
を成す半導体チップの上層要部に、それぞれ所定の導電
型を成す複数の有効半導体領域を所定の深度にまで形成
するとともに、これら複数の有効半導体領域の表面にそ
れぞれ所定の電極を設置して成り、複数の有効半導体領
域と半導体チップの下層部とを通る電流路が形成された
半導体装置において、半導体チップの上層外周部に、複
数の有効半導体領域の何れとも絶縁した状態を連続的に
保持する第２の導電型を成すアノード領域を複数の有効
半導体領域の何れの深度よりも深い深度にまで周回状に
形成するとともに、アノード領域の表面にアノード電極
を周回状に設置し、さらに、複数の有効半導体領域のう
ち第２の導電型を成す有効半導体領域の表面に設置され
ている電極とアノード電極とを短絡して成ることを特徴
とするものである。
を成す半導体チップの上層要部に、それぞれ所定の導電
型を成す複数の有効半導体領域を所定の深度にまで形成
するとともに、これら複数の有効半導体領域の表面にそ
れぞれ所定の電極を設置して成り、複数の有効半導体領
域と半導体チップの下層部とを通る電流路が形成された
半導体装置において、半導体チップの上層外周部に、複
数の有効半導体領域の何れとも絶縁した状態を連続的に
保持する第２の導電型を成すアノード領域を複数の有効
半導体領域の何れの深度よりも深い深度にまで周回状に
形成するとともに、アノード領域の表面にアノード電極
を周回状に設置し、さらに、複数の有効半導体領域のう
ち第２の導電型を成す有効半導体領域の表面に設置され
ている電極とアノード電極とを短絡して成ることを特徴
とするものである。
【０００９】また、本発明は、複数の有効半導体領域と
アノード電極との絶縁を、両者の間に第１又は第２の導
電型の高抵抗半導体領域を介在させて行うことを特徴と
するものである。
アノード電極との絶縁を、両者の間に第１又は第２の導
電型の高抵抗半導体領域を介在させて行うことを特徴と
するものである。
【００１０】
【作用】本発明においては、まず、半導体チップの上層
外周部に、複数の有効半導体領域の何れとも絶縁した状
態を連続的に保持する第２の導電型を成すアノード領域
を複数の有効半導体領域の何れの深度よりも深い深度に
まで周回状に形成するとともに、アノード領域の表面に
アノード電極を周回状に設置することにより、半導体チ
ップ自身と複数の有効半導体領域とによって構成される
主電流路への不要な電流の流入が抑制され、さらに、複
数の有効半導体領域のうち第２の導電型を成す有効半導
体領域の表面に設置されている電極とアノード電極とを
短絡することにより、従来では主電流路に流入していた
不要な電流が、アノード電極から第２の導電型を成す有
効半導体領域の表面に設置されている電極へと流れ、最
終的に、この電極を介して装置の外部に放出されるよう
になる。
外周部に、複数の有効半導体領域の何れとも絶縁した状
態を連続的に保持する第２の導電型を成すアノード領域
を複数の有効半導体領域の何れの深度よりも深い深度に
まで周回状に形成するとともに、アノード領域の表面に
アノード電極を周回状に設置することにより、半導体チ
ップ自身と複数の有効半導体領域とによって構成される
主電流路への不要な電流の流入が抑制され、さらに、複
数の有効半導体領域のうち第２の導電型を成す有効半導
体領域の表面に設置されている電極とアノード電極とを
短絡することにより、従来では主電流路に流入していた
不要な電流が、アノード電極から第２の導電型を成す有
効半導体領域の表面に設置されている電極へと流れ、最
終的に、この電極を介して装置の外部に放出されるよう
になる。
【００１１】なお、本発明における複数の有効半導体領
域とアノード電極との絶縁に際しては、装置の製造工程
の違いにより、第１又は第２の導電型の高抵抗半導体領
域の何れをも任意に採用することが可能である。
域とアノード電極との絶縁に際しては、装置の製造工程
の違いにより、第１又は第２の導電型の高抵抗半導体領
域の何れをも任意に採用することが可能である。
【００１２】
【実施例】以下、本発明の第１及び第２の実施例につい
て、図面を参照しながら詳細に説明する。なお、本実施
例においては、本発明をＳＩＴに適用した例を挙げて説
明する。
て、図面を参照しながら詳細に説明する。なお、本実施
例においては、本発明をＳＩＴに適用した例を挙げて説
明する。
【００１３】まず、図１は、本発明の第１の実施例に係
るＳＩＴを構成する半導体チップの構造を示す図であ
り、このうち、（ａ）は半導体チップの外周部付近の内
部構造を示す断面図、（ｂ）は半導体チップの表面全体
の構造を示す平面図である。
るＳＩＴを構成する半導体チップの構造を示す図であ
り、このうち、（ａ）は半導体チップの外周部付近の内
部構造を示す断面図、（ｂ）は半導体チップの表面全体
の構造を示す平面図である。
【００１４】同図に示すように、第１の実施例のＳＩＴ
を構成する半導体チップ２１は、従来と同様に、Ｎ型シ
リコン基板２２と、このＮ型シリコン基板２２の上方に
エピタキシャル成長を施して成るＮ- 型エピタキシャル
層２３とを母体にして構成されている。そして、半導体
チップ２１の上方には、Ｎ- 型エピタキシャル層２３の
表面を酸化して成るシリコン酸化膜２４が選択的に形成
されており、このシリコン酸化膜２４の形成と除去とを
繰り返しながら上方からイオン打込み等を選択的に施す
ことにより、以下に示すような各種半導体領域がＮ- 型
エピタキシャル層２３の上層に形成されることになる。
を構成する半導体チップ２１は、従来と同様に、Ｎ型シ
リコン基板２２と、このＮ型シリコン基板２２の上方に
エピタキシャル成長を施して成るＮ- 型エピタキシャル
層２３とを母体にして構成されている。そして、半導体
チップ２１の上方には、Ｎ- 型エピタキシャル層２３の
表面を酸化して成るシリコン酸化膜２４が選択的に形成
されており、このシリコン酸化膜２４の形成と除去とを
繰り返しながら上方からイオン打込み等を選択的に施す
ことにより、以下に示すような各種半導体領域がＮ- 型
エピタキシャル層２３の上層に形成されることになる。
【００１５】すなわち、Ｎ- 型エピタキシャル層２３の
上層要部には、Ｐ型不純物を低濃度に含有して成るＰ-
型チャネル領域２５が所定の深度にまで形成されてお
り、さらに、このＰ- 型チャネル領域２５の側方には、
Ｐ型不純物を高濃度に含有して成るＰ+ 型ゲート領域２
６がＰ- 型チャネル領域２５の深度よりも深い深度にま
で形成されている。また、Ｐ- 型チャネル領域２５の上
層には、Ｎ型不純物を高濃度に含有して成るＮ+ 型ソー
ス領域２７が所定の深度にまで形成されている。そし
て、以上により、半導体チップ２１自身の上層要部に、
このＳＩＴの主電流路を構成するための有効半導体領域
が形成される。
上層要部には、Ｐ型不純物を低濃度に含有して成るＰ-
型チャネル領域２５が所定の深度にまで形成されてお
り、さらに、このＰ- 型チャネル領域２５の側方には、
Ｐ型不純物を高濃度に含有して成るＰ+ 型ゲート領域２
６がＰ- 型チャネル領域２５の深度よりも深い深度にま
で形成されている。また、Ｐ- 型チャネル領域２５の上
層には、Ｎ型不純物を高濃度に含有して成るＮ+ 型ソー
ス領域２７が所定の深度にまで形成されている。そし
て、以上により、半導体チップ２１自身の上層要部に、
このＳＩＴの主電流路を構成するための有効半導体領域
が形成される。
【００１６】一方、Ｎ- 型エピタキシャル層２３の上層
外周部には、Ｐ型不純物を高濃度に含有して成るＰ+ 型
アノード領域２８がＰ+ 型ゲート領域２６の深度よりも
深い深度にまで周回状に形成されている。しかも、この
Ｐ+ 型アノード領域２８は、Ｐ+ 型ゲート領域２６と絶
縁した状態を連続的に保持しており、そのＰ+ 型ゲート
領域２６とＰ+ 型アノード領域２８との絶縁は、両者の
間にＮ- 型エピタキシャル層２３の上層の一部を介在さ
せて行っている。そして、このＰ+ 型アノード領域２８
を形成することにより、その下面には、Ｎ- 型エピタキ
シャル層２３とのＰＮ接合によるツェナー・ダイオード
２９が構成される。
外周部には、Ｐ型不純物を高濃度に含有して成るＰ+ 型
アノード領域２８がＰ+ 型ゲート領域２６の深度よりも
深い深度にまで周回状に形成されている。しかも、この
Ｐ+ 型アノード領域２８は、Ｐ+ 型ゲート領域２６と絶
縁した状態を連続的に保持しており、そのＰ+ 型ゲート
領域２６とＰ+ 型アノード領域２８との絶縁は、両者の
間にＮ- 型エピタキシャル層２３の上層の一部を介在さ
せて行っている。そして、このＰ+ 型アノード領域２８
を形成することにより、その下面には、Ｎ- 型エピタキ
シャル層２３とのＰＮ接合によるツェナー・ダイオード
２９が構成される。
【００１７】このように、有効半導体領域とともにＰ+
型アノード領域２８が形成された半導体チップ２１に
は、真空蒸着等の手法により、そのシリコン酸化膜２４
の開口部から露出するＰ+ 型ゲート領域２６とＮ+ 型ソ
ース領域２７との表面及びその周辺に対し、それぞれゲ
ート電極３０とソース電極３１とが選択的に設置され、
さらに、これらゲート電極３０とソース電極３１との一
部には、それぞれゲート・パッド３２とソース・パッド
３３とが設けられる。また、シリコン酸化膜２４の開口
部から露出するＰ+ 型アノード領域２８の表面及びその
周辺には、同じく真空蒸着等の手法により、アノード電
極３４がゲート・パッド３２の一部（ゲート電極３０の
一部であればよい）に短絡するようにして周回状に設置
される。そして、Ｎ型シリコン基板２２の裏面一帯に
は、同じく真空蒸着等の手法によってドレイン電極３５
が設置され、これにより、ＳＩＴとしての機能を具備す
る半導体チップ２１が得られることになる。
型アノード領域２８が形成された半導体チップ２１に
は、真空蒸着等の手法により、そのシリコン酸化膜２４
の開口部から露出するＰ+ 型ゲート領域２６とＮ+ 型ソ
ース領域２７との表面及びその周辺に対し、それぞれゲ
ート電極３０とソース電極３１とが選択的に設置され、
さらに、これらゲート電極３０とソース電極３１との一
部には、それぞれゲート・パッド３２とソース・パッド
３３とが設けられる。また、シリコン酸化膜２４の開口
部から露出するＰ+ 型アノード領域２８の表面及びその
周辺には、同じく真空蒸着等の手法により、アノード電
極３４がゲート・パッド３２の一部（ゲート電極３０の
一部であればよい）に短絡するようにして周回状に設置
される。そして、Ｎ型シリコン基板２２の裏面一帯に
は、同じく真空蒸着等の手法によってドレイン電極３５
が設置され、これにより、ＳＩＴとしての機能を具備す
る半導体チップ２１が得られることになる。
【００１８】ここで、例えば、このＳＩＴの耐圧特性の
良否を判断するために、ドレイン・ソース間のブレーク
・ダウン電圧（ＢＶDSS ）の測定を行った場合、そのと
きのブレーク・ダウン電流は、Ｐ+ 型アノード領域２８
の内側（図では右側）に位置する高抵抗半導体領域とし
てのＮ- 型エピタキシャル層２３の作用によってその経
路が制限されることから、ツェナー・ダイオード２９か
らアノード電極３４までの経路のみを定常的に流れるよ
うになり、以下、アノード電極３４に短絡するゲート・
パッド３２からアルミ・ワイヤー（図示せず）を介して
装置の外部に効果的に放出されるようになる。その結
果、従来問題となっていたゲート・ソース間の不要なブ
レーク・ダウン電流は一切流れなくなるので、その不要
なブレーク・ダウン電流に起因して生じるゲート・ソー
ス間の耐圧特性の劣化も全面的に解消されるようにな
り、これに伴い、このＳＩＴの全体の耐圧特性が飛躍的
に向上するようになる。
良否を判断するために、ドレイン・ソース間のブレーク
・ダウン電圧（ＢＶDSS ）の測定を行った場合、そのと
きのブレーク・ダウン電流は、Ｐ+ 型アノード領域２８
の内側（図では右側）に位置する高抵抗半導体領域とし
てのＮ- 型エピタキシャル層２３の作用によってその経
路が制限されることから、ツェナー・ダイオード２９か
らアノード電極３４までの経路のみを定常的に流れるよ
うになり、以下、アノード電極３４に短絡するゲート・
パッド３２からアルミ・ワイヤー（図示せず）を介して
装置の外部に効果的に放出されるようになる。その結
果、従来問題となっていたゲート・ソース間の不要なブ
レーク・ダウン電流は一切流れなくなるので、その不要
なブレーク・ダウン電流に起因して生じるゲート・ソー
ス間の耐圧特性の劣化も全面的に解消されるようにな
り、これに伴い、このＳＩＴの全体の耐圧特性が飛躍的
に向上するようになる。
【００１９】次に、図２は、本発明の第２の実施例に係
るＳＩＴを構成する半導体チップの外周部付近の内部構
造を示す断面図である。なお、この第２の実施例の構成
は第１の実施例の構成とほぼ同様であり、その動作は第
１の実施例の動作と全く同様であるので、ここでは第１
の実施例と相違する構成のみを説明する。また、図２に
おいては、図１において示される部位と同一の部位を表
すものについて同一の符号を付してある。
るＳＩＴを構成する半導体チップの外周部付近の内部構
造を示す断面図である。なお、この第２の実施例の構成
は第１の実施例の構成とほぼ同様であり、その動作は第
１の実施例の動作と全く同様であるので、ここでは第１
の実施例と相違する構成のみを説明する。また、図２に
おいては、図１において示される部位と同一の部位を表
すものについて同一の符号を付してある。
【００２０】同図に示すように、第２の実施例に係るＳ
ＩＴを構成する半導体チップ２１では、先の第１の実施
例とは異なり、Ｐ+ 型ゲート領域２６とＰ+ 型アノード
領域２８との絶縁を、Ｐ型不純物を低濃度に含有して成
る高抵抗半導体領域としてのＰ- 型アイソレーション領
域３６を介在させて行っている。そして、このＰ- 型ア
イソレーション領域３６の深度は、図でも明らかなよう
に、導電型及び不純物濃度がＰ- 型アイソレーション領
域３６のそれと同等なＰ- 型チャネル領域２５の深度と
等しいものとなっている。すなわち、このＰ- 型アイソ
レーション領域３６は、Ｐ- 型チャンネル領域２５と同
時に形成することが可能なものであり、その形成のため
の新たな工程は特に必要とされない。そして、このよう
なＰ- 型アイソレーション領域３６を有するＳＩＴにド
レイン・ソース間のブレーク・ダウン電圧（ＢＶDSS ）
の測定を行った場合にも、勿論、先の第１の実施例と同
様な原理により、不要なブレーク・ダウン電流に起因し
て生じるゲート・ソース間の耐圧特性の劣化が全面的に
解消され、このＳＩＴの全体の耐圧特性が飛躍的に向上
するようになる。
ＩＴを構成する半導体チップ２１では、先の第１の実施
例とは異なり、Ｐ+ 型ゲート領域２６とＰ+ 型アノード
領域２８との絶縁を、Ｐ型不純物を低濃度に含有して成
る高抵抗半導体領域としてのＰ- 型アイソレーション領
域３６を介在させて行っている。そして、このＰ- 型ア
イソレーション領域３６の深度は、図でも明らかなよう
に、導電型及び不純物濃度がＰ- 型アイソレーション領
域３６のそれと同等なＰ- 型チャネル領域２５の深度と
等しいものとなっている。すなわち、このＰ- 型アイソ
レーション領域３６は、Ｐ- 型チャンネル領域２５と同
時に形成することが可能なものであり、その形成のため
の新たな工程は特に必要とされない。そして、このよう
なＰ- 型アイソレーション領域３６を有するＳＩＴにド
レイン・ソース間のブレーク・ダウン電圧（ＢＶDSS ）
の測定を行った場合にも、勿論、先の第１の実施例と同
様な原理により、不要なブレーク・ダウン電流に起因し
て生じるゲート・ソース間の耐圧特性の劣化が全面的に
解消され、このＳＩＴの全体の耐圧特性が飛躍的に向上
するようになる。
【００２１】以上、本発明をＳＩＴに適用した例を挙げ
て説明したが、本発明の適用が可能な範囲は、本実施例
のように、主電流路の一部を成すドレインを半導体チッ
プの裏面側に形成したＳＩＴだけでなく、勿論、そのド
レインを埋め込み層によって形成した他のＳＩＴにも及
ぶものである。また、本発明は、この種のＳＩＴへの適
用に限定されるものではなく、これと基本的に同等な構
造、すなわち、半導体チップの上層に有効半導体領域と
ガードリングとを隣接させて設けた構造を有するバイポ
ーラ型トランジスタに対しても勿論適用可能である。
て説明したが、本発明の適用が可能な範囲は、本実施例
のように、主電流路の一部を成すドレインを半導体チッ
プの裏面側に形成したＳＩＴだけでなく、勿論、そのド
レインを埋め込み層によって形成した他のＳＩＴにも及
ぶものである。また、本発明は、この種のＳＩＴへの適
用に限定されるものではなく、これと基本的に同等な構
造、すなわち、半導体チップの上層に有効半導体領域と
ガードリングとを隣接させて設けた構造を有するバイポ
ーラ型トランジスタに対しても勿論適用可能である。
【００２２】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、半導体チップ自身と複数の有効半導体領域とに
よって構成される主電流路への不要な電流の流入が抑制
され、さらに、従来では主電流路に流入していた不要な
電流がアノード電極から第２の導電型を成す有効半導体
領域の表面に設置されている電極へと流れて装置の外部
に放出されることから、主電流路及びそれ以外の電流路
における耐圧特性の劣化が全面的に解消されるようにな
り、その結果、装置の全体の耐圧特性が飛躍的に向上す
るようになる。
よれば、半導体チップ自身と複数の有効半導体領域とに
よって構成される主電流路への不要な電流の流入が抑制
され、さらに、従来では主電流路に流入していた不要な
電流がアノード電極から第２の導電型を成す有効半導体
領域の表面に設置されている電極へと流れて装置の外部
に放出されることから、主電流路及びそれ以外の電流路
における耐圧特性の劣化が全面的に解消されるようにな
り、その結果、装置の全体の耐圧特性が飛躍的に向上す
るようになる。
【図１】本発明の第１の実施例に係るＳＩＴを構成する
半導体チップの構造を示す図であり、このうち、（ａ）
は半導体チップの外周部付近の内部構造を示す断面図、
（ｂ）は半導体チップの表面全体の構造を示す平面図で
ある。
半導体チップの構造を示す図であり、このうち、（ａ）
は半導体チップの外周部付近の内部構造を示す断面図、
（ｂ）は半導体チップの表面全体の構造を示す平面図で
ある。
【図２】本発明の第２の実施例に係るＳＩＴを構成する
半導体チップの外周部付近の内部構造を示す断面図であ
る。
半導体チップの外周部付近の内部構造を示す断面図であ
る。
【図３】従来のＳＩＴを構成する半導体チップの外周部
付近の内部構造を示す断面図である。
付近の内部構造を示す断面図である。
２１ 半導体チップ ２３ Ｎ- 型エピタキシャル層 ２６ Ｐ+ 型ゲート領域 ２８ Ｐ+ 型アノード領域 ３０ ゲート電極 ３２ ゲート・パッド ３４ アノード電極
Claims (3)
- 【請求項１】 第１の導電型を成す半導体チップの上層
要部に、それぞれ所定の導電型を成す複数の有効半導体
領域を所定の深度にまで形成するとともに、該複数の有
効半導体領域の表面にそれぞれ所定の電極を設置して成
り、前記複数の有効半導体領域と前記半導体チップの下
層部とを通る電流路が形成された半導体装置において、 前記半導体チップの上層外周部に、前記複数の有効半導
体領域の何れとも絶縁した状態を連続的に保持する第２
の導電型を成すアノード領域を前記複数の有効半導体領
域の何れの深度よりも深い深度にまで周回状に形成する
とともに、前記アノード領域の表面にアノード電極を周
回状に設置し、さらに、前記複数の有効半導体領域のう
ち第２の導電型を成す有効半導体領域の表面に設置され
ている電極と前記アノード電極とを短絡して成ることを
特徴とする半導体装置。 - 【請求項２】 前記複数の有効半導体領域と前記アノー
ド電極との絶縁は、両者の間に第１の導電型の高抵抗半
導体領域を介在させて行うことを特徴とする請求項１記
載の半導体装置。 - 【請求項３】 前記複数の有効半導体領域と前記アノー
ド電極との絶縁は、両者の間に第２の導電型の高抵抗半
導体領域を介在させて行うことを特徴とする請求項１記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34710291A JPH05183172A (ja) | 1991-12-27 | 1991-12-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34710291A JPH05183172A (ja) | 1991-12-27 | 1991-12-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183172A true JPH05183172A (ja) | 1993-07-23 |
Family
ID=18387926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34710291A Withdrawn JPH05183172A (ja) | 1991-12-27 | 1991-12-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05183172A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113097299A (zh) * | 2021-04-02 | 2021-07-09 | 江苏捷捷微电子股份有限公司 | 一种单向可控硅芯片及其制造方法 |
-
1991
- 1991-12-27 JP JP34710291A patent/JPH05183172A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113097299A (zh) * | 2021-04-02 | 2021-07-09 | 江苏捷捷微电子股份有限公司 | 一种单向可控硅芯片及其制造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |