JP2023139463A - 半導体装置 - Google Patents

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Abstract

【課題】ラッチアップによる不具合が抑制可能な半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１～３電極、第１～５半導体領域、第１導電部、第１コンタクト領域を含む。第１半導体領域は、第１電極の上に設けられ、第２半導体領域は、第１半導体領域の上に設けられ、第３半導体領域は、第２半導体領域の上に設けられ、第４半導体領域は、第３半導体領域の一部の上に設けられる。第３電極は、第１絶縁膜を介して第３半導体領域と対向する。第１コンタクト領域は、第３半導体領域の一部の上に設けられ、第３方向において第３電極と並ぶ。第５半導体領域は、第１コンタクト領域と接続される。第５半導体領域は、第１、２部分含む。第１部分は、第３半導体領域と、第１絶縁膜と、の境界部分と、第３方向において並ぶ。第２部分は、境界部分と第２方向において並ぶ。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの半導体装置においては、寄生素子が作動するラッチアップが生じることがある。ラッチアップが生じると、誤動作などの不具合が生じる可能性がある。
特開２００７－２２１０１２号公報
本発明が解決しようとする課題は、ラッチアップによる不具合が抑制可能な半導体装置を提供することである。
実施形態に係る半導体装置は、第１電極と、第２電極と、第１半導体領域と、第２半導体領域と、第３半導体領域と、第４半導体領域と、第３電極と、第１コンタクト領域と、第５半導体領域と、を含む。第１半導体領域は、前記第１電極の上に設けられた第１導電形である。第２半導体領域は、前記第１半導体領域の上に設けられ第２導電形である。第３半導体領域は、前記第２半導体領域の上に設けられ第１導電形である。第４半導体領域は、前記第３半導体領域の一部の上に設けられ前記第２電極と電気的に接続され第２導電形である。前記第３電極は、前記第１半導体領域から前記第２半導体領域へ向かう第１方向に垂直な第２方向に延在し、前記第１方向及び前記第２方向に対して垂直な第３方向において第１絶縁膜を介して前記第３半導体領域と対向する。第１コンタクト領域は、前記第３半導体領域の一部の上に設けられ、前記第３方向において前記１導電部と並び、前記第３半導体領域よりも高い第１導電形の不純物濃度を有し、前記第２電極と電気的に接続され第１導電形である。第５半導体領域は、前記第１コンタクト領域と接続され、前記第３半導体領域よりも高い第１導電形の不純物濃度を有する。第５半導体領域は、第１部分と第２部分とを含む。第１部分は、前記第２半導体領域と前記第４半導体領域との間における前記第３半導体領域と、前記第１絶縁膜と、の境界部分と前記第３方向において並ぶ。第２部分は、前記境界部分と前記第２方向において並ぶ。
図１（ａ）及び図１（ｂ）は、実施形態に係る半導体装置を表す模式的平面図である。 実施形態に係る半導体装置を表す模式的平面図である。 実施形態に係る半導体装置を表す模式的断面図である。 実施形態に係る半導体装置を表す模式的断面図である。 実施形態に係る半導体装置を表す模式的断面図である。 実施形態に係る半導体装置を表す模式的断面図である。 実施形態に係る半導体装置を表す模式的断面図である。 実施形態に係る半導体装置を表す模式的断面図である。 図９（ａ）及び図９（ｂ）は、半導体装置を表す模式的平面図である。 実施形態に係る別の半導体装置を例示する模式的平面図である。 実施形態に係る別の半導体装置を例示する模式的平面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下で説明する各実施形態について、各半導体領域のｐ形（第１導電形の一例）とｎ形（第２導電形の一例）を反転させて各実施形態を実施してもよい。
図１（ａ）及び図１（ｂ）は、実施形態に係る半導体装置を表す模式的平面図である。 図１（ａ）に表したように、半導体装置１００は、例えば、素子領域Ｒ１と終端領域Ｒ２とを含む。素子領域Ｒ１の外周が、終端領域Ｒ２に囲まれている。終端領域Ｒ２には、適宜、ガードリングなどが設けられていてもよい。半導体装置１００の裏面には、第１電極１１（図３参照）が設けられており、素子領域Ｒ１の表面には、第２電極１２が設けられている。
図１（ｂ）は、第２電極１２の下層のレイアウトの一部を拡大して表している。図１（ｂ）に表したように、この例では、半導体装置１００は、周期的な繰り返し構造を有している。
なお、実施形態の説明では、第１方向Ｄ１、第２方向Ｄ２及び第３方向Ｄ３を用いている。第１電極１１から第２電極１２へ向かう方向を第１方向Ｄ１とする。第１方向Ｄ１に垂直な一方向を、第２方向Ｄ２とする。第１方向Ｄ１に垂直であり、且つ第２方向Ｄ２に垂直な方向を、第３方向Ｄ３とする。また、説明のために、第１電極１１から第２電極１２に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、第１電極１１と第２電極１２との相対的な位置関係に基づき、重力の方向とは無関係である。
図２は、実施形態に係る半導体装置を表す模式的平面図である。
図２は、例えば、図１（ｂ）において繰り返される単位構造の１つを表している。つまり、半導体装置１００においては、図２に示す構造が、第２方向Ｄ２及び第３方向Ｄ３のそれぞれにおいて、周期的に配列されている。この例では、半導体装置１００は、ＩＧＢＴである。
半導体装置１００は、複数のトレンチ（複数の第１トレンチＴ１及び複数の第２トレンチＴ２）を有する。第１トレンチＴ１及び第２トレンチＴ２は、それぞれ、第２方向Ｄ２に延在している。複数のトレンチは、第３方向Ｄ３において並ぶ。
半導体装置１００は、複数のトレンチ内に設けられた、複数の絶縁膜（複数の第１絶縁膜５１及び複数の第２絶縁膜５２）と、複数の導電部（複数の第１導電部３１及び複数の第２導電部３２）と、を有する。第１絶縁膜５１（例えば第１のゲート絶縁膜）及び第１導電部３１（第３電極（例えば第１のゲート電極））は、第１トレンチＴ１内に設けられ、第２方向Ｄ２に延在している。第２絶縁膜５２（例えば第２のゲート絶縁膜）及び第２導電部３２（第４電極（例えば第２のゲート電極））は、第２トレンチＴ２内に設けられ、第２方向Ｄ２に延在している。この例では、第２導電部３２は、第１導電部３１と電気的に接続されており、第２導電部３２の電位は、第１導電部３１の電位と同じである。
半導体装置１００は、後述する第１～第３半導体領域（図３参照）の上において、図１（ｂ）及び図２に表した複数の第４半導体領域２４（例えば第１のエミッタ領域）と、第５半導体領域２５（例えばピラー領域）と、複数の第６半導体領域２６（例えば第２のエミッタ領域）と、複数のコンタクト領域（複数の第１コンタクト領域４１及び複数の第２コンタクト領域４２）と、を有する。
第１コンタクト領域４１及び第２コンタクト領域４２は、第１導電形（例えばｐ形）の半導体領域である。第１コンタクト領域４１は、第１トレンチＴ１と第２トレンチＴ２との間に位置する。第１トレンチＴ１は、第１コンタクト領域４１と第２コンタクト領域４２との間に位置する。すなわち、第３方向Ｄ３において、第１トレンチＴ１、第１コンタクト領域４１、第２トレンチＴ２、第２コンタクト領域４２が、この順に繰り返し設けられている。第１コンタクト領域４１及び第２コンタクト領域４２は、それぞれ、第２方向Ｄ２に延在している。
第４半導体領域２４及び第６半導体領域２６は、それぞれ、第２導電形（例えばｎ形）である。第４半導体領域２４は、第６半導体領域２６と第２方向Ｄ２において並ぶ。この例では、第４半導体領域２４及び第６半導体領域２６は、それぞれ、第３方向Ｄ３に延在している。
図２（及び図９～図１１）においては、第５半導体領域２５の範囲をドットの網掛けで表している。第５半導体領域２５は、第１導電形である。この例において、第５半導体領域２５は、矩形の第１部分２５１と、矩形の第２部分２５２と、第１部分２５１と第２部分２５２とを接続する接続部分２５３と、を有する。
例えば、第５半導体領域２５は、第１部分２５１と第２部分２５２とによって、市松模様状に周期的に配置されている。図１（ｂ）に表したように、例えば、第１部分２５１の第２方向Ｄ２の長さＷ２５１、および、第２部分２５２の第２方向Ｄ２の長さＷ２５２は、それぞれ、第２部分２５２の第２方向Ｄ２の周期Ｐ２の半分と同じである。また、図１（ｂ）に表したように、例えば、第１部分２５１の第３方向Ｄ３の長さＬ２５１、および、第２部分２５２の第３方向Ｄ３の長さＬ２５２は、それぞれ、第１部分２５１の第３方向Ｄ３の周期Ｐ３の半分と同じである。そして、図２に表したように、上方から見た場合に、矩形の第１部分２５１の角部ｃ１は、矩形の第２部分２５２の角部ｃ２と接続される。例えば、第１部分２５１及び第２部分２５２は、互いに頂点を共有する矩形状である。例えば、角部ｃ１の頂点の位置は、角部ｃ２の頂点の位置と一致する。
接続部分２５３は、上方から見た場合に、第１部分２５１の第２方向Ｄ２に延在する一辺２５１Ｅと、第２部分２５２の第３方向Ｄ３に延在する一辺２５２Ｅと、の間に位置する。例えば、接続部分２５３は、湾曲して、第１部分２５１と、第２部分２５２と、を滑らかに接続する。すなわち、上方から見た場合に、接続部分２５３の外周は、第１部分２５１の一辺２５１Ｅと、第２部分２５２の一辺２５２Ｅと、を接続する曲線２５３Ｅを含む。
なお、図２に表した単位構造は、実質的に回転対称の構造でよい。例えば、角部ｃ１（第１部分２５１の頂点）を通り、第１方向Ｄ１に延びる軸を回転軸とした場合に、単位構造は１８０°対称である。
また、実施形態において、第１部分２５１及び第２部分２５２の形状は、上記に限らず、必ずしも矩形でなくてよい。
図３は、実施形態に係る半導体装置を表す模式的断面図である。
図３は、図２に示したＡ－Ａ線断面を表す。なお、図３（及び図４～７）においては、第２電極１２等も図示している。
図３に表したように、実施形態に係る半導体装置１００は、さらに、第１電極１１と、第１半導体領域２１と、第２半導体領域２２と、第３半導体領域２３（例えばベース領域）と、絶縁膜５５と、第２電極１２と、を有する。
第１電極１１（例えばコレクタ電極）は、半導体装置１００の下面に設けられている。第１半導体領域２１（例えばコレクタ領域）は、第１電極１１の上に設けられ、第１導電形である。第１半導体領域２１は、第１電極１１と電気的に接続されている。
第２半導体領域２２（例えばドリフト領域）は、第１半導体領域２１の上に設けられ、第２導電形である。この例では、第２半導体領域２２は、第１半導体領域２１と連続している。
第３半導体領域２３（例えばベース領域）は、第２半導体領域２２の上に設けられ、第１導電形である。第３半導体領域２３の第１導電形の不純物濃度は、第１半導体領域２１の第１導電形の不純物濃度よりも低い。第３半導体領域２３は、第２半導体領域２２と連続している。
第４半導体領域２４は、第３半導体領域２３の一部の上に設けられている。第４半導体領域２４の第２導電形の不純物濃度は、第２半導体領域２２の第１導電形の不純物濃度よりも高い。第４半導体領域２４の一部は、第３半導体領域２３と連続している。
第１トレンチＴ１及び第２トレンチＴ２は、それぞれ、第２半導体領域２２、第３半導体領域２３及び第４半導体領域２４に形成されている。すなわち、第１トレンチＴ１及び第２トレンチＴ２は、それぞれ、上方から、第２半導体領域２２の上部にまで達している。
第１絶縁膜５１は、第１トレンチＴ１の内面（底面及び内壁）に設けられている。第１導電部３１は、第１トレンチＴ１の内部において、第１絶縁膜５１の内側に設けられている。すなわち、第１絶縁膜５１は、第２半導体領域２２と第１導電部３１との間、第３半導体領域と第１導電部３１との間、および、第４半導体領域２４と第１導電部３１との間に設けられている。第１導電部３１は、第３方向Ｄ３において第１絶縁膜５１を介して、第２半導体領域２２の一部の側面、第３半導体領域２３の側面、および、第４半導体領域２４の側面と対向する。
同様に、第２絶縁膜５２は、第２トレンチＴ２の内面（底面及び内壁）に設けられている。第２導電部３２は、第２トレンチＴ２の内部において、第２絶縁膜５２の内側に設けられている。すなわち、第２絶縁膜５２は、第２半導体領域２２と第２導電部３２との間、第３半導体領域と第２導電部３２との間、および、第４半導体領域２４と第２導電部３２との間に設けられている。第２導電部３２は、第３方向Ｄ３において第２絶縁膜５２を介して、第２半導体領域２２の一部の側面、第３半導体領域２３の側面、および、第４半導体領域２４の側面と対向する。
第１コンタクト領域４１及び第２コンタクト領域４２は、それぞれ、第３半導体領域２３の上に設けられている。第１コンタクト領域４１の第１導電形の不純物濃度は、第３半導体領域２３の第１導電形の不純物濃度よりも高く、第５半導体領域２５の第１導電形の不純物濃度よりも高い。同様に、第２コンタクト領域４２の第１導電形の不純物濃度は、第３半導体領域２３の第１導電形の不純物濃度よりも高く、第５半導体領域２５の第１導電形の不純物濃度よりも高い。
図３に示す断面においては、第１コンタクト領域４１の一部は、第４半導体領域２４の上に位置し、第４半導体領域２４と連続している。
第５半導体領域２５は、第４半導体領域２４（及び第６半導体領域２６）よりも深く形成されている。この例では、第５半導体領域２５は、第３半導体領域２３の上に位置し、第３半導体領域２３と連続している。第５半導体領域２５は、第２半導体領域２２と連続していてもよい。第５半導体領域２５の第１導電形の不純物濃度は、第３半導体領域２３の第１導電形の不純物濃度よりも高い。
第５半導体領域２５の第１部分２５１は、図３に示す境界部分Ｅ１と第３方向Ｄ３において並んでいる。境界部分Ｅ１は、第２半導体領域２２と第４半導体領域２４との間における、第３半導体領域２３と第１絶縁膜５１（第１トレンチＴ１）との境界である。境界部分Ｅ１は、例えば第１導電部３１をゲート、第１絶縁膜５１をゲート絶縁膜、第２半導体領域２２をソース、第４半導体領域２４をドレインとするＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）を想定した場合に、チャネル（反転層）が形成される領域に対応する。つまり、境界部分Ｅ１は、第１絶縁膜５１に接触する第３半導体領域２３の端部に対応する。境界部分Ｅ１は、第１トレンチＴ１の第３方向Ｄ３における両側面のそれぞれに位置している。
また、第１部分２５１の第３方向Ｄ３における一方の端部ｅ１は、第１コンタクト領域４１の下方に位置し、第１部分２５１の第３方向Ｄ３における他方の端部ｅ２は、第２コンタクト領域４２の下方に位置する。
なお、第３半導体領域２３及び第４半導体領域２４は、それぞれ、第１トレンチＴ１及び第２トレンチＴ２によって第３方向Ｄ３に分断されている。第１部分２５１は、第２トレンチＴ２によって第３方向Ｄ３に分断されている。このように、第３半導体領域２３、第４半導体領域２４及び第１部分２５１は、それぞれ、第３方向Ｄ３に分割された不連続な複数の部分を有していてもよい。より具体的には、例えば、第１部分２５１は、第３方向Ｄ３に並ぶ側部２５１ａと側部２５１ｂとを有する。第２絶縁膜５２（第２トレンチＴ２）は、側部２５１ａと側部２５１ｂとの間に位置し、側部２５１ａ及び側部２５１ｂと接している。
第２電極１２は、第１コンタクト領域４１、第２コンタクト領域４２、第３半導体領域２３及び第４半導体領域２４の上に設けられている。図３に表したように、第２電極１２は、第１コンタクト領域４１、第２コンタクト領域４２及び第４半導体領域２４と接触し、電気的に接続されている。
絶縁膜５５は、第３半導体領域２３、第４半導体領域２４、第１導電部３１及び第２導電部３２のそれぞれと、第２電極１２との間に設けられている。例えば、絶縁膜５５には、絶縁膜５５を貫通するコンタクトホール５５ｈが形成されている。コンタクトホール５５ｈは、第２方向Ｄ２に延在する。コンタクトホール５５ｈ内において、第２電極１２が、第１コンタクト領域４１、第２コンタクト領域４２及び第４半導体領域２４と接触している。
図４は、実施形態に係る半導体装置を表す模式的断面図である。
図４は、図２に示したＢ－Ｂ線断面を表す。図４に表したように、第５半導体領域２５の第１部分２５１は、第１コンタクト領域４１及び第２コンタクト領域４２と電気的に接続されている。第１部分２５１の側部２５１ａ（端部ｅ１）は、第１コンタクト領域４１と連続している。第１部分２５１の側部２５１ｂ（端部ｅ２）は、第２コンタクト領域４２と連続している。
また、第１コンタクト領域４１の一部、および、第２コンタクト領域４２の一部は、それぞれ、第３半導体領域２３の上に位置し、第３半導体領域２３と連続している。
図５は、実施形態に係る半導体装置を表す模式的断面図である。
図５は、図２に示したＣ－Ｃ線断面を表す。図２及び図５に表したように、第５半導体領域２５の第２部分２５２は、境界部分Ｅ１と第２方向Ｄ２において並ぶ。
図２に表したように、上方から見た場合に、境界部分Ｅ１と第１部分２５１との間の距離Ｌ１は、境界部分Ｅ１と第２部分２５２との間の距離Ｌ２と同等であることが好ましい。距離Ｌ１は、境界部分Ｅ１の第２方向Ｄ２における端部Ｅｅ１から第１部分２５１までの第３方向Ｄ３に沿った距離である。距離Ｌ２は、端部Ｅｅ１から第２部分２５２までの第２方向Ｄ２に沿った距離である。例えば、距離Ｌ１は、距離Ｌ２の０．９倍以上１．１倍以下が好ましく、より好ましくは距離Ｌ２と同じである。
また、図２に表したように、上方から見た場合に、距離Ｌ１は、境界部分Ｅ１と接続部分２５３との間の距離Ｌ３と同等であることが好ましい。距離Ｌ３は、境界部分Ｅ１の端部Ｅｅ１から、接続部分２５３の曲線２５３Ｅまでの最短距離である。例えば、距離Ｌ１は、距離Ｌ３の０．９倍以上１．１倍以下が好ましく、より好ましくは距離Ｌ１と同じである。例えば、曲線２５３Ｅは、境界部分Ｅ１の端部Ｅｅ１から、最近接の接続部分２５３までの距離が一定となるように設けられている。
なお、本願明細書において「同じ」とは、完全同一であることだけでなく、製造ばらつきなどの範囲を含み、実質的に同じであればよい。
図６は、実施形態に係る半導体装置を表す模式的断面図である。
図６は、図２に示したＤ－Ｄ線断面を表す。図６に示す断面においては、第２コンタクト領域４２の一部は、第６半導体領域２６の上に位置し、第６半導体領域２６と連続している。
第５半導体領域２５の第２部分２５２は、図６に示す境界部分Ｅ２と第３方向Ｄ３において並んでいる。境界部分Ｅ２は、第２半導体領域２２と第６半導体領域２６との間における、第３半導体領域２３と第２絶縁膜５２（第２トレンチＴ２）との境界である。境界部分Ｅ２は、例えば第２導電部３２をゲート、第２絶縁膜５２をゲート絶縁膜、第２半導体領域２２をソース、第６半導体領域２６をドレインとするＭＯＳＦＥＴを想定した場合に、チャネルが形成される領域に対応する。つまり、境界部分Ｅ２は、第２絶縁膜５２に接触する第３半導体領域２３の端部に対応する。境界部分Ｅ２は、第２トレンチＴ２の第３方向Ｄ３における両側面のそれぞれに位置している。
また、第２部分２５２の第３方向Ｄ３における一方の端部ｅ３は、第１コンタクト領域４１の下方に位置し、第２部分２５２の第３方向Ｄ３における他方の端部ｅ４は、第２コンタクト領域４２の下方に位置する。
第２部分２５２は、第１トレンチＴ１によって第３方向Ｄ３に分断されている。このように、第２部分２５２は、第３方向Ｄ３に分割された不連続な複数の部分を有していてもよい。より具体的には、例えば、第２部分２５２は、第３方向Ｄ３に並ぶ側部２５２ａと側部２５２ｂとを有する。第１絶縁膜５１（第１トレンチＴ１）は、側部２５１ａと側部２５１ｂとの間に位置し、側部２５１ａ及び側部２５１ｂと接している。
図７は、実施形態に係る半導体装置を表す模式的断面図である。
図７は、図２に示したＥ－Ｅ線断面を表す。図７に表したように、第５半導体領域２５の第２部分２５２は、第１コンタクト領域４１及び第２コンタクト領域４２と電気的に接続されている。第２部分２５２の側部２５２ａ（端部ｅ３）は、第１コンタクト領域４１と連続している。第２部分２５２の側部２５２ｂ（端部ｅ４）は、第２コンタクト領域４２と連続している。
図８は、実施形態に係る半導体装置を表す模式的断面図である。
図８は、図２に示したＥ－Ｅ線断面を表す。図２及び図８に表したように、第５半導体領域２５の第１部分２５１は、境界部分Ｅ２と第２方向Ｄ２において並ぶ。
半導体装置１００の各構成要素の材料の一例を説明する。
第１～第６半導体領域２１～２６、第１コンタクト領域４１及び第２コンタクト領域４２は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
第１導電部３１及び第２導電部３２は、ポリシリコンなどの導電材料を含む。導電材料には、不純物が添加されていても良い。
第１絶縁膜５１、第２絶縁膜５２及び絶縁膜５５は、酸化シリコン又は窒化シリコンなどの絶縁材料を含む。
第１電極１１及び第２電極１２は、アルミニウムまたは銅などの金属を含む導電部である。
半導体装置１００の動作について説明する。
第２電極１２に対して正の電圧を第１電極１１に印加した状態で、第１導電部３１及び第２導電部３２に閾値以上の電圧を印加する。これにより、第３半導体領域２３（境界部分Ｅ１及び境界部分Ｅ２）にチャネルが形成され、半導体装置１００がオン状態となる。電子がチャネルを通って第２半導体領域２２へ流れると、正孔が第１半導体領域２１から第２半導体領域２２へ注入される。第２半導体領域２２において伝導度変調が生じることで、半導体装置１００の電気抵抗が大きく低下する。その後、第１導電部３１及び第２導電部３２に印加される電圧が閾値よりも低くなると、第３半導体領域２３におけるチャネルが消滅し、半導体装置１００がオフ状態になる。
実施形態による効果を説明する。
図９（ａ）及び図９（ｂ）は、半導体装置を表す模式的平面図である。
これらは、図２と同様に、半導体装置の一部を例示する。図９（ａ）は、参考例の半導体装置１９０を表し、図９（ｂ）は、実施形態に係る半導体装置１００を表す。参考例の半導体装置１９０は、第５半導体領域２５の平面配置に関して、半導体装置１００と異なる。参考例の半導体装置１９０においては、第５半導体領域２５に第２部分２５２が設けられていない。例えば、参考例の半導体装置１９０においては、第５半導体領域２５は、市松模様ではなく、第２方向Ｄ２に延在するストライプ状に設けられている。
ＩＧＢＴなどの半導体装置には、寄生素子が含まれる。例えば、半導体装置１００、１９０は、第２半導体領域２２、第３半導体領域２３及び第４半導体領域２４によって形成されるバイポーラトランジスタを含む。このような寄生素子がオン状態となるラッチアップが生じると、半導体装置の誤動作または破壊などの不具合が生じる恐れがある。
例えば、第３半導体領域２３（第２半導体領域２２と第４半導体領域２４との間の領域）の電位が高くなると、寄生素子がオン状態となりラッチアップが生じる恐れがある。そこで、第５半導体領域２５を設ける。第５半導体領域２５は、第３半導体領域２３よりも不純物濃度が高く、抵抗率が低い。これにより、第２半導体領域２２と第４半導体領域２４との間の領域において、正孔電流の抵抗を低くすることができる。例えば、第２半導体領域２２と第４半導体領域２４との間の領域の電位の上昇が抑制される。このように、第５半導体領域２５を設けることで、ラッチアップ耐量を向上させることができる。
境界部分Ｅ１付近の正孔は、第３半導体領域２３から第５半導体領域２５を通って第１コンタクト領域４１へ流れる。ここで、図９（ａ）の場合、境界部分Ｅ１から第５半導体領域２５へ流れる正孔電流の経路は、例えば矢印Ａ１のようになる。すなわち、図９（ａ）の場合、正孔電流の経路は、第３方向Ｄ３に沿った一方向の経路である。一方、図９（ｂ）においては、境界部分Ｅ１から第５半導体領域２５へ流れる正孔電流の経路は、例えば矢印Ａ２及び矢印Ａ３のようになる。矢印Ａ２は、第１部分２５１へ正孔が引き抜かれる経路であり、第３方向Ｄ３に沿った方向である。矢印Ａ３は、第２部分２５２へ正孔が引き抜かれる経路であり、第２方向Ｄ２に沿った方向である。このように、実施形態によれば、第５半導体領域２５が第１部分２５１及び第２部分２５２を有することにより、例えば第１導電部３１と直交方向だけでなく、平行方向の経路でも正孔電流を排出することができる。これにより、正孔電流の抵抗をさらに低減させ、ラッチアップ耐量をさらに向上させることができる。
また、半導体装置１００においては、図２に関して説明したように、矩形の第１部分２５１の角部ｃ１は、矩形の第２部分２５２の角部ｃ２と接続されている。つまり、第５半導体領域２５が、第１部分２５１及び第２部分２５２によって、境界部分Ｅ１（例えば活性ＦＥＴ領域）の周囲の少なくとも一部を囲むように配置されている。これにより、正孔が複数の方向に排出されやすく、正孔電流の抵抗をより低減させることができる。したがって、ラッチアップ耐量をさらに向上させることができる。
また、図２に関して説明したように、上方から見た場合に、境界部分Ｅ１と第１部分２５１との間の距離Ｌ１は、境界部分Ｅ１と第２部分２５２との間の距離Ｌ２の、例えば０．９倍以上１．１倍以下である。例えば、距離Ｌ１は、距離Ｌ２と同じである。このように、距離Ｌ１が距離Ｌ２と同等である場合、境界部分Ｅ１付近の正孔が第２方向Ｄ２及び第３方向Ｄ３の両方の経路で排出されやすくなる。これにより、正孔電流の抵抗をより低減させることができる。
また、この例では、第５半導体領域２５は、第１部分２５１と第２部分２５２とを接続する接続部分２５３をさらに含む。上方から見た場合に、接続部分２５３の外周は、第１部分２５１の一辺２５１Ｅと第２部分２５２の一辺２５２Ｅとを接続する曲線２５３Ｅを含む。つまり、第５半導体領域２５は、第１部分２５１、第２部分２５２及び接続部分２５３によって、境界部分Ｅ１の周囲の少なくとも一部を、囲むように配置されている。これにより、例えば図９（ｂ）の矢印Ａ４で表した経路でも、第５半導体領域２５へ正孔が流れやすくなる。矢印Ａ４は、接続部分２５３へ正孔が引き抜かれる経路であり、第２方向Ｄ２と第３方向Ｄ３との間の方向に沿う。これにより、正孔が複数の方向に排出されやすく、正孔電流の抵抗をより低減させることができる。
また、図２に関して説明したように、上方から見た場合に、距離Ｌ１は、境界部分Ｅ１と接続部分２５３との間の距離Ｌ３の、例えば０．９倍以上１．１倍以下である。例えば、距離Ｌ１は、距離Ｌ３と同じである。このように、距離Ｌ１と距離Ｌ３とが同等で有る場合、第３方向Ｄ３だけでなく、第２方向Ｄ２と第３方向Ｄ３との間の方向の経路でも排出されやすくなる。これにより、正孔電流の抵抗をより低減させることができる。
例えば、図１（ｂ）に表したように、第４半導体領域２４及び第２部分２５２は、第２方向Ｄ２において周期的に繰り返し設けられる。これにより、第１導電部３１に沿って複数の境界部分Ｅ１（ＭＯＳＦＥＴ）が設けられた場合、各境界部分Ｅ１が第２部分２５２と第２方向Ｄ２において並ぶことができる。
また、図２に表したように、半導体装置１００は、第２導電部３２及び第２絶縁膜５２を有しており、第５半導体領域２５の第１部分２５１は、第２絶縁膜５２と接するように設けられている。この場合、第１部分２５１は、境界部分Ｅ２（例えば活性ＦＥＴ領域）と第２方向Ｄ２において並ぶ。これにより、例えば、境界部分Ｅ２付近の正孔の一部は、第２方向Ｄ２に沿った方向の経路で第１部分２５１へ引き抜かれる。つまり、境界部分Ｅ２付近においても、第３方向Ｄ３だけでなく第２方向Ｄ２の経路でも正孔電流を排出することができる。これにより、正孔電流の抵抗をさらに低減させ、ラッチアップ耐量をさらに向上させることができる。
また、第１部分２５１は、側部２５１ａ及び側部２５１ｂを有する。第２部分２５２は、側部２５２ａ及び側部２５２ｂを有する。このように、第１導電部３１及び第２導電部３２の第３方向Ｄ３における両側に、第５半導体領域２５が設けられている。これにより、第１導電部３１及び第２導電部３２の両側において、正孔電流の抵抗をより低減させることができる。
例えば、図１（ｂ）に表したように、第１導電部３１、第２導電部３２、第１コンタクト領域４１及び第１部分２５１は、第３方向Ｄ３において周期的に繰り返し設けられる。これにより、各第１導電部３１に隣接する境界部分Ｅ１（ＭＯＳＦＥＴ）が第１部分２５１と第３方向Ｄ３において並ぶことができる。
半導体装置１００においては、複数の第１導電部３１及び複数の第２導電部３２は、互いに接続され、同電位（ゲート電位）である。ただし、実施形態は、これに限らず、複数の第１導電部３１及び複数の第２導電部３２の一部は、ゲート電位とは別の電位であってもよい。例えば、複数の第１導電部３１及び複数の第２導電部３２の一部を、第２電極１２と電気的に接続し、第２電極１２と同じ電位としてもよい。
図１０は、実施形態に係る別の半導体装置を例示する模式的平面図である。
図１０に表した半導体装置１０１は、第５半導体領域２５の形状において、半導体装置１００と異なる。半導体装置１０１においては、第５半導体領域２５に接続部分２５３が設けられていない。これ以外については、半導体装置１０１には、半導体装置１００と同様の説明を適用できる。
半導体装置１０１においても、第５半導体領域２５は、第１部分２５１及び第２部分２５２を有する。これにより、半導体装置１００と同様にして、ラッチアップによる不具合を抑制することができる。
また、実施形態においては、第１部分２５１と第２部分２５２とは、必ずしも連続していなくてもよい。つまり、第５半導体領域２５は、離散的な複数の部分を含んでいてもよい。この場合でも、例えば第１導電部３１と直交方向だけでなく、平行方向の経路でも正孔電流を排出することができる。したがって、ラッチアップ耐量を向上させることができる。
図１１は、実施形態に係る別の半導体装置を例示する模式的平面図である。
図１１に表した半導体装置１０２は、第４半導体領域２４及び第６半導体領域２６の平面形状において、半導体装置１００と異なる。半導体装置１０２においては、第５半導体領域２５と重なる位置には、第４半導体領域２４及び第６半導体領域２６は設けられない。これ以外については、半導体装置１０２には、半導体装置１００と同様の説明を適用することができる。
単位構造が周期的に並んだ場合、半導体装置１０２においては、半導体装置１００のように第４半導体領域２４が第３方向Ｄ３に延びるストライプ状ではなく、第３方向Ｄ３に並ぶ不連続な複数部分となる。同様に、単位構造が周期的に並んだ場合、半導体装置１０２においては、半導体装置１００のように第６半導体領域２６が第３方向Ｄ３に延びるストライプ状ではなく、第３方向Ｄ３に並ぶ不連続な複数部分となる。第４半導体領域２４と第６半導体領域２６は、第２方向Ｄ２において重ならなくてよい。
半導体装置１０２においても、第５半導体領域２５は、第１部分２５１及び第２部分２５２を有する。これにより、半導体装置１００と同様にして、ラッチアップによる不具合を抑制することができる。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
本願明細書において、「電気的に接続」には、直接接触して接続される場合の他に、他の導電性部材などを介して接続される場合も含む。
本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１１ 第１電極、 １２ 第２電極、 ２１～２６ 第１～第６半導体領域、 ３１ 第１導電部（第３電極）、 ３２ 第２導電部（第４電極）、 ４１ 第１コンタクト領域、 ４２ 第２コンタクト領域、 ５１ 第１絶縁膜、 ５２ 第２絶縁膜、 ５５ 絶縁膜、 ５５ｈ コンタクトホール、 １００～１０２、１９０ 半導体装置、 ２５１ 第１部分、 ２５１Ｅ、２５２Ｅ 一辺、 ２５１ａ、２５１ｂ、２５２ａ、２５２ｂ 側部、 ２５２ 第２部分、 ２５３ 接続部分、 ２５３Ｅ 曲線、 Ｒ１ 素子領域、 Ｒ２ 終端領域、 Ｅ１、Ｅ２ 境界部分、 Ｅｅ１ 端部、 Ｔ１ 第１トレンチ、 Ｔ２ 第２トレンチ、 ｃ１、ｃ２ 角部、 ｅ１～ｅ４ 端部

Claims (8)

  1. 第１電極と、
    第２電極と、
    前記第１電極の上に設けられた第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
    前記第３半導体領域の一部の上に設けられ前記第２電極と電気的に接続された第２導電形の第４半導体領域と、
    前記第１半導体領域から前記第２半導体領域へ向かう第１方向に垂直な第２方向に延在し、前記第１方向及び前記第２方向に対して垂直な第３方向において第１絶縁膜を介して前記第３半導体領域と対向する第３電極と、
    前記第３半導体領域の一部の上に設けられ、前記第３方向において前記第３電極と並び、前記第３半導体領域よりも高い第１導電形の不純物濃度を有し、前記第２電極と電気的に接続された第１導電形の第１コンタクト領域と、
    前記第１コンタクト領域と接続され、前記第３半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第５半導体領域であって、
    前記第２半導体領域と前記第４半導体領域との間における前記第３半導体領域と、前記第１絶縁膜と、の境界部分と前記第３方向において並ぶ第１部分と、
    前記境界部分と前記第２方向において並ぶ第２部分と、
    を含む第５半導体領域と、
    を備えた半導体装置。
  2. 上方から見た場合に、前記第１部分及び前記第２部分は、それぞれ矩形であり、
    前記第１部分の角部は、前記第２部分の角部と接続される、請求項１に記載の半導体装置。
  3. 上方から見た場合に、前記境界部分と前記第１部分との間の距離は、前記境界部分と前記第２部分との間の距離の０．９倍以上１．１倍以下である、請求項１または２に記載の半導体装置。
  4. 前記第５半導体領域は、前記第１部分と前記第２部分とを接続する接続部分を含み、
    上方から見た場合に、前記接続部分の外周は、前記第１部分の一辺と前記第２部分の一辺とを接続する曲線を含む、請求項１～３のいずれか１つに記載の半導体装置。
  5. 上方から見た場合に、前記境界部分と前記第１部分との間の距離は、前記境界部分と前記接続部分との間の距離の０．９倍以上１．１倍以下である、請求項４に記載の半導体装置。
  6. 前記第４半導体領域及び前記第２部分は、それぞれ、前記第２方向に周期的に繰り返し設けられる、請求項１～５のいずれか１つに記載の半導体装置。
  7. 前記第２方向に延在し、前記第３電極と前記第３方向において並ぶ第４電極をさらに備え、
    前記第１コンタクト領域は、前記第３電極と前記第４電極との間に位置し、
    前記第４電極は、前記第３方向において第２絶縁膜を介して前記第３半導体領域と対向し、
    前記第１部分は、前記２絶縁膜と接する、請求項１～６のいずれか１つに記載の半導体装置。
  8. 前記第３電極、前記第４電極、前記第１コンタクト領域及び前記第１部分は、それぞれ、前記第３方向に周期的に繰り返し設けられる、請求項７に記載の半導体装置。
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