CN108155228B - 绝缘栅双极晶体管、ipm模块及空调器 - Google Patents
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Abstract
本发明公开一种绝缘栅双极晶体管及、IPM模块以及空调器，该绝缘栅双极晶体管包括：半导体衬底，半导体衬底具有第一表面；形成在半导体衬底第一表面的有源区及漂移区；有源区包括沟槽栅极区；其中，漂移区包括第一漂移区和第二漂移区，第一漂移区靠近沟槽栅极区设置；第二漂移区远离沟槽栅极区设置；第一漂移区的迁移率高于第二漂移区的迁移率。本发明实现了在不增加器件的关断时间的同时降低导通压降，或在不增加器件的导通压降的同时降低器件关断时间的目的，很好的优化了绝缘栅双极晶体管的导通压降和关断时间的折中关系。
Description
技术领域
本发明涉及电力电子技术领域，特别涉及一种绝缘栅双极晶体管、IPM模块及空调器。
背景技术
绝缘栅双极晶体管(Insulated Gate Bipolar Transistor，简称IGBT)是由双极三极管(BJT)和绝缘栅型场效应管(MOSFET)组成的复合全控型电压驱动式功率半导体器件，兼有MOSFET器件的高输入阻抗和电力晶体管(即巨型晶体管，简称GTR)的低导通压降两方面的优点，由于IGBT具有驱动功率小而饱和压降低的优点，目前IGBT作为一种新型的电力电子器件被广泛应用到各个领域。
IGBT的性能可分为动态特性和静态特征，动态特性主要体现在IGBT的开关时间上，静态特性则主要体现在IGBT的导通压降上。然而IGBT的动态特性与静态性能是一对矛盾的参数。因此，如何在不增加器件的关断时间的同时降低导通压降，或在不增加器件的导通压降的同时降低器件关断时间成为研究人员的努力方向。
发明内容
本发明的主要目的是提出一种绝缘栅双极晶体管、IPM模块及空调器，旨在实现在不增加器件的关断时间的同时降低导通压降，或在不增加器件的导通压降的同时降低器件关断时间的目的，很好的优化绝缘栅双极晶体管的导通压降和关断时间的折中关系。
为实现上述目的，本发明提出一种绝缘栅双极晶体管，所述绝缘栅双极晶体管包括：
半导体衬底，所述半导体衬底具有第一表面；
形成在所述半导体衬底第一表面的有源区及漂移区；所述有源区包括沟槽栅极区；其中，
所述漂移区包括第一漂移区和第二漂移区，所述第一漂移区靠近所述沟槽栅极区设置；所述第二漂移区远离所述沟槽栅极区设置；所述第一漂移区的迁移率高于所述第二漂移区的迁移率。
优选地，所述半导体衬底具有与所述第一表面相对设置的第二表面，所述第一漂移区连接所述沟槽栅极区和有源区，所述第一漂移区自其与所述沟槽栅极区和有源区的连接位置延伸至所述半导体衬底的第二表面；
所述第二漂移区设置在所述第一漂移区的周围。
优选地，所述第二漂移区连接所述有源区，所述第二漂移区自其与所述有源区的连接位置延伸至所述半导体衬底的第二表面。
优选地，所述第二漂移区包括多个子漂移区，多个所述子漂移区间隔设置，且所述第一漂移区包围多个所述子漂移区设置。
优选地，所述沟槽栅极区的数量为多个，所述第二漂移区设置于多个所述沟槽栅极区之间。
优选地，所述第一漂移区的宽度为5um。
优选地，所述第二漂移区的宽度为2um。
优选地，所述漂移区的厚度为55～70um。
本发明还提出一种IPM模块，包括如上所述的绝缘栅双极晶体管；所述绝缘栅双极晶体管包括：半导体衬底，所述半导体衬底具有第一表面；形成在所述半导体衬底第一表面的有源区及漂移区；所述有源区包括沟槽栅极区；其中，所述漂移区包括第一漂移区和第二漂移区，所述第一漂移区靠近所述沟槽栅极区设置；所述第二漂移区远离所述沟槽栅极区设置；所述第一漂移区的迁移率高于所述第二漂移区的迁移率。
本发明还提出一种空调器，所述空调器包括如上所述的IPM模块。
本发明根据漂移区电流的分布特征，将漂移区设置为电子和空穴迁移率不同的第一漂移区和第二漂移区。具体地，即将电流密度较大，且靠近沟槽栅极的漂移区设计为电子和空穴迁移率较高的第一漂移区，而将电流密度较小，且远离沟槽之间的电子和空穴的迁移率均较低的漂移区设计为第二漂移区，以在绝缘栅双极晶体管导通时，第一漂移区可以为大部分的电子和空穴提供良好的流通通道，此时漂移区的导通电阻率低，从而使得IGBT的具有较低的导通压降。而在绝缘栅双极晶体管关断时，由于第二漂移区的迁移速率较低，空穴和电子的寿命较短，从而可以加快漂移区中的空穴和电子的复合速度，也即可以缩短把从而漂移区过剩的载流子抽取走的时间，加快使绝缘栅双极晶体管完全关断的速度，进而缩短IGBT的关断时间，减小IGBT的关断功耗。本发明实现了在不增加器件的关断时间的同时降低导通压降，或在不增加器件的导通压降的同时降低器件关断时间的目的，很好的优化了绝缘栅双极晶体管的导通压降和关断时间的折中关系。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1为本发明绝缘栅双极晶体管一实施例的结构示意图；
图2为本发明绝缘栅双极晶体管另一实施例的结构示意图。
附图标号说明：
| 标号 | 名称 | 标号 | 名称 |
| 100 | 绝缘栅双极晶体管 | 21 | 第一漂移区 |
| 10 | 有源区 | 22 | 第二漂移区 |
| 11 | 阱区 | 30 | 集电极区 |
| 12 | 发射极区 | 131 | 沟槽 |
| 13 | 沟槽栅极区 | 132 | 栅极氧化层 |
| 20 | 漂移区 | 133 | 多晶层 |
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，若本发明实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，若本发明实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
本发明提出一种绝缘栅双极晶体管。
参照图1，图1示出了该绝缘栅双极晶体管一个示例性晶体管单元。
在本发明一实施例中，该绝缘栅双极晶体管100包括：
半导体衬底，所述半导体衬底具有第一表面；
形成在所述半导体衬底第一表面的漂移区20及有源区10，形成在所述半导体衬底第二表面的集电极区30；漂移区20分别连接集电极区30与有源区10；
所述有源区10包括沟槽栅极区13；其中，
所述漂移区20包括第一漂移区21和第二漂移区22，所述第一漂移区21靠近所述沟槽栅极区13设置；所述第二漂移区22远离所述沟槽栅极区13设置；所述第一漂移区21的迁移率高于所述第二漂移区22的迁移率。
本实施例中，半导体衬底可以是硅Si、碳化硅SiC、锗Ge，硅锗晶体SiGe、氮化镓GaN或砷化镓GaAs等单晶、多晶或非晶体结构。半导体衬底可以是矩形、方形等。
有源区10包括栅极区13、阱区11以及发射极区12，所述发射极区12嵌入设置在所述阱区11中，所述栅极区13自所述发射极区12延伸至所述漂移区20，所述阱区11连接所述发射极区12和所述漂移区20；所述漂移区20与所述集电极区30连接。其中，沟槽栅极区13包括自所述半导体衬底的第一表面开设的沟槽131、覆盖在所述沟槽131的内壁面的栅极氧化层132、填充于所述沟槽131中的多晶层133。
本实施例中，所述发射极区12的掺杂类型为N型掺杂，所述集电极区30的掺杂类型为P型掺杂，所述阱区11的掺杂类型为P型掺杂。
通过在发射极区12、漂移区20及集电极区30注入不同掺杂类型以及不同掺杂浓度的离子，以实现不同的功能区域，例如在漂移区20的掺杂浓度为“n-”，在发射极区12的掺杂为“n+”，而在集电极区30的的掺杂浓度为“p+”，其中，“n”与“p”表示不同的掺杂类型，而“-”或“+”来表示相对掺杂浓度。在对发射极区12、漂移区20及集电极区30进行离子注入时，高能离子注入至半导体衬底后，与靶原子发生一系列碰撞，而破坏晶格结构产生新的空穴和电子，即产生大量的电子-空穴复合中心。
当加在栅极和发射极两极的电压UCE为正且大于开启电压UCE(th)时，绝缘栅双极晶体管100中的MOSFET内形成沟道并为PNP型晶体管提供基极电流进而使IGBT导通，集电极区30的p型电荷载流子(空穴)注入到漂移区20中，而发射极区12的n型电荷载流子(电子)则沿经沟槽栅极区13注入至漂移区20中，这样漂移区20就积累了大量的电子空穴对，注入到漂移区20中的电荷载流子生成电荷载流子等离子体，从而产生电导调制效应，绝缘栅双极管导通，并实现开关特性。
当栅射极间不加信号或加反向电压时，MOSFET内的沟道消失，PNP型晶体管的基极电流被切断，绝缘栅双极晶体管100即关断。如果MOSFET的电流在开关阶段迅速下降，集电极电流则逐渐降低，在漂移区20还存在少数的载流子，例如来自集电极区30p型电荷载流子(空穴)会沿沟槽栅极区13流至发射极区12，而来自发射极区12的n型电荷载流子(电子)则会流至集电极区30。因而在绝缘栅双极晶体管100关断过程中，需要把这些过剩的载流子抽取走，绝缘栅双极晶体管100的电流需要慢慢才能减小(拖尾电流，tailing current)，而使绝缘栅双极晶体管100完全关断，影响了绝缘栅双极晶体管100的关断时间及工作频率。
为了优化所述绝缘栅双极晶体管100的导通压降和关断时间，本实施例根据漂移区20电流的分布特征，将漂移区20设置为电子和空穴迁移率不同的第一漂移区21和第二漂移区22。具体地，即将电流密度较大，且靠近沟槽栅极的漂移区20设计为电子和空穴迁移率较高的第一漂移区21，而将电流密度较小，且远离沟槽之间的电子和空穴的迁移率均较低的漂移区20设计为第二漂移区22，以在绝缘栅双极晶体管100导通时，第一漂移区21可以为大部分的电子和空穴提供良好的流通通道，此时漂移区20的导通电阻率低，从而使得IGBT的具有较低的导通压降。而在绝缘栅双极晶体管100关断时，由于第二漂移区22的迁移速率较低，空穴和电子的寿命较短，从而可以加快漂移区20中的空穴和电子的复合速度，也即可以缩短把从而漂移区20过剩的载流子抽取走的时间，加快使绝缘栅双极晶体管100完全关断的速度，进而缩短IGBT的关断时间，减小IGBT的关断功耗。本发明实现了在不增加器件的关断时间的同时降低导通压降，或在不增加器件的导通压降的同时降低器件关断时间的目的，很好的优化了绝缘栅双极晶体管100的导通压降和关断时间的折中关系。
参照图1或图2，在一优选实施例中，所述半导体衬底具有与所述第一表面相对设置的第二表面，所述第一漂移区21连接所述沟槽栅极区13和有源区10，所述第一漂移区21自其与所述沟槽栅极区13和有源区10的连接位置延伸至所述半导体衬底的第二表面；
所述第二漂移区22设置在所述第一漂移区21的周围。
本实施例中，发射极区12的n型电荷载流子(电子)经沟槽栅极区13流至漂移区20而形成电流通道，因此电流密度主要分布于沟槽下方的漂移区20，而在原理沟槽栅极区13的区域，例如两个相邻的沟槽栅极区13之间的漂移区20的电流密度则较小。本实施例根据IGBT中漂移区20电流的分布特征，可以将与所述沟槽栅极区13和有源区10连接并自连接位置延伸，且电流密度较大的漂移区20设置为电子和空穴的迁移率均较高的第一漂移区21。如此设置，以在绝缘栅双极晶体管100导通时，第一漂移区21为发射极区12流至漂移区20的电子，以及自集电极区30流至漂移区20的空穴提供良好的流通通道，保证绝缘栅双极晶体管100的导通压降较低。并将电流密度较小的漂移区20设置为电子和空穴的迁移率均较低的第二漂移区22，并将第二漂移区22设置在第一漂移区21的周围。例如，第一漂移区21可以设置在沟槽栅极区13底部，并自沟槽栅极区13的底部延伸至集电极区30的一侧，在一优选实施例中，沟槽栅极区13的数量为多个，所述第二漂移区22设置于多个所述沟槽栅极区13之间，即第二漂移设置在两个相邻的沟槽栅极区13之间。
当第二漂移设置在两个相邻的沟槽栅极区13之间时，所述第二漂移区22连接所述有源区10，所述第二漂移区22自其与所述有源区10的连接位置延伸至所述半导体衬底的第二表面。或者将所述第二漂移区22设置为多个子漂移区20，多个所述子漂移区20间隔设置，且所述第一漂移区21包围多个所述子漂移区20设置，也即多个子漂移区20分散在两个沟槽栅极区13之间的第一漂移区21中。
可以理解的是，第一漂移区21和第二漂移区22的掺杂浓度相同，在绝缘栅双极晶体管100的制作过程中，可以在制作好的第一漂移区21上，铺设一层二氧化硅或者其他材质的掩膜后，通过高能粒子的辐射来使第一漂移区21中的原子发生移位，从而改变被辐照第一漂移区21的晶格，也可通过离子轰击而使第一漂移区21的晶格破坏，而形成第二漂移区22。第二漂移区22被破坏晶格结构，产生新的空穴和电子，存在足够多的晶格缺陷，产生大量的电子-空穴复合中心。第二漂移区22的空穴和电子的寿命较短，使得第二漂移区22的电子和空穴的迁移率较低。从而在绝缘栅双极晶体管100关断时，第一漂移区21中一部分来自集电极区30沿沟槽栅极区13流至发射极区12的p型电荷载流子(空穴)，与一部分自发射极区12流至集电极区30的n型电荷载流子(电子)，均流至第二漂移区22，并与第二漂移区22中的电子-空穴复合中心进行复合，进而加快漂移区20中电子和空穴的复合速率，缩短绝缘栅双极晶体管100的关断时间。
参照图1或图2，在一优选实施例中，所述第一漂移区21的宽度为5um，所述第二漂移区22的宽度为2um。
需要说明的是，沟槽栅极区13的宽度一般设置0.8～2um，且沟槽131的数量可以为多个，具体可根据电流驱动大小而设置，参照图1，图1示出了的数量为两个，两个沟槽131之间的间距优选为5.5um。为了在绝缘栅双极晶体管100导通时，第一漂移区21为发射极区12流至漂移区20的电子，以及自集电极区30流至漂移区20的空穴提供良好的流通通道，保证绝缘栅双极晶体管100的导通压降较低。本实施例将设置在每一沟槽栅极区13底部的第一漂移区21的宽度设置为5um，并将设置相邻两个沟槽栅极区13的第二漂移区22的宽度设置为2um。
参照图1或图2，在一优选实施例中，所述漂移区20的厚度为55～70um。
本实施例中，漂移区20的厚度优选为70um，也即第一漂移区21和第二漂移区22的沿有源区10向集电极区30延伸的厚度为70um、较厚的漂移区20可在栅射极间不加信号或加反向电压后，MOSFET内的沟道消失，PNP型晶体管的基极电流被切断，而使绝缘栅双极晶体管100关断的过程中，加速载流子流出漂移区20，进而缩短绝缘栅双极晶体管100的关断时间，减小IGBT的关断损耗。同时，漂移区20的厚度优选为70um器件也可以保证绝缘栅双极晶体管100的关断时间和正向压降之间有较好的折中关系。
本发明还提出一种IPM模块，该IPM模块包括所述的绝缘栅双极晶体管，该绝缘栅双极晶体管的具体结构参照上述实施例，由于IPM模块采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。
本领域技术人员可以理解的是，所述IPM模块可以包括4个所述绝缘栅双极晶体管，也可以包括6个所述绝缘栅双极晶体管，所述绝缘栅双极晶体管之间的连接管关系在此不再赘述。
本发明还提出一种空调器，所述空调器包括上述IPM模块。该IPM模块可以用于空调器的主电路或控制电路上，在此不做具体限定。
以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。
Claims (7)
1.一种绝缘栅双极晶体管，其特征在于，所述绝缘栅双极晶体管包括：
半导体衬底，所述半导体衬底具有第一表面；
形成在所述半导体衬底第一表面的有源区及漂移区；所述有源区包括沟槽栅极区，所述漂移区的厚度为55～70um；其中，
所述漂移区包括第一漂移区和第二漂移区，所述第一漂移区的掺杂浓度和所述第二漂移区的掺杂浓度相同，所述第一漂移区靠近所述沟槽栅极区设置；所述第二漂移区远离所述沟槽栅极区设置；所述第一漂移区的迁移率高于所述第二漂移区的迁移率；
所述半导体衬底具有与所述第一表面相对设置的第二表面，所述第一漂移区连接所述沟槽栅极区和有源区，所述第一漂移区自其与所述沟槽栅极区和有源区的连接位置延伸至所述半导体衬底的第二表面；
所述第二漂移区设置在所述第一漂移区的周围；
所述沟槽栅极区的数量为多个，所述第二漂移区设置在两个相邻的沟槽栅极区之间。
2.如权利要求1所述的绝缘栅双极晶体管，其特征在于，所述第二漂移区连接所述有源区，所述第二漂移区自其与所述有源区的连接位置延伸至所述半导体衬底的第二表面。
3.如权利要求1所述的绝缘栅双极晶体管，其特征在于，所述第二漂移区包括多个子漂移区，多个所述子漂移区间隔设置，且所述第一漂移区包围多个所述子漂移区设置。
4.如权利要求1所述的绝缘栅双极晶体管，其特征在于，所述第一漂移区的宽度为5um。
5.如权利要求1所述的绝缘栅双极晶体管，其特征在于，所述第二漂移区的宽度为2um。
6.一种IPM模块，其特征在于，包括如权利要求1至5任意一项所述的绝缘栅双极晶体管。
7.一种空调器，其特征在于，所述空调器包括如权利要求6所述的IPM模块。
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