CN115440589B - 一种igbt器件及其制造方法 - Google Patents

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Abstract

一种IGBT器件及其制造方法，制造方法，包括：提供一衬底；在衬底的正面形成多个沿第一方向阵列的第一导电类型区；在衬底上形成沟槽栅，相邻的两个沟槽栅之间的区域形成第一区域；对衬底的正面进行掺杂，形成基区，在基区下方形成势垒层；其中，位于第一区域的基区以及势垒层形成沿第一方向的抽取通道；第一导电类型区与基区不接触；在基区上形成发射区，发射区位于沟槽栅远离第一区域的一侧并与栅介质层接触；在衬底的正面形成第一电极，在衬底的背面形成集电区，或者在衬底的背面形成缓冲层以及集电区；在集电区上形成第二电极。本申请能够降低超结IGBT器件的开关损耗以及抑制开关噪声。

Description

一种IGBT器件及其制造方法
技术领域
本发明涉及半导体器件技术领域，具体涉及一种IGBT器件及其制造方法。
背景技术
在IGBT器件的超结IGBT领域中，在漂移区设置超结结构，超结结构中与漂移区（如漂移区为N型）不同导电类型的结构（如P型，简称为P柱）与基区连接，P柱一般设置在沟槽栅顶部，并包裹沟槽栅的底部。
由于P柱与基区相连，在反偏电压较小时，耗尽线为沿着N柱P柱的pn结两边，耗尽区较窄，根据任意掺杂耗尽层电容公式CD=εs/wD，此时耦合电容较大，而随着反偏电压增加，P柱与基区耗尽线分离，耗尽电容将会快速下降，这将会在开关过程中产生噪声，器件开关稳定性会变差。
器件关断时，传统的超结IGBT由于高dV/dt，拖尾还没结束电压已升至母线电压，传统器件的关断损耗较大。
发明内容
本发明主要解决的技术问题是现有超结IGBT器件存在开关噪声、关断功耗较大的技术问题。
根据第一方面，一种实施例中提供一种IGBT器件的制造方法，包括：
提供一衬底，衬底作为IGBT器件的漂移区的部分或全部，衬底具有第二导电类型；
在衬底的正面形成多个沿第一方向阵列的第一导电类型区，或者，在衬底的正面形成多个沿第一方向阵列的第一导电类型区和第二导电类型区；
在衬底上形成沟槽栅，沟槽栅包括栅极以及包裹栅极的栅介质层沟槽栅的底部高于第一导电类型区的顶部；其中，两个沟槽栅相邻设置，相邻的两个沟槽栅之间的区域形成第一区域，第一导电类型区位于第一区域的下方；
对衬底的正面进行掺杂，形成基区，在基区下方形成势垒层，基区具有第一导电类型，势垒层具有第二导电类型，势垒层的底部高于沟槽栅的底部；其中，位于第一区域的基区以及势垒层形成沿第一方向的抽取通道；第一导电类型区与基区不接触；
在基区上形成发射区，发射区具有第二导电类型；发射区位于沟槽栅远离第一区域的一侧并与栅介质层接触；
在衬底的正面形成第一电极，第一电极分别与抽取通道、基区以及发射区电连接；抽取通道用于在IGBT器件处于关断状态时，第一电极通过抽取通道抽取势垒层底部的少数载流子；
在衬底的背面形成集电区，或者在衬底的背面形成缓冲层以及集电区；在集电区上形成第二电极，第二电极与集电区电连接，缓冲层具有第二导电类型，集电区具有第一导电类型，第一导电类型和第二导电类型属于不同的半导体导电类型。
一种实施例中，在衬底上形成沟槽栅之前，在沟槽栅的底部形成第一轻掺杂区，第一轻掺杂区具有第一导电类型；第一轻掺杂区不与第一导电类型区接触。
一种实施例中，相邻的两个沟槽栅底部的第一轻掺杂区相连，抽取通道包括位于第一区域的基区、势垒层、漂移区以及对应第一区域的第一轻掺杂区。
一种实施例中，在衬底的正面形成多个沿第一方向阵列的第一导电类型区，包括：
第一掺杂子步骤、对衬底的正面进行掺杂，形成第一导电类型区；
外延子步骤、在衬底上形成外延层，外延层具有第二导电类型；
外延掺杂子步骤、对外延层对应第一导电类型区的位置进行掺杂，形成下一个第一导电类型区；
依次重复上述外延子步骤与外延掺杂子步骤，形成多个沿第一方向阵列的第一导电类型区。
一种实施例中，在衬底的正面形成第一导电类型区和第二导电类型区，包括：
第一掺杂子步骤、对衬底的正面进行掺杂，形成第二导电类型区；
第二掺杂子步骤、对衬底的正面进行掺杂，形成第一导电类型区；
外延子步骤、在衬底上形成外延层，外延层具有第二导电类型；
外延掺杂子步骤、分别对外延层对应第二导电类型区以及第一导电类型区的位置进行掺杂，延长第二导电类型区的深度，形成下一个第一导电类型区；
依次重复上述外延子步骤与外延掺杂子步骤，形成多个沿第一方向阵列的第一导电类型区，第二导电类型区的深度被延长至第一深度。
根据第二方面，一种实施例中提供一种IGBT器件，包括至少一个元胞，一种实施例中，元胞包括第一电极、第二电极以及位于第一电极和第二电极之间的半导体单元，半导体单元包括：
漂移区，其具有第二导电类型，用于在IGBT器件处于正向耐压过程中作为耗尽层；
多个沿第一方向阵列的第一导电类型区，其具有第一导电类型，形成在漂移区中；
基区，其具有第一导电类型，位于漂移区上方；第一导电类型区与基区不接触；
势垒层，其具有第二导电类型，位于基区的下方；
沟槽栅，包括栅极以及包裹栅极的栅介质层，沟槽栅穿通基区、势垒层并延伸到漂移区；其中，两个沟槽栅相邻设置，相邻的两个沟槽栅之间的区域形成第一区域，第一导电类型区位于第一区域的下方；位于第一区域的基区以及势垒层形成沿第一方向的抽取通道；
发射区，其具有第二导电类型，发射区位于沟槽栅远离第一区域的一侧并与栅介质层接触；
集电区，其位于漂移区的下方，具有第一导电类型，集电区与第二电极电连接，用于在IGBT器件开态时提供载流子；第一电极分别与抽取通道、基区以及发射区电连接；抽取通道用于在IGBT器件处于关断状态时，第一电极通过抽取通道抽取势垒层底部的少数载流子；第一导电类型和第二导电类型属于不同的半导体导电类型。
一种实施例中，半导体单元还包括第一轻掺杂区，一个第一轻掺杂区位于一个沟槽栅的底部，第一轻掺杂区具有第一导电类型；第一轻掺杂区不与第一导电类型区接触。
一种实施例中，相邻的两个沟槽栅底部的第一轻掺杂区相连，抽取通道包括位于第一区域的基区、势垒层、漂移区以及对应第一区域的第一轻掺杂区。
一种实施例中，半导体单元还包括第二导电类型区，第二导电类型区与第一导电类型区沿第二方向间隔设置，第二方向与第一方向垂直；第二导电类型区的顶面与漂移区的顶面平齐，第二导电类型的底面与漂移区的底面平齐。
根据第三方面，一种实施例中提供一种IGBT器件，采用第一方面所描述的制造方法制成。
依据上述实施例的IGBT器件及其制造方法，势垒层能够在器件工作状态下，阻挡非平衡少数载流子从基区与抽取通道流出，使该处的少子浓度堆积，降低基区下方外延层的电阻率，从而降低导通压降Vcesat与导通损耗。抽取通道能够在关断时将积累在势垒层下方的非平衡少子快速抽取，抑制拖尾电流，从而减少关断损耗。第一导电类型区浮空抑制非平衡少子直接从基区直接流出，能够进一步降低导通压降，增强漂移区的电导调制效应。
附图说明
图1为现有的一种超结IGBT器件的结构示意图；
图2为一种实施例的IGBT器件的结构示意图（一）；
图3为一种实施例的IGBT器件的结构示意图（二）；
图4为一种实施例的IGBT器件的结构示意图（三）；
图5为一种实施例的IGBT器件的结构示意图（四）；
图6为一种实施例的IGBT器件的制造方法的流程图；
图7为一种实施例的IGBT器件的制造方法的过程示意图（一）；
图8为一种实施例的IGBT器件的制造方法的过程示意图（二）；
图9为一种实施例的IGBT器件的制造方法的过程示意图（三）；
图10为一种实施例的IGBT器件的制造方法的过程示意图（四）；
图11为一种实施例的IGBT器件的制造方法的过程示意图（五）；
图12为一种实施例的IGBT器件的制造方法的过程示意图（六）；
图13为一种实施例的IGBT器件的制造方法的过程示意图（七）；
图14为一种实施例的IGBT器件的结构示意图（五）。
附图标记：1-漂移区；2-第一导电类型区；3-第二导电类型区；4-沟槽栅；41-栅介质层；42-栅极；5-抽取通道；6-基区；7-发射区；8-第一电极；9-集电区；10-第二电极；11-缓冲层；12-势垒层；13-第一轻掺杂区。
具体实施方式
下面通过具体实施方式结合附图对本发明作进一步详细说明。其中不同实施方式中类似元件采用了相关联的类似的元件标号。在以下的实施方式中，很多细节描述是为了使得本申请能被更好的理解。然而，本领域技术人员可以毫不费力的认识到，其中部分特征在不同情况下是可以省略的，或者可以由其他元件、材料、方法所替代。在某些情况下，本申请相关的一些操作并没有在说明书中显示或者描述，这是为了避免本申请的核心部分被过多的描述所淹没，而对于本领域技术人员而言，详细描述这些相关操作并不是必要的，他们根据说明书中的描述以及本领域的一般技术知识即可完整了解相关操作。
另外，说明书中所描述的特点、操作或者特征可以以任意适当的方式结合形成各种实施方式。同时，方法描述中的各步骤或者动作也可以按照本领域技术人员所能显而易见的方式进行顺序调换或调整。因此，说明书和附图中的各种顺序只是为了清楚描述某一个实施例，并不意味着是必须的顺序，除非另有说明其中某个顺序是必须遵循的。
本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”、“联接”，如无特别说明，均包括直接和间接连接（联接）。
在本申请中，第一导电类型和第二导电类型属于不同的半导体导电类型，第一导电类型为N型或P型，第二导电类型为P型或N型；当第一导电类型为N型时，第二导电类型则为P型，反之亦然。在本申请中以第一导电类型为P型，第二导电类型为N型为例进行说明。
在本申请中，IGBT器件的衬底一般指硅片，但根据实际的器件应用也可以采用其他材料，如碳化硅、氮化镓等。衬底可以为N型、P型或无掺杂，用于器件制作过程的起始材料或起始结构层。衬底在对应不同的器件的类型时，在器件制作完毕后，可以作为器件的集电区、缓冲层或漂移区等结构。基底（或称基片）为对衬底进行掺杂、外延、热氧化等处理后得到的结构，外形结构还是以单晶硅为主体的片状结构，一般也可以称为晶圆或者硅片，或依旧称为衬底。在批量化生产中，多种器件可能采用相同的衬底进行相同的处理，因此，可以形成标准化的基底用于生产，不需要从头对衬底处理，可以节省时间。具体对应IGBT器件的类型而定，IGBT器件可以为PT (punch through)型、NPT(non-punch through)型或FS（field stop）型IGBT器件。针对器件的类型可以选用不同的基底。
例如，IGBT器件为PT型IGBT器件时，基底包括集电区、缓冲层以及漂移区，衬底可以为高浓度的P型直拉单晶硅（作为后续器件的集电区），缓冲层可以为生长在衬底上的一层掺杂浓度较高的N型单晶硅，漂移区可以为淀积在缓冲层上的轻掺杂的N型外延层。
又例如，IGBT器件为NPT型IGBT器件时，基底包括采用轻掺杂N型区熔单晶硅的硅片作为衬底（作为后续器件的漂移区），先在硅片的正面制作元胞并用钝化层保护好，之后再将硅片背面减薄到合适厚度。最后在减薄的硅片背面进行P型掺杂，形成集电区。
再例如，IGBT器件为FS型IGBT器件时，基底包括漂移区或缓冲层以及漂移区。衬底可以采用轻掺杂N型区熔单晶硅的硅片，当基底只有漂移区时，完成正面元胞制作之后再进行背面工艺（硅片减薄、缓冲层以及集电区的形成）。当基底包括缓冲层以及漂移区时，采用N型硅片作为衬底（对应为器件的缓冲层），通过外延硅片的正面形成漂移区，完成正面元胞制作，硅片背面减薄之后，进行P型掺杂，形成集电区。
如图1所示，以漂移区为N型为例，传统的超结IGBT设计参考了超结MOS的结构，P柱（具有P型导电类型）与基区相连，在反偏电压较小时，耗尽线为沿着N柱（由漂移区构成）与P柱的pn结两边，耗尽区较窄，根据任意掺杂耗尽层电容公式CD=εs/wD，此时耦合电容较大，而随着反偏电压增加，P柱与基区耗尽线分离，耗尽电容将会快速下降，这将会在开关过程中产生噪声，器件开关稳定性会变差。
由于P柱与基区连接，如果N柱与P柱掺杂浓度较高时（1e15以上），器件在正向导通，电流密度较小时会产生一种特殊的单机导电机制。具体为，从集电极注入漂移区的空穴会很轻易地被与基区连接的P柱抽走，通过基区流向发射极，而电子会从NMOS沟道流入，流经漂移区的N柱到达发射极。这些流走的少子将会降低IGBT正向导通工作时的电导调制效应，从而削弱IGBT低正向导通压降的优势。
在本申请实施例中，提出一种IGBT器件，基区6下设有势垒层12，能够在开态时阻挡非平衡少数载流子从基区6与抽取通道5流出，且在关态时可以通过抽取通道5抽取势垒层12下方的少子，降低导通压降。多个浮空的第一导电类型区2（当漂移区1为N型时，对应图1的P柱），沿漂移区1的厚度方向阵列，且不与基区6接触，浮空的第一导电类型区2可以抑制了开关噪声的产生，增加未耗尽区域，降低dV/dt，控制dV/dt能够降低关断损耗。
如图2至图5以及图14所示，本申请实施例提供一种IGBT器件，可以包括至少一个元胞，一种实施例中，元胞可以包括第一电极8、第二电极10以及位于第一电极8和第二电极10之间的半导体单元，半导体单元可以包括：漂移区1、多个沿第一方向阵列的第一导电类型区2、基区6、势垒层12、沟槽栅4、发射区7以及集电区9。一些实施例还可以包括第一轻掺杂区13以及第二导电类型区3。
下面针对半导体单元的各个结构进行具体说明，其中，以第一导电类型为P型，第二导电类型为N型为例进行说明。
漂移区1具有第二导电类型，用于在IGBT器件处于正向耐压过程中作为耗尽层。在一些实施例中，漂移区1可以包括衬底的部分或全部，还可以包括外延形成在衬底上的外延层。
第一导电类型区2具有第一导电类型，多个第一导电类型区2沿第一方向（对应图2中的上下方向）阵列形成在漂移区1中。最上方的第一导电类型区2不与基区6接触，最下方的第一导电类型区2不与缓冲层11或集电区9接触，靠近缓冲层11或集电区9，且多个第一导电类型区22的总深度大于或等于漂移区1深度的2/3。浮空的P柱能够提高电导调制效应，减小导通压降，增加耗尽电容，通过增加dV/dt，减少开关损耗；使耦合电容连续变化，抑制开关噪音产生。需要说明的是，在没有特别解释的情况下，在针对本申请的IGBT器件进行描述的时候，P柱就指代本申请的第一导电类型区2，多浮空P柱指的是多个第一导电类型区2。
基区6具有第一导电类型，位于漂移区1上方，基区6的底面高于沟槽栅4的底面。
势垒层12（或称为载流子势垒层12）具有第二导电类型，位于基区6的下方。
沟槽栅4可以包括栅极42以及包裹栅极42的栅介质层41，沟槽栅4穿通基区6、势垒层12并延伸到漂移区1；其中，两个沟槽栅4相邻设置，相邻的两个沟槽栅4之间的区域形成第一区域，第一导电类型区2位于第一区域的下方；位于第一区域的基区6以及势垒层12形成沿第一方向的抽取通道5。在本申请中，虽然抽取通道5不能抽取漂移区1体内的少子，但是由于设置有势垒层12，在势垒层12处也有很多少子堆积在这里，抽取通道5仍能够快速抽取排空该区域的少子。在正向导通小电流条件下，多浮空P柱是集电区注入的空穴的优先传导路径，耗尽的抽取通道将会阻挡这些空穴，并且使其堆积在沟槽附近，增强电流密度较小条件下的电导调制效应。
与图1所示的现有超结IGBT器件的的元胞只包含一个沟槽栅，本申请的器件的元胞包括两个相邻设置的沟槽栅4，相邻的两个沟槽栅4之间距离近，两者中的第一区域形成抽取通道5，第一区域对应的区域并没有设置发射区7，且第一导电类型区2位于两个相邻的沟槽栅4的下方。而图1中的P柱位于两个沟槽栅之间，且P柱与基区接触，这也是本申请的第一导电类型区2在位置与连接关系上与图1的P柱的区别所在。可见，然后都是在N型的漂移区1中形成P区，但是本申请的第一导电类型区2与图1的P柱的在器件中的位置以及与其他结构的电学连接关系显然不同，由此本申请提供的IGBT器件可以克服传统超结IGBT器件的关断功耗大以及开关噪声的问题。
发射区7具有第二导电类型，发射区7位于沟槽栅4远离第一区域的一侧并与栅介质层41接触。
集电区9位于漂移区1的下方，具有第一导电类型，集电区9与第二电极10电连接，用于在IGBT器件开态时提供载流子；第一电极8分别与抽取通道5、基区6以及发射区7电连接；抽取通道5用于在IGBT器件处于关断状态时，第一电极8通过抽取通道5抽取势垒层12底部的少数载流子。
一种实施例中，如图3至图5所示，半导体单元还可以包括第一轻掺杂区13，一个第一轻掺杂区13位于一个沟槽栅4的底部，第一轻掺杂区13具有第一导电类型；第一轻掺杂区13不与第一导电类型区2接触。由于传统沟槽栅4结构底部栅氧较薄，而在反偏状态由于电场集中，此处碰撞电离最大，注入栅氧的热载流子将会影响器件开关的长期稳定性，所以增加了一步硼离子注入，增加一个浮空的第一轻掺杂区13，以减少栅氧电荷，抑制电场集中。
一种实施例中，如图4与图5所示，相邻的两个沟槽栅4底部的第一轻掺杂区13相连，抽取通道5可以包括位于第一区域的基区6、势垒层12、漂移区1以及对应第一区域的第一轻掺杂区13。其中，对应第一区域的第一轻掺杂区13为第一区域下方的第一轻掺杂区13的部分，如虚线框内的部分。可见，从上往下形成P-N-P的PMOS结构（即抽取通道5），在负栅压下，由于栅氧较薄，如果没有中间的势垒层12，PMOS阈值电压会较小，但是加了势垒层12，此处的阈值电压上升，由此可以实现抽取漂移区1体内的少子载流子，同时减少了反向截止时的漏电。
一种实施例中，如图5所示，半导体单元还可以包括第二导电类型区3，第二导电类型区3与第一导电类型区2沿第二方向（如图5中的左右方向）间隔设置，第二方向与第一方向垂直；第二导电类型区3的顶面与漂移区1的顶面平齐，第二导电类型的底面与漂移区1的底面平齐，所述第二导电类型区3位于两个相邻的沟槽栅4的一侧，位于发射区7的下方。第二导电类型区3的掺杂浓度大于漂移区1的掺杂浓度，其宽度（图示的左右方向）小于高度（图示的上下方向）。对应图1的结构，本申请的IGBT器件的漂移区1对应可以称为N柱，那么第二导电类型区3对应可以称为N+柱。横向变化掺杂的超结外延的N+柱能够降低器件电流传导路径处的电阻率，提高电流能力，降低导通压降，减少导通损耗。而且相对于N+柱浓度较低的N柱，在器件反向截止期间能够起到与浮空P柱电荷平衡的效果，N柱（漂移区1）与P柱（第一导电类型区2）形成的PN结反向偏置，能够达到超结IGBT的耐压效果，即提高体内各处的电场到达临界电场，增加器件的击穿电压。且，N区中浓度较低的N柱（漂移区1）提高沟槽和浮空P柱附近的临界电场，N区中浓度较高的N+柱提供更多的负电荷与浮空P柱的正电荷耗尽，使横向电场更加平缓，同时与势垒层在导通时堆积更多非平衡少子，增强电导调制效应。同时地，横向变化掺杂的超结外延的N+柱能够降低器件电流传导路径处的电阻率，提高电流能力，承载更高的饱和电流，降低导通压降，减少导通损耗。
上面是本申请提供的IGBT器件的各个结构的具体说明，下面针对IGBT器件的制造方法进行展开说明，需要注意的是，本申请实施例以图14为例进行制造方法的说明，对应图2至图5以及图14所示的IGBT器件，可以有选择地减少以下一个或多个方法步骤，以获得图2至图5以及图14中任一种IGBT器件，并不是限制本申请提供的IGBT器件的制造方法对应的器件类型。
如图6所示，本申请实施例中提供一种IGBT器件的制造方法，制造方法可以包括：
步骤1、如图7中（A）所示，提供一衬底，衬底作为IGBT器件的漂移区1的部分或全部，衬底具有第二导电类型。例如，可以选取N型单晶硅作为衬底。
步骤2、如图7所示，在衬底的正面形成多个沿第一方向阵列的第一导电类型区2，或者，如图8所示，在衬底的正面形成多个沿第一方向阵列的第一导电类型区2和第二导电类型区3。
一种实施例中，如图7所示，在衬底的正面形成多个沿第一方向阵列的第一导电类型区2，可以包括：
第一掺杂子步骤、如图7中（B）所示，对衬底的正面进行掺杂，形成第一导电类型区2。
外延子步骤、如图7中（C）所示，在衬底上形成外延层，外延层具有第二导电类型，掺杂浓度与衬底相同即可。
外延掺杂子步骤、如图7中（D）所示，对外延层对应第一导电类型区2的位置进行掺杂，形成下一个第一导电类型区2。
如图9所示，依次重复上述外延子步骤与外延掺杂子步骤，形成多个沿第一方向阵列的第一导电类型区2。
一种实施例中，如图7所示，在衬底的正面形成第一导电类型区2和第二导电类型区3，可以包括：
第一掺杂子步骤、如图7中（B）所示，对衬底的正面进行掺杂，形成第二导电类型区3。
第二掺杂子步骤、如图7中（B）所示，对衬底的正面进行掺杂，形成第一导电类型区2。上述第一掺杂子步骤与第二掺杂子步骤执行的顺序并不限制。
外延子步骤、如图7中（C）所示，在衬底上形成外延层，外延层具有第二导电类型，掺杂浓度与衬底相同即可。
外延掺杂子步骤、如图7中（D）所示，分别对外延层对应第二导电类型区3以及第一导电类型区2的位置进行掺杂，延长第二导电类型区3的深度，形成下一个第一导电类型区2。
如图9所示，依次重复上述外延子步骤与外延掺杂子步骤，形成多个沿第一方向阵列的第一导电类型区2，第二导电类型区3的深度被延长至第一深度。
在一些实施例中，形成第二导电类型区33以及第一导电类型区22的方式还可以采用如下方式。
首先，如图8所示，可以是先对一个区域进行一次N型掺杂（如图8中（A）左侧），再对另一个区域进行一次N型掺杂（如图8中（B）右侧），两次掺杂具有重叠区域，重叠区域对应形成第二导电类型区3。随后如图8中（D）所示，进行第一导电类型区2的掺杂。最后通过多次外延以及掺杂形成如图9所示的结构。
例如，在衬底生长一层1-10um厚的外延，如图8中（A）与（B）所示，然后分两次注入剂量为1e12-1e13cm-2，能量为40-100KeV的磷离子，形成如图8中（C）所示的N-N+-N横向变化掺杂区，然后间隔注入1e12-1e13cm-2，能量为40-100KeV的硼离子，如图8中（D）所示，形成P-N-N+-N-P横向变化掺杂的超结外延与多浮空第一导电类型区2，重复此过程直至外延层总厚度生长到50-100um。
步骤3、如图10至图12所示，在衬底上形成沟槽栅4，沟槽栅4可以包括栅极42以及包裹栅极42的栅介质层41沟槽栅4的底部高于第一导电类型区2的顶部；其中，两个沟槽栅4相邻设置，相邻的两个沟槽栅4之间的区域形成第一区域，第一导电类型区2位于第一区域的下方。经过了多次外延后的衬底作为整体，继续作为IGBT器件的衬底进行后续加工。
一种实施例中，在衬底上形成沟槽栅4之前，在沟槽栅4的底部形成第一轻掺杂区13，第一轻掺杂区13具有第一导电类型；第一轻掺杂区13不与第一导电类型区2接触。一种实施例中，相邻的两个沟槽栅4底部的第一轻掺杂区13相连，抽取通道5可以包括位于第一区域的基区6、势垒层12、漂移区1以及对应第一区域的第一轻掺杂区13。
上述步骤3可以包括：
步骤301、如图10所示，对衬底（对应漂移区1）进行图案化处理，形成第一沟槽，第一沟槽的位置对应在第一导电类型区2上方；再生长一层氧化层（厚度可以是1000A）作为牺牲氧化层，减少因离子注入而引起的晶格损伤注入。
步骤302、如图11所示，通过第一沟槽对衬底（漂移区1）进行掺杂，得到第一轻掺杂区13。通过控制两个相邻的第一沟槽之间的距离，以及控制离子注入参数，通过后续的高温退火步骤，可以使得相邻的两个第一轻掺杂区13连接在一起，形成如图4与图5所示的第一轻掺杂区13。例如，注入剂量为1e11-1e13cm-2，能量为20-60KeV的硼离子，形成浮空的P-区（第一轻掺杂区13）。
步骤303、如图12所示，通过热氧化型栅介质层41，在栅介质层41上沉积多晶硅作为栅极42。例如，通过干氧氧化方法生长一层500A-2000A厚的栅介质层41，回填6000A的多晶硅，再对多晶硅刻蚀，得到栅极42。其中，相邻的两个沟槽栅4之间的第一区域的宽度（图示中的左右方向）可以为10000A-20000A。第一区域的宽度与栅介质层41的厚度比例可以是10:1~20:1。
步骤4、如图13所示，对衬底的正面进行掺杂，形成基区6，在基区6下方形成势垒层12，基区6具有第一导电类型，势垒层12具有第二导电类型，势垒层12的底部高于沟槽栅4的底部；其中，如图14所示，位于第一区域的基区6以及势垒层12形成沿第一方向的抽取通道5。例如，进行基区6注入和载流子存储层N+注入，基区6注入硼离子，剂量1e13-1e14，能量50-100KeV，载流子存储层注入磷离子，剂量为1e13-1e14，能量150-300KeV，退火1100-1180℃，时间100-300分钟。
步骤5、如图14所示，在基区6上形成发射区7，发射区7具有第二导电类型；发射区7位于沟槽栅4远离第一区域的一侧并与栅介质层41接触。
例如是，进行N+和P+注入，N+注入磷离子，剂量3e15-1e16，能量50-100KeV；P+注入硼离子，剂量1e15-5e16，能量100-120KeV，950℃退火10-60min，其中，N+注入退火后形成发射区，P+注入退火后做欧姆接触区。
步骤6、如图14所示，在衬底的正面形成第一电极8，第一电极8分别与抽取通道5（抽取通道中的基区）、基区6以及发射区7电连接；抽取通道5用于在IGBT器件处于关断状态时，第一电极8通过抽取通道5抽取势垒层12底部的少数载流子。
例如是，在沉积层间介质层，例如是淀积1000-3000A的USG和6000-11000A的BPSG，之后在950℃下退火30min。
再进行接触孔刻蚀与注入，分别在NMOS与PMOS区域处刻蚀接触孔，注入硼离子，剂量1e15-1e16，能量20-100KeV，再淀积上金属，与金属形成欧姆接触，形成发射极（第一电极8）。
步骤7、如图14所示，在衬底的背面形成集电区9，或者在衬底的背面形成缓冲层11以及集电区9；在集电区9上形成第二电极10，第二电极10与集电区9电连接，缓冲层11具有第二导电类型，集电区9具有第一导电类型。
在一些实施例中，在步骤7中，在衬底的背面形成缓冲层11，可以包括：
减薄衬底的背面至预设厚度，通过掺杂在衬底的背面形成缓冲层11，缓冲层11的掺杂浓度大于漂移区1的掺杂浓度；第一导电类型区2与缓冲层11接触，或者第一导电类型区2靠近缓冲层11，且多个第一导电类型区2的总深度大于或等于漂移区1深度的2/3。
例如，将衬底的背面进行减薄处理（或不减薄直接进行背面工艺），减薄至漂移区1厚度为50-100微米，先采用磷元素进行缓冲层11的掺杂，形成N型的缓冲层11，使得第一导电类型区2的底部靠近缓冲层11。然后对缓冲层11进行硼元素掺杂，形成P型的集电区9。或者是，直接对减薄后的漂移区1进行硼元素掺杂，形成P型的集电区9。最后在集电区9的表面形成第二电极10。
以上为本申请提供的制造方法的描述，通过上述的制造方法，可以制造得到如图2至图5以及图14所示的IGBT器件，且具有以下技术效果。
在本申请中，多个浮空的第一导电类型区2可以采用多次外延与掺杂的方式形成，形成P-N-N+-N-P横向变化掺杂与多浮空第一导电类型区2纵向变化掺杂的超结外延。最顶层的浮空第一导电类型区2不与正面的基区6接触，在器件反偏时，耗尽层形成的范围相比图1中P柱与基区的接触的结构不同。第一导电类型区2浮空时，基区6的耗尽层与第一导电类型区2的耗尽层就已经分离，而且随着反偏电压增加这两个耗尽层的距离增加，耦合电容的表现为连续变化且逐渐减小，而不是快速下降，抑制了开关噪声的产生。由于多浮空第一导电类型区2增加了未耗尽区域，使得Wd增加，耗尽电容将会比传统超结IGBT大一些，使得开关过程中的dV/dt下降，电压上升时间将会变大。
器件关断时，传统的超结IGBT由于高dV/dt，拖尾还没结束电压已升至母线电压，由于延长了电压上升的时间，在相同时间下如图1所示的传统器件的电压较高，通过电压与拖尾电流对时间的积分，传统器件的关断损耗较大。本申请具有小dV/dt的IGBT器件，关断损耗更小。
在本申请中，正面结构采用载流子势垒层12结构，势垒层12能够在器件工作状态下，阻挡非平衡少数载流子从基区6与抽取通道5流出，使该处的少子浓度堆积，降低基区6下方外延层的电阻率，从而降低导通压降Vcesat与导通损耗。另外空穴路径结构能够在关断时将积累在载流子势垒层12下方的非平衡少子快速抽取，抑制拖尾电流，从而减少关断损耗。P柱浮空抑制非平衡少子直接从基区6直接流出，能够进一步降低导通压降，增强漂移区1的电导调制效应。
在本申请中，存在增强型的NMOS（对应发射区7、基区6以及漂移区1）与耗尽型PMOS（即抽取通道5），形成互补MOS结构。IGBT开通时NMOS导通而PMOS截止，在关断时，NMOS截止而PMOS导通，将载流子势垒层12处堆积的空穴快速抽取，以抑制拖尾电流降低损耗。当两个第一轻掺杂区13相连接时（对应图4或图5），抽取通过5还可以抽取漂移区1体内的少子。
本文参照了各种示范实施例进行说明。然而，本领域的技术人员将认识到，在不脱离本文范围的情况下，可以对示范性实施例做出改变和修正。例如，各种操作步骤以及用于执行操作步骤的组件，可以根据特定的应用或考虑与系统的操作相关联的任何数量的成本函数以不同的方式实现（例如一个或多个步骤可以被删除、修改或结合到其他步骤中）。
虽然在各种实施例中已经示出了本文的原理，但是许多特别适用于特定环境和操作要求的结构、布置、比例、元件、材料和部件的修改可以在不脱离本披露的原则和范围内使用。以上修改和其他改变或修正将被包含在本文的范围之内。
前述具体说明已参照各种实施例进行了描述。然而，本领域技术人员将认识到，可以在不脱离本披露的范围的情况下进行各种修正和改变。因此，对于本披露的考虑将是说明性的而非限制性的意义上的，并且所有这些修改都将被包含在其范围内。同样，有关于各种实施例的优点、其他优点和问题的解决方案已如上所述。然而，益处、优点、问题的解决方案以及任何能产生这些的要素，或使其变得更明确的解决方案都不应被解释为关键的、必需的或必要的。本文中所用的术语“包括”和其任何其他变体，皆属于非排他性包含，这样包括要素列表的过程、方法、文章或设备不仅包括这些要素，还包括未明确列出的或不属于该过程、方法、系统、文章或设备的其他要素。此外，本文中所使用的术语“耦合”和其任何其他变体都是指物理连接、电连接、磁连接、光连接、通信连接、功能连接和/或任何其他连接。
具有本领域技术的人将认识到，在不脱离本发明的基本原理的情况下，可以对上述实施例的细节进行许多改变。因此，本发明的范围应仅由权利要求确定。

Claims (6)

1.一种IGBT器件的制造方法，其特征在于，包括：
提供一衬底，所述衬底作为IGBT器件的漂移区（1）的部分或全部，所述衬底具有第二导电类型；
在所述衬底的正面形成多个沿第一方向阵列且浮空的第一导电类型区（2），所述第一方向为IGBT器件的厚度方向；或者，在所述衬底的正面形成第二导电类型区（3）和多个沿第一方向阵列且浮空的第一导电类型区（2），所述第一方向为IGBT器件的厚度方向；
在沟槽栅（4）的底部形成第一轻掺杂区（13），所述第一轻掺杂区（13）具有第一导电类型；所述第一轻掺杂区（13）不与所述第一导电类型区（2）接触，相邻的两个所述沟槽栅（4）底部的所述第一轻掺杂区（13）相连；
在所述衬底上形成沟槽栅（4），所述沟槽栅（4）包括栅极（42）以及包裹所述栅极（42）的栅介质层（41），所述沟槽栅（4）的底部高于所述第一导电类型区（2）的顶部；其中，两个所述沟槽栅（4）相邻设置，相邻的两个所述沟槽栅（4）之间的区域形成第一区域，所述第一导电类型区（2）位于所述相邻两个所述沟槽栅（4）的下方；
对所述衬底的正面进行掺杂，形成基区（6），在所述基区（6）下方形成势垒层（12），所述基区（6）具有第一导电类型，所述势垒层（12）具有第二导电类型，所述势垒层（12）的底部高于所述沟槽栅（4）的底部；其中，抽取通道（5）包括位于所述第一区域的所述基区（6）、势垒层（12）、漂移区（1）以及对应所述第一区域的所述第一轻掺杂区（13）；所述第一导电类型区（2）与所述基区（6）不接触；
在所述基区（6）上形成发射区（7），所述发射区（7）具有第二导电类型；所述发射区（7）位于所述沟槽栅（4）远离所述第一区域的一侧并与所述栅介质层（41）接触；
在所述衬底的正面形成第一电极（8），所述第一电极（8）分别与所述抽取通道（5）、所述基区（6）以及所述发射区（7）电连接；所述抽取通道（5）用于在所述IGBT器件处于关断状态时，第一电极（8）通过所述抽取通道（5）抽取所述漂移区（1）体内的少数载流子；
在所述衬底的背面形成集电区（9），或者在所述衬底的背面形成缓冲层（11）以及集电区（9）；在所述集电区（9）上形成第二电极（10），所述第二电极（10）与所述集电区（9）电连接，所述缓冲层（11）具有第二导电类型，所述集电区（9）具有第一导电类型，所述第一导电类型和第二导电类型属于不同的半导体导电类型。
2.如权利要求1所述的制造方法，其特征在于，在所述衬底的正面形成多个沿第一方向阵列且浮空的第一导电类型区（2），包括：
第一掺杂子步骤、对所述衬底的正面进行掺杂，形成第一导电类型区（2）；
外延子步骤、在所述衬底上形成外延层，所述外延层具有第二导电类型；
外延掺杂子步骤、对所述外延层对应所述第一导电类型区（2）的位置进行掺杂，形成下一个所述第一导电类型区（2）；
依次重复上述外延子步骤与外延掺杂子步骤，形成多个沿第一方向阵列且浮空的第一导电类型区（2）。
3.如权利要求1所述的制造方法，其特征在于，在所述衬底的正面形成第一导电类型区（2）和第二导电类型区（3），包括：
第一掺杂子步骤、对所述衬底的正面进行掺杂，形成第二导电类型区（3）；
第二掺杂子步骤、对所述衬底的正面进行掺杂，形成第一导电类型区（2）；
外延子步骤、在所述衬底上形成外延层，所述外延层具有第二导电类型；
外延掺杂子步骤、分别对所述外延层对应所述第二导电类型区（3）以及所述第一导电类型区（2）的位置进行掺杂，延长所述第二导电类型区（3）的深度，形成下一个所述第一导电类型区（2）；
依次重复上述外延子步骤与外延掺杂子步骤，形成多个沿第一方向阵列且浮空的第一导电类型区（2），所述第二导电类型区（3）的深度被延长至第一深度。
4.一种IGBT器件，包括至少一个元胞，其特征在于，所述元胞包括第一电极（8）、第二电极（10）以及位于所述第一电极（8）和第二电极（10）之间的半导体单元，所述半导体单元包括：
漂移区（1），其具有第二导电类型，用于在所述IGBT器件处于正向耐压过程中作为耗尽层；
多个沿第一方向阵列且浮空的第一导电类型区（2），其具有第一导电类型，形成在所述漂移区（1）中；所述第一方向为IGBT器件的厚度方向；
基区（6），其具有第一导电类型，位于所述漂移区（1）上方；所述第一导电类型区（2）与所述基区（6）不接触；
势垒层（12），其具有第二导电类型，位于所述基区（6）的下方；
沟槽栅（4），包括栅极（42）以及包裹所述栅极（42）的栅介质层（41），所述沟槽栅（4）穿通所述基区（6）、势垒层（12）并延伸到所述漂移区（1）；其中，两个所述沟槽栅（4）相邻设置，相邻的两个所述沟槽栅（4）之间的区域形成第一区域，所述第一导电类型区（2）位于所述相邻两个所述沟槽栅（4）的下方；位于所述第一区域的所述基区（6）以及势垒层（12）形成沿所述第一方向的抽取通道（5）；
第一轻掺杂区（13），一个所述第一轻掺杂区（13）位于一个所述沟槽栅（4）的底部，所述第一轻掺杂区（13）具有第一导电类型；所述第一轻掺杂区（13）不与所述第一导电类型区（2）接触；相邻的两个所述沟槽栅（4）底部的所述第一轻掺杂区（13）相连，抽取通道（5）包括位于所述第一区域的所述基区（6）、势垒层（12）、漂移区（1）以及对应所述第一区域的所述第一轻掺杂区（13）；
发射区（7），其具有第二导电类型，所述发射区（7）位于所述沟槽栅（4）远离所述第一区域的一侧并与所述栅介质层（41）接触；
集电区（9），其位于所述漂移区（1）的下方，具有第一导电类型，所述集电区（9）与所述第二电极（10）电连接，用于在所述IGBT器件开态时提供载流子；所述第一电极（8）分别与所述抽取通道（5）、所述基区（6）以及所述发射区（7）电连接；所述抽取通道（5）用于在所述IGBT器件处于关断状态时，第一电极（8）通过所述抽取通道（5）抽取所述漂移区（1）体内的少数载流子；所述第一导电类型和第二导电类型属于不同的半导体导电类型。
5.如权利要求4所述的IGBT器件，其特征在于，所述半导体单元还包括第二导电类型区（3），所述第二导电类型区（3）与所述第一导电类型区（2）沿第二方向间隔设置，所述第二方向与所述第一方向垂直；所述第二导电类型区（3）的顶面与所述漂移区（1）的顶面平齐，所述第二导电类型区（3）的底面与所述漂移区（1）的底面平齐。
6.一种IGBT器件，其特征在于，采用权利要求1-3中任一项所述的制造方法制成。
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