TWI614811B - 半導體裝置及其製造方法 - Google Patents

Abstract

本發明提供了半導體裝置及其製造方法，半導體裝置的製造方法包含於半導體基底內形成第一井區，於半導體基底上形成隔離結構，於第一井區內形成多個第二井區和第三井區，其中第二井區係藉由隔離結構與第三井區分隔，且兩個相鄰的第二井區之間具有第一距離，實施快速熱退火製程，縮短第一距離為第二距離，於第一井區上形成覆蓋第二井區的第一阻障金屬層，於第一井區上形成覆蓋第三井區的第二阻障金屬層，於第一阻障金屬層上形成第一電極，以及於第二阻障金屬層上形成第二電極。

Description

半導體裝置及其製造方法

本發明是關於半導體裝置，特別是關於使用快速熱退火製程之半導體裝置及其製造方法。

在傳統半導體裝置的製程中，藉由擴散製程使得形成在半導體基底表面的摻質由高濃度區向低濃度區移動，以驅入半導體基底內形成不同導電類型(P或N型)的井區，雖然擴散製程具有可批次製作且低成本的優勢，但對於井區側向邊緣的擴散較不容易控制，隨著半導體裝置的尺寸持續地縮減，如何精準地控制井區的側向擴散將是目前需努力的方向。

本揭露提供了半導體裝置的實施例及其形成方法，特別是以整合式的雙載子-互補式金氧半導體-擴散金氧半導體(bipolar-CMOS-DMOS，BCD)製程製造的蕭特基二極體(Schottky diode)。本揭露利用快速熱退火製程(rapid thermal annealing，RTA)取代傳統的擴散製程，可精準地控制半導體基底內井區的側向擴散，以縮小井區與井區之間的距離，例如縮小至0.6微米至1.2微米的範圍內，在上述蕭特基二極體的實施例中，可減少蕭特基接觸面積(Schottky contact area)，進而縮 小蕭特基二極體的整體尺寸、降低室溫和高溫時蕭特基二極體的反向漏電流(reverse leakage current)，也無需在製程中使用額外的離子植入或遮罩。

根據一些實施例，提供半導體裝置的製造方法。半導體裝置的製造方法包含形成第一井區於半導體基底內，形成隔離結構於半導體基底上，形成複數個第二井區和第三井區於第一井區內，其中第二井區係藉由隔離結構與第三井區分隔，且兩個相鄰的第二井區之間具有第一距離。半導體裝置的製造方法更包含實施快速熱退火製程，縮短第一距離為第二距離，形成第一阻障金屬層於第一井區上且覆蓋第二井區，形成第二阻障金屬層於第一井區上且覆蓋第三井區，形成第一電極於第一阻障金屬層上，以及形成第二電極於第二阻障金屬層上。

根據一些實施例，提供半導體裝置。半導體裝置包含設置於半導體基底內的第一井區，設置於該半導體基底上的隔離結構，設置於第一井區內的複數個第二井區和第三井區，其中第二井區係藉由隔離結構與第三井區分隔，且兩個相鄰的第二井區之間的距離在0.6微米至1.2微米的範圍內，設置於第一井區上且覆蓋第二井區的第一阻障金屬層，設置於第一井區上且覆蓋第三井區的第二阻障金屬層，設置於第一阻障金屬層上的複數個第一電極，以及設置於第二阻障金屬層上的第二電極。

本揭露的半導體裝置可應用於多種類型的半導體裝置，以精準地控制半導體裝置內井區的側向擴散，為讓本揭 露之特徵和優點能更明顯易懂，下文特舉出應用於蕭特基二極體之實施例，並配合所附圖式，作詳細說明如下。

100‧‧‧半導體裝置

101‧‧‧半導體基底

103‧‧‧第一井區

105a、105b‧‧‧隔離結構

107a、107a’、107b、107b’‧‧‧第二井區

109、109’‧‧‧第三井區

111‧‧‧第一摻雜區

113‧‧‧第二摻雜區

115‧‧‧第一阻障金屬層

117‧‧‧第二阻障金屬層

119‧‧‧第一電極

121‧‧‧第二電極

150‧‧‧快速熱退火製程

d1‧‧‧第一距離

d2‧‧‧第二距離

d3‧‧‧第三距離

d4‧‧‧第四距離

藉由以下的詳述配合所附圖式，我們能更加理解本揭露的觀點。值得注意的是，根據工業上的標準慣例，一些特徵部件(feature)可能沒有按照比例繪製。事實上，為了能清楚地討論，不同特徵部件的尺寸可能被增加或減少。

第1-7圖是根據本揭露的一些實施例，顯示形成半導體裝置不同階段的剖面示意圖。

以下揭露提供了很多不同的實施例或範例，用於實施所提供的半導體裝置之不同元件。各元件和其配置的具體範例描述如下，以簡化本揭露。當然，這些僅僅是範例，並非用以限定本揭露。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本揭露可能在不同的範例中重複參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例及/或形態之間的關係。

以下描述實施例的一些變化。在不同圖式和說明的實施例中，相似的參考數字被用來標明相似的元件。可以理解的是，在方法的前、中、後可以提供額外的操作，且一些敘述的操作可為了該方法的其他實施例被取代或刪除。

第1-7圖是根據本揭露的一些實施例，顯示形成第 7圖所示之半導體裝置100不同階段的剖面示意圖。

根據一些實施例，如第1圖所示，提供半導體基底101。一些實施例中，半導體基底101可由矽或其他半導體材料製成，或者，半導體基底101可包含其他元素半導體材料，例如鍺(Ge)。一些實施例中，半導體基底101由化合物半導體製成，例如碳化矽、氮化鎵、砷化鎵、砷化銦或磷化銦。一些實施例中，半導體基底101由合金半導體製成，例如矽鍺、碳化矽鍺、磷化砷鎵或磷化銦鎵。一些實施例中，半導體基底101包含絕緣層上覆矽(silicon-on-insulator，SOI)基底。一些實施例中，半導體基底101包含磊晶層，例如半導體基底101有覆蓋在塊材半導體之上的磊晶層。本實施例之半導體基底101為輕摻雜之P型基底，在其他實施例中，半導體基底101可為輕摻雜之N型基底。

接續前述，如第2圖所示，在半導體基底101內形成第一井區103。一些實施例中，第一井區103是藉由離子植入(ion implantation)製程所形成，可在半導體基底101內植入N型摻雜物，例如磷(P)或砷(As)，或P型摻雜物，例如硼(B)。本實施例之第一井區103為高壓N型井區(high voltage N well，HVNW)，在其他實施例中，第一井區103可為高壓P型井區(HVPW)。

根據一些實施例，如第3圖所示，在半導體基底101上形成一些隔離結構105a和105b，且這些隔離結構105a和105b具有一部份位於半導體基底101內。本實施例包括四個隔離結構105a和105b，其中兩個隔離結構105a位於半導體 基底101與第一井區103的交界處之上，定義出半導體裝置100的主動區(active region)，另外兩個隔離結構105b位於第一井區103上，具有一部分位於第一井區103內，前述四個隔離結構105a和105b共同定義出半導體裝置100中的三個陽/陰極電極區。

一些實施例中，前述之隔離結構105a和105b可為淺溝槽隔離(shallow trench isolation，STI)或矽局部氧化(local oxidation of silicon，LOCOS)隔離。一些實施例中，隔離結構105a和105b可由熱氧化(thermal oxidation)製程、化學氣相沉積(chemical vapor deposition，CVD)製程或前述之組合形成，視其隔離種類而定。

根據一些實施例，如第4圖所示，在第一井區103內形成第二井區107a和107b。一些實施例中，包括四個第二井區107a和107b，其中任一隔離結構105a和與之相鄰的隔離結構105b之間具有兩個第二井區107a和107b，第二井區107a具有一部份位於隔離結構105a下，而第二井區107b具有一部份位於隔離結構105b下，第二井區107a和107b之間具有第一距離d1。一些實施例中，第二井區107a和107b係由離子植入製程所形成，其中P型或N型之摻雜物可藉由圖案化的遮罩，利用傾斜的角度被植入半導體基底101內。本實施例之第二井區107a和107b為P型井區，在其他實施例中，第二井區107a和107b可為N型井區。

接續前述，如第4圖所示，在第一井區103內形成第三井區109。一些實施例中，第三井區109位於相鄰的兩 隔離結構105b之間，且具有一部份位於兩隔離結構105b下。 一些實施例中，第三井區109的範圍與第二井區107a和107b的範圍相比較深且寬。一些實施例中，第三井區109和相鄰的第二井區107b之間具有第三距離d3。一些實施例中，第三井區109係由離子植入製程所形成，其中P型或N型之摻雜物可藉由傾斜的角度被植入。本實施例之第三井區109為N型井區，在其他實施例中，第三井區109可為P型井區。

根據一些實施例，如第5圖所示，對第4圖所示之結構實施快速熱退火製程150，使得第二井區107a、107b和第三井區109的摻雜物向外擴散，藉由快速熱退火製程150形成範圍較大的第二井區107a’、107b’和第三井區109’。第5圖顯示了井區內之摻雜物的側向擴散，其中第二井區107a和107b之間的第一距離d1在實施快速熱退火製程150之後縮短為第二距離d2，而第三井區109和相鄰的第二井區107b之間的第三距離d3在實施快速熱退火製程150之後縮短為第四距離d4。

一些實施例中，實施快速熱退火製程150之時間在20秒至60秒的範圍內。一些實施例中，快速熱退火製程150之溫度在900℃至1100℃的範圍內。一些實施例中，第二距離d2和第四距離d4在約0.6微米至約1.2微米的範圍內。

接續前述，如第6圖所示，在第二井區107a’和107b’內形成第一摻雜區111，在第三井區109’內形成第二摻雜區113。一些實施例中，任一第二井區107a’內僅具有一第一摻雜區111，且第一摻雜區111具有一部份位於相鄰的隔離結 構105a或105b下。本實施例之第一摻雜區111為P型重摻雜區，且第二摻雜區113為N型重摻雜區，在其他實施例中，第一摻雜區111可為N型重摻雜區，且第二摻雜區113為P型重摻雜區。

根據一些實施例，如第7圖所示，在第一井區103上形成位於同一水平方向上的數個第一阻障金屬層115。一些實施例中，第一阻障金屬層115覆蓋隔離結構105a和相鄰的隔離結構105b之間的區域，即半導體裝置100，例如蕭特基二極體的陽/陰極電極區。換言之，第一阻障金屬層115覆蓋一部份相鄰的兩個第一摻雜區111、一部分相鄰的兩個第二井區107a’、107b’和前述兩者之間的第一井區103。

一些實施例中，在第一井區103上形成第二阻障金屬層117，其中第二阻障金屬層117覆蓋兩個相鄰的隔離結構105b之間的區域，即半導體裝置100，例如蕭特基二極體的陽/陰極電極區。換言之，第二阻障金屬層117覆蓋第二摻雜區113。一些實施例中，第二阻障金屬層117完全覆蓋第二摻雜區113以及一部份第二摻雜區113周圍的第三井區109’。

此外，第一阻障金屬層115和第二阻障金屬層117係使用化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、電鍍(electroplating)、濺鍍(sputtering)或其他合適的方法形成。一些實施例中，在藉由整合式的雙載子-互補式金氧半導體-擴散金氧半導體(BCD)製程製造的半導體裝置，例如蕭特基二極體中，第一阻障金屬層115和第二阻障金屬層117係由自 對準金屬矽化物(silicide)製程形成。

接著，如第7圖所示，在第一金屬阻障層115上形成第一電極119，在第二金屬阻障層117上形成第二電極121。一些實施例中，第一電極119和第二電極121係使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電鍍、濺鍍或其他合適的方法形成。一些實施例中，在藉由整合式的雙載子-互補式金氧半導體-擴散金氧半導體(BCD)製程製造的半導體裝置，例如蕭特基二極體中，第一電極119和第二電極121係由鋁製成。本實施例之半導體裝置100，例如蕭特基二極體具有兩個作為陽極的第一電極119和一個作為陰極的第二電極121，在其他實施例中，可具有不同的陽/陰極組合。

上述係以藉由整合式的雙載子-互補式金氧半導體-擴散金氧半導體(BCD)製程製造的蕭特基二極體為實施例來說明本揭露的概念，本揭露的半導體裝置之製造方法也可應用於其他類型的半導體裝置，以精確控制並縮短井區之間的距離。

由於蕭特基二極體具有金屬-半導體接面的蕭特基能障(Schottky barrier)，使其在順向偏壓下具有低導通電壓(turn-on voltage)以及提高切換速率的優勢，常被用於電源管理積體電路中以提高電源轉換效率。然而，蕭特基二極體在逆向偏壓下具有漏電流偏大的問題，且逆向漏電流容易隨著溫度升高而急遽變大，特別是使用整合式的雙載子-互補式金氧半導體-擴散金氧半導體(BCD)製程製造的蕭特基二極體。

本揭露之半導體裝置的實施例，蕭特基二極體係 利用快速熱退火製程(RTA)取代傳統的擴散製程，以精準地控制半導體基底內井區的側向擴散，以縮小井區與井區之間的距離，舉例而言，以往使用擴散製程形成的井區與井區之間的距離在約2微米至約4微米的範圍內，但本揭露使用快速熱退火製程形成的井區與井區之間的距離在約0.6微米至約1.2微米的範圍內，如此可減少蕭特基接觸面積，進而縮小蕭特基二極體的整體尺寸至以往使用擴散製程的70%至80%。

再者，由於本揭露之半導體裝置的實施例，蕭特基二極體具有較小的蕭特基接觸面積，在室溫和高溫(至約150℃)皆能具有極低的反向漏電流，也無需在製程中使用額外的離子植入或遮罩，可降低製程的成本。

以上概述數個實施例為特徵，以便在本發明所屬技術領域中具有通常知識者可以更理解本揭露的觀點。在發明所屬技術領域中具有通常知識者應該理解他們能以本揭露為基礎，設計或修改其他製程和結構以達到與在此介紹的實施例相同之目的及/或優勢。在發明所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露之精神和範圍之下，做各式各樣的改變、取代和替換。

100‧‧‧半導體裝置

101‧‧‧半導體基底

103‧‧‧第一井區

105a、105b‧‧‧隔離結構

107a’、107b’‧‧‧第二井區

109’‧‧‧第三井區

111‧‧‧第一摻雜區

113‧‧‧第二摻雜區

115‧‧‧第一阻障金屬層

117‧‧‧第二阻障金屬層

119‧‧‧第一電極

121‧‧‧第二電極

d2‧‧‧第二距離

d4‧‧‧第四距離

Claims (17)

1. 一種半導體裝置的製造方法，包括：形成一第一井區於一半導體基底內；形成複數個隔離結構於該半導體基底上；形成複數個第二井區和一第三井區於該第一井區內，其中該些第二井區係藉由該些隔離結構與該第三井區分隔，且兩個相鄰的該些第二井區之間具有一第一距離；實施一快速熱退火製程，縮短該第一距離為一第二距離；形成複數個第一阻障金屬層於該第一井區上，且覆蓋該些第二井區；形成一第二阻障金屬層於該第一井區上，且覆蓋該第三井區；形成複數個第一電極於該些第一阻障金屬層上；以及形成一第二電極於該第二阻障金屬層上。
2. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中實施該快速熱退火製程之時間在20秒至60秒的範圍內。
3. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該快速熱退火製程之溫度在900℃至1100℃的範圍內。
4. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第二距離在0.6微米至1.2微米的範圍內。
5. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該些第二井區和該第三井區係由離子植入製程形成。
6. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該些第一阻障金屬層和該第二阻障金屬層係由自對準金屬 矽化物(salicide)製程形成。
7. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該些第一電極和該第二電極係由鋁製成。
8. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中在實施該快速熱退火製程之前，該第三井區與相鄰的該第二井區之間具有一第三距離，藉由實施該快速熱退火製程，縮短該第三距離為一第四距離。
9. 如申請專利範圍第8項所述之半導體裝置的製造方法，其中該第四距離在0.6微米至1.2微米的範圍內。
10. 如申請專利範圍第1項所述之半導體裝置的製造方法，更包括：形成複數個第一摻雜區分別位於該些第二井區內；以及形成一第二摻雜區於該第三井區內，其中該些第一阻障金屬層覆蓋該些第一摻雜區，且該第二阻障金屬層覆蓋該第二摻雜區。
11. 如申請專利範圍第10項所述之半導體裝置的製造方法，其中該第一井區、該第三井區和該第二摻雜區具有一第一導電型，且該些第二井區和該些第一摻雜區具有與該第一導電型相反的一第二導電型。
12. 一種半導體裝置，包括：一第一井區，設置於一半導體基底內；複數個隔離結構，設置於該半導體基底上；複數個第二井區和一第三井區，設置於該第一井區內，其中該些第二井區係藉由該些隔離結構與該第三井區分隔， 且兩個相鄰的該些第二井區之間的距離在0.6微米至1.2微米的範圍內；複數個第一阻障金屬層，設置於該第一井區上，且覆蓋該些第二井區；一第二阻障金屬層，設置於該第一井區上，且覆蓋該第三井區；複數個第一電極，設置於該些第一阻障金屬層上；以及一第二電極，設置於該第二阻障金屬層上。
13. 如申請專利範圍第12項所述之半導體裝置，其中該第三井區與相鄰的該第二井區之間的距離在0.6微米至1.2微米的範圍內。
14. 如申請專利範圍第12項所述之半導體裝置，其中該些第一阻障金屬層和該第二阻障金屬層為自對準的金屬矽化物(salicide)。
15. 如申請專利範圍第12項所述之半導體裝置，其中該些第一電極和該第二電極係由鋁製成。
16. 如申請專利範圍第12項所述之半導體裝置，更包括：複數個第一摻雜區，分別設置於該些第二井區內；以及一第二摻雜區，設置於該第三井區內，其中該些第一阻障金屬層覆蓋該些第一摻雜區，且該第二阻障金屬層，覆蓋該第二摻雜區。
17. 如申請專利範圍第12項所述之半導體裝置，其中該第一井區、該第三井區和該第二摻雜區具有一第一導電型，且該些第二井區和該些第一摻雜區具有與該第一導電型相反的 一第二導電型。