TW201347174A - 雙載子接合電晶體及其製造方法 - Google Patents

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Abstract

本揭示為雙載子接合電晶體的裝置及其製造方法，雙載子接合電晶體包括p型半導體材料製成的集電極，集電極上的n型井製成的基極，以及包括基極上的p+區和p+區上的SiGe層之發射極。雙載子接合電晶體的形成包含提供半導體基底，其包括集電極和集電極上的基極，在基極上形成犧牲層，將犧牲層上的第一光阻圖案化，暴露出被基極內的淺溝槽隔絕區圍繞的開口，穿過犧牲層將p型材料植入基極的一區域內，由p型佈植形成p+區，在蝕刻的p+區上形成SiGe層以形成發射極。經由將犧牲層上的第一光阻圖案化的步驟，此製程可以與製造多晶矽電晶體共用。

Description

雙載子接合電晶體及其製造方法
本發明係有關於半導體元件，特別有關於雙載子接合電晶體的裝置及其製造方法。
在許多應用上使用的半導體元件可包括數百萬的電晶體或其他元件例如電阻器，電晶體有許多不同的種類，互補式金氧半導體(complementary metal oxide semiconductor；CMOS)元件包括金氧半導體場效電晶體(metal-oxide semiconductor field-effect transistors；MOSFET)，可使用不是NPN BJTs就是PNP BJTs的雙載子接合電晶體(bipolar junction transistors；BJTs)來製造其他種類的電晶體，使用NPN和PNP雙載子接合電晶體(BJT)的金氧半導體場效電晶體(MOSFET)可在各種應用上使用。
相較於金氧半導體場效電晶體(MOSFET)，雙載子接合電晶體(BJTs)通常具有較高的獲益、較高的頻率效能以及較低的干擾，雙載子接合電晶體(BJTs)也可以被分類成橫向或垂直的雙載子接合電晶體(BJTs)，雙載子接合電晶體(BJTs)通常包含發射極(emitter)、集電極(collector)和基極(base)，集電極在半導體基底上形成，並且介於一對淺溝槽隔絕區(shallow trench isolation；STI)之間，淺溝槽隔絕區電性隔絕了雙載子接合電晶體的集電極與位於基底內的其他元件。基極位於集電極之上，但是在發射極底下，可使用互補式金氧半導體(CMOS)技術形成雙載子接合電晶體(BJTs)，並且雙載子接合電晶體(BJTs)可以與其他互補式金氧半導體(CMOS)元件例如電阻器同時形成。
電阻器可由任何種類的電阻材料形成，並作為各種半導體元件內的負載元件(load devices)，多晶矽電阻器不是由多晶矽薄層就是由低摻雜的多晶矽薄層製成，其可以使得元件尺寸及高集成密度顯著地降低。
近年來，針對互補式金氧半導體(CMOS)元件的次微米技術已經使其可達到更高的速度與效能，對於使用矽基底形成的雙載子接合電晶體(BJTs)而言也希望有類似的進展，特別是矽鍺(SiGe)雙載子接合電晶體(BJTs)已經被視為具有高度的前景，其使用的SiGe相較於矽具有更窄的能隙(bandgap)，因此可形成異接合(hetero-junction)，在異接合結構中，發射極可射出具有較大效能的電荷載子至基極中，然而，具有SiGe異接合發射極的PNP雙載子接合電晶體(BJT)的效能非常差，因此，業界亟需改善SiGe雙載子接合電晶體(BJTs)的效能。
本發明的一實施例提供一種雙載子接合電晶體，此雙載子接合電晶體包括：由p型半導體材料製成的集電極，由集電極上的n型井製成的基極，以及包括在基極上的p+區和在p+區上的SiGe層之發射極。
本發明另一實施例提供一種雙載子接合電晶體的製造方法，此方法包括：提供半導體基底，其包括集電極、在集電極上的基極、在集電極上且位於基極的第一側之第一p型井和在集電極上且位於基極的第二側之第二p型井，第一淺溝槽隔絕區將基極與集電極隔開，以及在基極內的第二淺溝槽隔絕區；在基極、第一淺溝槽隔絕區、第二淺溝槽隔絕區、第一p型井和第二p型井上形成犧牲層；將犧牲層上的第一光阻圖案化，暴露出被第二淺溝槽隔絕區圍繞的開口；穿過犧牲層將p型材料植入至未被第一光阻覆蓋的基極的一區域；將犧牲層和第一光阻移除；經由p型材料植入在基極的頂端部分形成p+區；在基極上的第一淺溝槽隔絕區和第二淺溝槽隔絕區的頂端上放置第一遮罩，覆蓋基極的一區域，且暴露出第一p型井、第二p型井和p+區；蝕刻被第一遮罩暴露出來的第一p型井、第二p型井和p+區；以及形成SiGe層，在蝕刻的第一p型井上作為第一SiGe接點，在蝕刻的第二p型井上作為第二SiGe接點，以及在蝕刻的p+區形成發射極，發射極包括p+區和在p+區上的SiGe層。
本發明又另一實施例提供一種雙載子接合電晶體，此雙載子接合電晶體包括：由p型半導體材料製成的集電極；由集電極上的n型井製成的基極；發射極包括在基極上的p+區和在p+區上的SiGe層；第一淺溝槽隔絕區將發射極與基極隔開；第二淺溝槽隔絕區將基極與集電極隔開；第一n+接點設置在基極上且位於發射極的第一側和第二n+接點設置在基極 上且位於發射極的第二側；第一p型井設置在集電極上且位於基極的第一側和第二p型井設置在集電極上且位於基極的第二側；以及第一SiGe接點設置在第一p型井上和第二SiGe接點設置在第二p型井上。
100‧‧‧PNP垂直雙載子接合電晶體
101‧‧‧p+區
102、104、106、202‧‧‧淺溝槽隔絕區(STI)
103、203‧‧‧基極(n摻雜井區)
105、205‧‧‧集電極(p型基底)
107‧‧‧p型井
108‧‧‧n+接點
109‧‧‧SiGe層
110、210‧‧‧接點
111、211‧‧‧層間介電層(ILD)
121、221‧‧‧植入物
122、222‧‧‧犧牲氧化物層
131、231、133‧‧‧光阻
132‧‧‧遮罩層
212‧‧‧多晶矽阻抗材料
為了讓本發明之目的、特徵、及優點能更明顯易懂，以下配合所附圖式作詳細說明如下：第1(a)和1(b)圖係顯示一示範的PNP垂直雙載子接合電晶體的上視圖和剖面示意圖；第2(a)-2(k)圖係顯示依據一實施例，在製造PNP雙載子接合電晶體的製程步驟中的剖面示意圖；以及第3(a)-3(d)圖係顯示依據一實施例，在製造多晶矽電阻器的製程步驟中的剖面示意圖，經由光阻步驟其製程步驟與製造雙載子接合電晶體的製程共用。
在不同圖式中，除非特別指出，相對應的標號和符號通常與相對應的部件有關，這些圖式的繪製是為了清楚地顯示出與實施例有關的概念，因此不需按尺寸規格繪製。
以下詳細討論較佳實施例的製造與使用，然而，可理解的是，本揭示提供了許多可應用的發明概念，其可以在廣泛的各種特定領域中實施，在此所討論的特定實施例僅用於說明製造與使用本揭示的特定方式，並非用於限定本揭示的範圍。
在以下的說明中揭示用於雙載子接合電晶體(BJTs)的裝置及製造方法，此雙載子接合電晶體元件的發射極包括p+區以及在p+區上方的SiGe層，其可以顯著地改善PNP雙載子接合電晶體的效能。此製造方法係植入p+材料並在SiGe層底下形成p+區，藉此形成低成本的雙載子接合電晶體元件的發射極，因為其可以經由光阻步驟與在相同系統中的多晶矽電阻器的製造共用製程步驟。
第1(a)圖顯示一示範的實施例之PNP垂直雙載子接合電晶體100的上視圖，第1(b)圖顯示此相同實施例之PNP垂直雙載子接合電晶體100的剖面示意圖，在第1(a)圖所示之上視圖以及第1(b)圖所示之剖面圖中使用相同的標號來標示雙載子接合電晶體的相同部件。
如第1(a)和1(b)圖所示，集電極105在半導體基底中形成，此半導體基底在圖中未繪出，並且集電極105被隔絕區106圍繞，如第1(b)圖的剖面圖中所示之一對淺溝槽隔絕(STI)區106。針對PNP雙載子接合電晶體，集電極105是由p型半導體材料或p型材料製成的p型集電極(P-sub)，圖中並未繪出半導體基底，半導體基底可以是在PNP雙載子接合電晶體中的n型基底，並且可以由任何適當種類的半導體材料形成，例如矽。n摻雜井區(NW)103可在集電極105上形成而作為基極，其係由n型半導體材料或n型材料製成。發射極包括p+區101以及在p+區101上方形成的SiGe層109，p+區101為摻雜高濃度p型雜質的區域，而n+區為摻雜高濃度n型雜質的區域。當施加適當的電 壓時，電荷載子從發射極的SiGe層109和p+區101射出，穿過基極，並且射入集電極105中。集電極105、基極103以及包括p+區101和SiGe層109的發射極都藉由隔絕區(STI-(a)、STI-(b)、STI-(c))106、104和102分別地隔開，這些隔絕區如第1(b)圖所示為一對淺溝槽隔絕區(STIs)，例如一對STIs 106、104和102。
淺溝槽隔絕區(STIs)106、104和102可以是使用淺溝槽隔絕製程形成的氧化物區，但是淺溝槽隔絕區(STIs)106、104和102也可以使用其他方法形成，並且可由任何合適種類的介電材料，例如其他氧化物或氮化物形成，淺溝槽隔絕區(STI)102將發射極與基極隔開，淺溝槽隔絕區(STI)104將基極與集電極隔開，並且淺溝槽隔絕區(STI)106將集電極與在相同系統中的其他元件隔開，其他元件可以是另一雙載子接合電晶體或一些其他元件。
如第1(b)圖所示，第一p型井(PW)107在位於基極103的第一側的集電極105上形成，而第二p型井(PW)107則是在基極103的第二側形成。第一SiGe接點109放置在介於淺溝槽隔絕區(STI)104與106之間的第一p型井(PW)上，而第二SiGe接點109則放置在介於淺溝槽隔絕區(STI)104與106之間的第二p型井(PW)上。類似地，第一n+接點(N+)108放置在介於淺溝槽隔絕區(STI)102與104之間的基極103上，並且在發射極的第一側上形成，而第二n+接點108則放置在介於淺溝槽隔絕區(STI)102與104之間的基極103上，並且在發射極的第二側上形成。層間介電層(inter-level dielectric；ILD)111位於發射極、 第一n+接點、第二n+接點、第一SiGe接點、第二SiGe接點以及淺溝槽隔絕區STIs上，在層間介電層(ILD)111內的複數個接點110分別連接至發射極、第一n+接點、第二n+接點、第一SiGe接點和第二SiGe接點。層間介電層(ILD)111可由超低(ultra-low)介電常數材料製成，此材料可以是任何具有相對較弱的機械強度的材料。雙載子接合電晶體可以進一步包括多層內連線結構，其包含未繪出的多層金屬層。
第2(a)-2(k)圖顯示依據一實施例，例如產生第1(a)-1(b)圖中所示之PNP雙載子接合電晶體(BJT)100的製程步驟之剖面示意圖。
如第2(a)圖所示，元件具有在未繪出的半導體基底內形成，且用於PNP BJT的集電極105，集電極105是由p型材料製成的p型集電極，在集電極105上形成n型摻雜井區(NW)103作為基極，基極由n型半導體材料或n型材料製成。第一p型井(PW)107在基極103的第一側上形成，而第二p型井(PW)107則在基極103的第二側上形成，第一p型井107和第二p型井107都位於集電極105上，在後續製程步驟中，將在第一p型井107和第二p型井107上形成用於雙載子接合電晶體(BJT)的接點。
集電極105和基極103藉由一對淺溝槽隔絕區(STIs)104隔開，淺溝槽隔絕區(STIs)102則圍繞發射極所在的區域而形成，雙載子接合電晶體(BJT)可進一步被第2(a)圖中未繪出的淺溝槽隔絕區(STIs)圍繞。淺溝槽隔絕區(STIs)102和104係使用溝槽隔絕製程，例如微影、蝕刻以及使用溝槽介電 材料，例如其他氧化物或氮化物填充溝槽而形成。淺溝槽隔絕區(STIs)102將基極與後續形成的發射極隔開，淺溝槽隔絕區(STIs)104則將基極與集電極隔開，並且可使用淺溝槽隔絕區(STIs)106將集電極與在相同系統中的其他元件隔開，其他元件可以是另一雙載子接合電晶體(BJT)或一些其他元件。
可在基極103、淺溝槽隔絕區(STIs)102和104以及位於集電極105上方的p型井107上形成犧牲氧化物層(sacrificial oxide layer；SAC OX)122，犧牲氧化物層122為後續進行井區佈植時的保護層，犧牲氧化物層122可藉由例如熱氧化製程形成。
如第2(b)圖所示，在犧牲氧化物層122的部分區域上方形成圖案化的光阻(PR)131，讓被淺溝槽隔絕區102圍繞的區域暴露出來，以進行後續製程。在此所使用的光阻131以及任何其他光阻可以是任何習知或以後發展出來的光阻材料，被淺溝槽隔絕區102圍繞的暴露區域將用於形成雙載子接合電晶體(BJT)的發射極。
PNP發射極的植入物(P+)121可以是p型摻雜物，其可以穿過犧牲氧化物層122植入至基極103未被光阻131覆蓋的區域內，在整篇描述中以及在此使用的p型材料可以是任何習知或以後針對p型離子植入而發展出來的材料，例如硼、氟化硼(boron fluoride)、銦或前述材料的組合，p型離子的植入形成摻雜濃度增加的垂直PNP雙載子接合電晶體(BJT)的發射極。
如第2(c)圖所示，將犧牲氧化物層122移除，並且 也將光阻131移除，光阻131和犧牲氧化物層122可藉由抵抗層剝離(resist-stripping)方法，例如藉由乾蝕刻、濕蝕刻或前述之組合而移除，抵抗層剝離方法在基極和淺溝槽隔絕區的表面停止。
如第2(d)圖所示，由PNP發射極的植入物121在基極103上形成p+區101，經由摻雜物擴散製程，例如熱成長爐製程(thermal growth furnace process)或快速熱退火(RTA)，基極103內的植入物121可形成p+區101，p+區101的厚度範圍可以從約10nm至60nm，此範圍取決於邊界摻雜濃度(boundary doping concentration)的定義，在一實施例中，邊界摻雜濃度可以是最大濃度(peak concentration)的0.1倍。
如第2(e)圖所示，進行第一p型井和第二p型井107以及p+區101的蝕刻，其可藉由使用氫氧化四甲基銨(tetramethylammonium hydroxide；TMAH)的濕蝕刻進行。第一遮罩層132可放置在基極103與淺溝槽隔絕區(STIs)102和104的頂端上，以覆蓋不需蝕刻的區域，第一遮罩層可以是硬遮罩層，例如為氧化物或SiN硬遮罩。在未被第一遮罩層132覆蓋的位於基極第一側的第一p型井107、位於基極第二側的第二p型井107以及位於基極頂端部分的p+區101上進行蝕刻。
如第2(f)圖所示，在第2(e)圖所示之步驟中被蝕刻的區域上形成SiGe層109，在第一p型井107上方形成的SiGe層109係作為第一p型井107的第一SiGe接點109，在第二p型井107上方形成的SiGe層109係作為第二SiGe接點109，p+區101與形 成在p+區101上方的SiGe層一起形成雙載子接合電晶體(BJT)的發射極。
可藉由磊晶(epitaxy)形成SiGe層，SiGe層109可在低溫例如低於約700℃的溫度磊晶成長，可藉由選擇性的磊晶成長形成SiGe層109，其使用的磊晶條件為在此技術領域中具有通常知識者所知，例如可使用SiH4前驅物作為矽的來源，並且可使用GeH4前驅物作為Ge的來源，Ge的濃度可取決於元件的需求而改變，Si來源前驅物與Ge來源前驅物可以在氫氣中稀釋，並且SiGe層109的成長可以在約500℃至約700℃的溫度發生，SiGe層109的厚度也可取決於元件的需求而改變，通常SiGe層109的厚度從約5nm至約60nm。
如第2(g)圖所示，將第一遮罩層132例如SiN硬遮罩移除，使得後續的製程可以進行。如第2(h)圖所示，可在SiGe層109的頂端上形成第二光阻(PR)133，使得n型材料可以植入基極中。將SiGe層上的第二光阻133圖案化，暴露出在發射極的第一側上，未被SiGe層覆蓋的基極的第一區，並且暴露出在發射極的第二側上，未被SiGe層覆蓋的基極的第二區。在此使用的n型材料可以是任何習知或以後針對n型離子植入而發展出來的材料，例如砷、磷、銻或前述材料的組合，n型離子的植入在發射極的第一側上形成第一n+接點108，並且在發射極的第二側上形成第二n+接點108。
在n型佈植之後，可藉由任何抵抗層剝離方法將光阻131除去，其結果如第2(i)圖所示，在基極103上方形成兩個 n+接點108。
如第2(j)圖所示，可在包括第一SiGe接點109、第二SiGe接點109、發射極的SiGe層109、第一n+接點108、第二n+接點108的元件表面上形成層間介電層(ILD)111，層間介電層(ILD)111可由超低介電常數材料製成，此材料可以是任何具有相對較弱的機械強度的材料。
如第2(k)圖所示，可在層間介電層(ILD)111內形成複數個接點110，個別地連接至第一SiGe接點、第二SiGe接點、發射極的SiGe層、第一n+接點和第二n+接點，可藉由例如接點蝕刻、NiSi的形成以及鎢插塞的步驟形成接點110，可使用NiSi或其他矽化物材料作為界面層(interfacial layer)，以降低接觸阻抗。雙載子接合電晶體(BJT)可以進一步包括未繪出的多層內連線結構，其包含多層金屬層。
在第2(a)-2(k)圖中所示之方法形成了雙載子接合電晶體(BJT)元件，此形成的雙載子接合電晶體(BJT)的發射極包括p+區101以及在p+區101上方的SiGe層109，其可以顯著地改善PNP BJT的效能，植入p+材料並且在SiGe層底下形成p+區以形成雙載子接合電晶體(BJT)的發射極的方法具有低成本的好處，因為此方法可以與在相同系統中形成多晶矽電阻器的光阻步驟共用製程步驟，亦即經由光阻的圖案化步驟，在相同系統中的雙載子接合電晶體(BJT)與多晶矽電阻器之製造可共用相同的製程步驟。
第3(a)-3(d)圖係顯示依據一實施例，產生多晶矽電 阻器的示範製程步驟之剖面示意圖，當系統具有雙載子接合電晶體與多晶矽電阻器兩者時，一直到光阻步驟為止，製造多晶矽電阻器的製程步驟都可以與製造雙載子接合電晶體的製程共用。含有多晶矽電阻器與雙載子接合電晶體兩者的系統可包含能隙行為電路(bandgap behavioral circuits)或能隙參考電路(bandgap reference circuits)，其可以用在許多需要電壓參考的類比電路中，例如類比/數位轉換器(A/D converter)和數位/類比轉換器(D/A converter)。多晶矽電阻器以其片電阻值為特徵，為了努力去降低晶片尺寸，在小面積內需製造具有高片電阻值的多晶矽電阻器。
如第3(a)圖所示，元件具有由p型材料製成的p型基底(P-sub)205，可在p型基底205上形成n型摻雜井區(NW)203，可使用溝槽隔絕製程，例如微影、蝕刻以及使用溝槽介電材料，例如其他氧化物或氮化物填充溝槽，藉此在n型摻雜井區203內形成一個或複數個淺溝槽隔絕區(STIs)202。淺溝槽隔絕區(STIs)202將多晶矽電阻器與在相同系統內的其他元件隔開，其他元件可以是雙載子接合電晶體(BJT)或一些其他元件。在第3(a)圖中繪出三個淺溝槽隔絕區(STIs)202，此數量僅用於說明，並非用於限定本揭示，在n型摻雜井區203內可以有一個或任何其他數量的淺溝槽隔絕區(STIs)202，淺溝槽隔絕區(STIs)202可以與第2(a)圖中顯示的淺溝槽隔絕區(STIs)102和104同時形成，或者也可以在不同時間形成。
可在n型摻雜井區203和淺溝槽隔絕區(STIs)202上 形成犧牲氧化物層(SAC OX)222，犧牲氧化物層222可作為後續進行的井區佈植的保護層，可藉由例如熱氧化製程形成犧牲氧化物層222，犧牲氧化物層222可以與第2(a)圖中顯示的犧牲氧化物層122同時形成，或者也可以在不同時間形成。
如第3(b)圖所示，可在犧牲氧化物層222的部分區域上方形成圖案化的光阻(PR)231，針對後續製程，讓被淺溝槽隔絕區(STIs)202圍繞的區域暴露出來。在此所使用的光阻231以及任何其他光阻可以是任何習知或以後發展出來的光阻材料，光阻231可以與第2(b)圖中顯示的光阻131同時形成。
因為光阻231可以與光阻131同時形成，PNP發射極的植入物221的植入可以與如第2(b)圖所示之PNP發射極的植入物121穿過犧牲氧化物層122植入至基極103未被光阻131覆蓋的區域同時進行，對於形成多晶矽電阻器而言，植入物221在後續步驟中沒有作用，因此在第3(c)-3(d)圖中未繪出植入物221。
如第3(c)圖所示，可對淺溝槽隔絕區(STI)202進行蝕刻，其可藉由使用HF：H2O(1：50)溶劑之濕蝕刻進行。淺溝槽隔絕區(STI)202的蝕刻可藉由乾蝕刻或乾蝕刻與濕蝕刻的組合進行，淺溝槽隔絕區(STI)202的開口之寬度範圍可以從約0.5μm至2μm，淺溝槽隔絕區(STI)202的深度可約為200nm，而此蝕刻的深度範圍則可約為40nm，使得剩餘的淺溝槽隔絕區(STI)202的深度約為160nm。
如第3(d)圖所示，可將犧牲氧化物層222移除，並 且也可將光阻231移除。光阻231和犧牲氧化物層222可藉由抵抗層剝離方法，例如藉由乾蝕刻、濕蝕刻或前述之組合進行移除。
可在蝕刻後的淺溝槽隔絕區(STI)202內形成多晶矽阻抗材料(polysilicon resistive material)212，可使用沈積製程與微影圖案化製程形成多晶矽阻抗材料212。沈積製程可包含例如化學氣相沈積(chemical vapor deposition；CVD)、電漿增強型化學氣相沈積法(plasma enhanced chemical vapor deposition；PECVD)、蒸鍍、物理氣相沈積(physical vapor deposition；PVD)、濺鍍、化學溶液沈積(chemical solution deposition)、原子層沈積(atomic layer deposition；ALD)以及其他類似的沈積製程；微影製程可以是深紫外光(DUV)，並且蝕刻製程例如為在具有化學品Cl2或HBr的電漿腔室內進行的乾蝕刻製程，多晶矽阻抗材料212的厚度範圍可以從約10nm至100nm。
可在蝕刻後的淺溝槽隔絕區(STIs)、多晶矽阻抗材料212以及n型摻雜井區203上形成層間介電層(ILD)211，層間介電層(ILD)211可由超低介電常數材料製成，此材料可以是任何具有相對較弱的機械強度的材料。此外，可在層間介電層(ILD)211內形成複數個接點210，其連接至淺溝槽隔絕區(STI)202、n型摻雜井區203以及多晶矽阻抗材料212。這些接點210可藉由例如接點蝕刻、NiSi的形成以及井區插塞的步驟形成，可使用NiSi或其他矽化物材料作為界面層，以降低接觸阻 抗。
雖然本發明已揭露較佳實施例如上，然其並非用以限定本發明，在此技術領域中具有通常知識者當可瞭解，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100‧‧‧PNP垂直雙載子接合電晶體
101‧‧‧p+區
102、104、106‧‧‧淺溝槽隔絕區(STI)
103‧‧‧基極(n摻雜井區)
105‧‧‧集電極(p型基底)
107‧‧‧p型井
108‧‧‧n+接點
109‧‧‧SiGe層
110‧‧‧接點
111‧‧‧層間介電層(ILD)

Claims (11)

  1. 一種雙載子接合電晶體，包括：一集電極，由p型半導體材料製成；一基極，由該集電極上的n型井製成；以及一發射極，包括在該基極上的一p+區和在該p+區上的一SiGe層。
  2. 如申請專利範圍第1項所述之雙載子接合電晶體，更包括：一第一淺溝槽隔絕區，將該發射極與該基極隔開；以及一第二淺溝槽隔絕區，將該基極與該集電極隔開。
  3. 如申請專利範圍第2項所述之雙載子接合電晶體，更包括：一第一n+接點設置在該基極上，且位於該發射極的一第一側及一第二n+接點設置在該基極上，且位於該發射極的一第二側；一第一p型井設置在該集電極上，且位於該基極的一第一側及一第二p型井設置在該集電極上，且位於該基極的一第二側；一第一SiGe接點設置在該第一p型井上及一第二SiGe接點設置在該第二p型井上；一層間介電層設置在該發射極、該第一n+接點、該第二n+接點、該第一SiGe接點和該第二SiGe接點上；以及複數個接點設置在該層間介電層內，分別連接至該發射極、該第一n+接點、該第二n+接點、該第一SiGe接點和該第二SiGe接點。
  4. 如申請專利範圍第1項所述之雙載子接合電晶體，其中該p+ 區包括一p型材料，其係選自於由硼、氟化硼、銦以及前述之組合所組成的群組。
  5. 如申請專利範圍第3項所述之雙載子接合電晶體，其中該發射極的該SiGe層、該第一SiGe接點以及該第二SiGe接點的厚度從1nm至20nm。
  6. 如申請專利範圍第3項所述之雙載子接合電晶體，其中該第一n+接點和該第二n+接點包括一材料，其係選自於由砷、磷、銻以及前述之組合所組成的群組。
  7. 一種雙載子接合電晶體的製造方法，包括：提供一半導體基底，包括一集電極、一基極在該集電極上、一第一p型井在該集電極上且位於該基極的一第一側和一第二p型井在該集電極上且位於該基極的一第二側，一第一淺溝槽隔絕區將該基極與該集電極隔開，以及一第二淺溝槽隔絕區在該基極內；在該基極、該第一淺溝槽隔絕區、該第二淺溝槽隔絕區、該第一p型井和該第二p型井上形成一犧牲層；將該犧牲層上的一第一光阻圖案化，暴露出被該第二淺溝槽隔絕區圍繞的一開口；穿過該犧牲層將一p型材料植入至未被該第一光阻覆蓋的該基極的一區域；將該犧牲層和該第一光阻移除；經由該p型材料植入在該基極的一頂端部分形成一p+區；在該基極上的該第一淺溝槽隔絕區和該第二淺溝槽隔絕區 的頂端上放置一第一遮罩，覆蓋該基極的一區域，且暴露出該第一p型井、該第二p型井和該p+區；蝕刻被該第一遮罩暴露出來的該第一p型井、該第二p型井和該p+區；以及形成一SiGe層，在該蝕刻的第一p型井上作為一第一SiGe接點，在該蝕刻的第二p型井上作為一第二SiGe接點，以及在該蝕刻的p+區形成一發射極，該發射極包括該p+區和在該p+區上的該SiGe層。
  8. 如申請專利範圍第7項所述之雙載子接合電晶體的製造方法，更包括：將該SiGe層上的一第二光阻圖案化，暴露出在該發射極的一第一側上未被該SiGe層覆蓋的該基極的一第一區域，以及暴露出在該發射極的一第二側上未被該SiGe層覆蓋的該基極的一第二區域；在未被該第二光阻覆蓋的該基極的該區域內植入一n型材料，藉此在該發射極的該第一側上形成一第一n+接點，以及在該發射極的該第二側上形成一第二n+接點；移除該第二光阻；在該第一SiGe接點、該第二SiGe接點、該發射極的該SiGe層、該第一n+接點和該第二n+接點上形成一層間介電層；在該層間介電層內形成複數個接點，連接至該第一SiGe接點、該第二SiGe接點、該發射極的該SiGe層、該第一n+接點和該第二n+接點。
  9. 如申請專利範圍第7項所述之雙載子接合電晶體的製造方法，其中形成一SiGe層的該步驟包括藉由磊晶形成該SiGe層；或經由一SiH4的矽來源和一GeH4的Ge來源形成該SiGe層。
  10. 如申請專利範圍第7項所述之雙載子接合電晶體的製造方法，其中形成一p+區的該步驟包括藉由一快速熱擴散製程由該植入的p型材料形成該p+區。
  11. 如申請專利範圍第7項所述之雙載子接合電晶體的製造方法，更包括在該半導體基底上形成一多晶矽電阻器，其中經由該第一光阻的圖案化步驟，製造該多晶矽電阻器與該雙載子接合電晶體的製程共用相同的製程步驟。
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