JP2016004967A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】異なる領域に形成されるシリサイド膜が繋がることを抑制する。
【解決手段】第1導電型領域31、51のうちのブロック膜36、54から露出する部分および第2導電型領域33、53のうちのブロック膜36、54から露出する部分の少なくともいずれか一方に、結晶欠陥層40、57を形成した後、シリサイド膜37、39、55、56を形成する。これによれば、結晶欠陥層40、57が形成されている部分では、シリサイド膜37、39、55、56が基板1の面方向に沿って過剰に成長することを抑制でき、シリサイド膜37、39、55、56が繋がることを抑制できる。
【選択図】図4
【解決手段】第1導電型領域31、51のうちのブロック膜36、54から露出する部分および第2導電型領域33、53のうちのブロック膜36、54から露出する部分の少なくともいずれか一方に、結晶欠陥層40、57を形成した後、シリサイド膜37、39、55、56を形成する。これによれば、結晶欠陥層40、57が形成されている部分では、シリサイド膜37、39、55、56が基板1の面方向に沿って過剰に成長することを抑制でき、シリサイド膜37、39、55、56が繋がることを抑制できる。
【選択図】図4
Description
本発明は、シリサイド膜を有する半導体装置およびその製造方法に関するものである。
従来より、シリコン基板の表層部にベース領域およびコレクタ領域が形成され、ベース領域の表層部にエミッタ領域が形成されたバイポーラトランジスタを備える半導体装置が提案されている(例えば、特許文献1参照)。そして、このような半導体装置では、ベース領域、コレクタ領域、エミッタ領域の表層部には、配線抵抗を低減するため、電極と接続される部分にシリサイド膜が形成されている。
このような半導体装置は、次のように製造される。すなわち、シリコン基板の一面にレジストを配置してフォトリソグラフィー等で当該レジストをパターニングする。そして、レジストをマスクとして不純物をイオン注入して熱拡散することにより、ベース領域、エミッタ領域、コレクタ領域を適宜形成する。次に、レジストを除去した後、シリコン基板の一面に酸化膜を形成し、当該酸化膜をエッチング等でパターニングする。具体的には、シリコン基板のうちの上記シリサイド膜を形成する領域が露出するように、酸化膜をパターニングしてブロック膜を形成する。詳述すると、シリコン基板において、少なくともベース領域のうちの電極と接続される部分とエミッタ領域のうちの電極と接続される部分の間上にブロック膜を形成する。次に、シリコン基板上にTiやCo等の金属膜を堆積した後、熱処理を行うことにより、シリコン基板のうちのブロック膜から露出する部分と金属膜とを固相反応させる。これにより、シリサイド膜が形成され、上記半導体装置が製造される。
しかしながら、上記製造方法では、酸化膜をエッチングでパターニングしてブロック膜を形成している。このため、ブロック膜が所望の形成位置に対して位置ずれする可能性があり、ブロック膜におけるシリコン基板の面方向に沿った方向の長さが短くなる可能性がある。つまり、ベース領域に形成されるシリサイド膜とエミッタ領域に形成されるシリサイド膜との間隔が所望の間隔に対して短くなることがある
また、ブロック膜は、酸化膜がエッチングでパターニングすることによって形成されており、端部(エッチングされる部分とエッチングされない部分の境界部分)の形状が不安定になり易い。具体的には、ブロック膜の端部は、シリコン基板の一面に対して垂直とならず、いわゆるサイドエッチングされる可能性がある。この場合、シリサイド膜がブロック膜の下方まで潜り込んで反応する過剰反応が発生することがある。
また、ブロック膜は、酸化膜がエッチングでパターニングすることによって形成されており、端部(エッチングされる部分とエッチングされない部分の境界部分)の形状が不安定になり易い。具体的には、ブロック膜の端部は、シリコン基板の一面に対して垂直とならず、いわゆるサイドエッチングされる可能性がある。この場合、シリサイド膜がブロック膜の下方まで潜り込んで反応する過剰反応が発生することがある。
このため、上記製造方法では、ベース領域に形成されるシリサイド膜とエミッタ領域に形成されるシリサイド膜とが繋がってしまう可能性がある。
本発明は上記点に鑑みて、異なる領域に形成されるシリサイド膜が繋がることを抑制できる半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項1に記載の発明では、一面(1a)を有し、シリコンを含有する基板(1)と、基板の一面側の表層部に形成された第1導電型領域(31、51)と、第1導電型領域の表層部に形成された第2導電型領域(33、52)と、基板の一面上において、第2導電型領域の外縁部から第1導電型領域に渡って形成されたブロック膜(36、54)と、第1導電型領域のうちのブロック膜から露出する部分に形成されたシリサイド膜(37、55)と、第2導電型領域のうちのブロック膜から露出する部分に形成されたシリサイド膜(39、56)と、を備え、以下の点を特徴としている。
すなわち、第1導電型領域に形成されるシリサイド膜の下方および第2導電型領域に形成されるシリサイド膜の下方の少なくともいずれか一方には、結晶欠陥層(40、57)が形成されていることを特徴としている。
これによれば、結晶欠陥層が形成されている部分では、シリサイド膜が基板の面方向に沿って過剰に成長することが抑制される。このため、第1導電型領域に形成されているシリサイド膜と第2導電型領域に形成されているシリサイド膜とが繋がることが抑制される。
また、請求項3に記載の発明では、基板を用意する工程と、基板の一面側の表層部に第1導電型領域を形成する工程と、第1導電型領域の表層部に第2導電型領域を形成する工程と、第1、第2導電型領域におけるシリサイド膜が形成されるシリサイド膜形成領域の少なくともいずれか一方の形成領域に結晶欠陥層(40、57)を形成する工程と、基板の一面に酸化膜を形成し、当該酸化膜をエッチングによってパターニングすることにより、ブロック膜を形成する工程と、基板の一面側に金属膜を成膜した後に熱処理を行うことにより、第1、第2導電型領域にシリサイド膜を形成する工程と、を行うことを特徴としている。
これによれば、第1、第2導電型領域のシリサイド膜形成領域の少なくともいずれか一方の形成領域に結晶欠陥層を形成した後、シリサイド膜を形成している。このため、結晶欠陥層が形成されている部分は、シリサイド膜が基板の面方向に過剰に成長することを抑制でき、第1導電型領域に形成されるシリサイド膜と第2導電型領域に形成されるシリサイド膜とが繋がることを抑制できる。
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
(第1実施形態)
本発明の第1実施形態ついて説明する。本実施形態では、CMOSトランジスタおよびNPN型バイポーラトランジスタが混載されたいわゆるBiCMOSに本発明を適用した例を説明する。
本発明の第1実施形態ついて説明する。本実施形態では、CMOSトランジスタおよびNPN型バイポーラトランジスタが混載されたいわゆるBiCMOSに本発明を適用した例を説明する。
図1に示されるように、半導体装置は、N−型のシリコン基板1を備え、シリコン基板1の表層部側にN型ウェル2が形成されている。このシリコン基板1には、一面1aに形成された溝部3に絶縁膜4が埋め込まれることによって構成される第1〜第4STI(Shallow Trench Isolation)5a〜5dが形成されている。そして、第1STI5aにより、CMOSトランジスタが形成されるCMOSトランジスタ形成領域10とバイポーラトランジスタが形成されるバイポーラトランジスタ形成領域30とが区画されている。なお、本実施形態では、CMOSトランジスタ形成領域10が本発明の第2素子形成領域に相当し、バイポーラトランジスタ形成領域30が本発明の第1素子形成領域に相当している。
CMOSトランジスタ形成領域10では、シリコン基板1(N型ウェル2)の表層部にP型のベース領域(P型ウェル)11aおよびN型のベース領域(N型ウェル)11bが形成され、各ベース領域11a、11bが第2、第3STI5b、5cにより区画されている。詳述すると、第2STI5bおよび第3STI5cで囲まれる領域にベース領域11aが形成され、第1STI5aおよび第3STI5cで囲まれる領域にベース領域11bが形成されている。
そして、ベース領域11aには、N型のソース領域12aが第2STI5bに接するように形成され、N型のドレイン領域13aが第3STI5cに接すると共に、ソース領域12aと離間するように形成されている。同様に、ベース領域11bには、P型のソース領域12bが第3STI5cに接するように形成され、P型のドレイン領域13bが第1STI5aに接すると共に、ソース領域12bと離間するように形成されている。
また、各ベース領域11a、11b上には、酸化膜で構成されるゲート絶縁膜14a、14bを介して多結晶シリコンで構成されるゲート電極15a、15bが形成されている。詳述すると、ゲート絶縁膜14a、14bは、それぞれベース領域11a、11bのうちのソース領域12a、12bおよびドレイン領域13a、13bで挟まれる部分上に形成されている。そして、各ゲート電極15a、15bの側壁には、それぞれ酸化膜で構成されるサイドウォールスペーサ16a、16bが形成されている。また、各ゲート電極15a、15b上には、それぞれシリサイド膜17a、17bが形成されている。
さらに、シリコン基板1の一面1aには、図示しないソース電極およびドレイン電極が形成されている。そして、各ソース領域12a、12bの表層部には、各ソース電極と接続されるシリサイド膜18a、18bが形成されている。同様に、各ドレイン領域13a、13bの表層部には、各ドレイン電極と接続されるシリサイド膜19a、19bが形成されている。
また、本実施形態では、ソース領域12bおよびドレイン領域13b内から各領域12b、13bの下方に渡って結晶欠陥層20が形成されている。
一方、バイポーラトランジスタ形成領域30では、シリコン基板1(N型ウェル2)の表層部にP型のベース領域31およびN型のコレクタ領域32が形成され、これらベース領域31およびコレクタ領域32は、第1、第4STI5a、5dによって区画されている。詳述すると、バイポーラトランジスタ形成領域30では、第1、第4STI5a、5dは、環状に形成され、第4STI5dは第1STI5aの内側に形成されている。そして、第4STI5dで囲まれる領域にベース領域31が形成され、第1STI5aと第4STI5dとの間の領域にコレクタ領域32が形成されている。
ベース領域31には、表層部の略中央部にN型のエミッタ領域33が形成されている。また、ベース領域31には、表層部に、エミッタ領域33と離間すると共に、第4STI5dと接するように、ベース領域31よりも高不純物濃度とされたコンタクト領域34が形成されている。このコンタクト領域34は、第4STI5dに沿って形成されており、エミッタ領域33を囲む環状に形成されている。また、コレクタ領域32には、コレクタ領域32よりも高不純物濃度とされたコンタクト領域35が形成されている。
さらに、シリコン基板1の一面1aには、コンタクト領域34とエミッタ領域33との間の部分に酸化膜で構成されるブロック膜36が形成されている。具体的には、ブロック膜36は、コンタクト領域34の内縁部からエミッタ領域33の外縁部に渡って形成されている。このブロック膜36は、具体的には後述するが、酸化膜がエッチングされることによって形成されるものであり、シリサイド膜37、39を形成する際のマスクとなるものである。
さらに、シリコン基板1の一面1aには、図示しないベース電極、コレクタ電極、エミッタ電極が形成されている。そして、コンタクト領域34(ベース領域31)のうちのブロック膜36から露出する部分の表層部、コンタクト領域35(コレクタ領域32)の表層部、エミッタ領域33のうちのブロック膜36から露出する部分の表層部には、それぞれ各電極と電気的に接続されるシリサイド膜37〜39が形成されている。
そして、本実施形態では、コンタクト領域34からコンタクト領域34の下方に渡って結晶欠陥層40が形成されている。この結晶欠陥層40は、シリコン基板1の面方向に沿ったシリサイド膜37の成長を制御するためのものである。つまり、シリサイド膜37がエミッタ領域33側に過剰に成長することを抑制するためのものである。
また、結晶欠陥層40は、ベース領域31とN型ウェル2とのPN接合面、およびベース領域31とエミッタ領域33とのPN接合面と接すると、結晶欠陥層40を介してPN接合面を通り抜けるリーク電流を増加させる原因となる。このため、本実施形態では、結晶欠陥層40は、N型ウェル2およびエミッタ領域33と離間して形成されている。つまり、ベース領域31とN型ウェル2とのPN接合面、およびベース領域31とエミッタ領域33とのPN接合面から離間して形成されている。
なお、本実施形態では、ベース領域31が本発明の第1導電型領域に相当し、エミッタ領域33が本発明の第2導電型領域に相当している。
以上が本実施形態における半導体装置の構成である。次に、上記半導体装置の製造方法について図2〜図4を参照しつつ説明する。
まず、図2(a)に示されるように、一面1aを有するシリコン基板1を用意する。
そして、図2(b)に示されるように、シリコン基板1にN型不純物をイオン注入すると共に熱処理をすることにより、シリコン基板1の一面1a側にN型ウェル2を形成する。
次に、図2(c)に示されるように、シリコン基板1の一面1aに図示しないマスクを配置し、ドライエッチング等によって複数の溝部3を形成する。そして、CVD(Chemical Vapor Deposition)法等により、溝部3が埋め込まれるように絶縁膜4を成膜した後にCMP(Chemical Mechanical Polishing)法等で平坦化することにより、上記第1〜第4STI5a〜5dを形成する。
次に、図2(d)に示されるように、シリコン基板1の一面1aに図示しないマスクを配置し、P型不純物をイオン注入して熱処理する。これにより、CMOSトランジスタ形成領域10において、第2、第3STI5b、5cにて囲まれる領域にP型のベース領域11aを形成する。また、バイポーラトランジスタ形成領域30において、第4STI5dにて囲まれる領域にP型のベース領域31を形成する。
続いて、図3(a)に示されるように、シリコン基板1の一面1aに図示しないマスクを配置し、N型不純物をイオン注入して熱処理する。これにより、CMOSトランジスタ形成領域10において、第1、第2STI5a、5bにて囲まれる領域にN型のベース領域11bを形成する。また、バイポーラトランジスタ形成領域30において、第1、第4STI5a、5dの間の領域にN型のコレクタ領域32を形成すると共に、ベース領域31の表層部の略中央部にN型のエミッタ領域33を形成する。
そして、図3(b)に示されるように、CMOSトランジスタ形成領域10において、シリコン基板1の一面1aに酸化膜を形成して当該酸化膜をエッチング等によってパターニングすることにより、各ベース領域11a、11b上にゲート絶縁膜14a、14bを形成する。続いて、多結晶シリコン等を形成して当該多結晶シリコンをエッチング等によってパターニングすることにより、各ゲート絶縁膜14a、14b上にゲート電極15a、15bを形成する。
次に、図3(c)に示されるように、CMOSトランジスタ形成領域10において、酸化膜を成膜した後、ゲート電極15a、15bの側壁のみに酸化膜が残るようにエッチバックすることにより、サイドウォールスペーサ16a、16bを形成する。
続いて、図3(d)に示されるように、シリコン基板1の一面1aに図示しないレジストを配置し、当該レジストをフォトリソグラフィーによってパターニングする。そして、このレジストをマスクとし、N型不純物をイオン注入して熱処理することにより、CMOSトランジスタ形成領域10において、ソース領域12aおよびドレイン領域13aを形成する。また、バイポーラトランジスタ形成領域30において、コレクタ領域32にコンタクト領域35を形成する。なお、CMOSトランジスタ形成領域10では、ゲート電極15aおよびサイドウォールスペーサ16aがマスクとなる。つまり、ソース領域12aおよびドレイン領域13aは、ゲート電極15aおよびサイドウォールスペーサ16aに対して自己整合的に形成される。このため、ゲート電極15a(ゲート絶縁膜14a)の位置ずれが発生したとしても、ソース領域12aとドレイン領域13aとの間隔は変化しない。
次に、図4(a)に示されるように、シリコン基板1の一面1aに図示しないレジストを配置し、当該レジストをフォトリソグラフィーによってパターニングする。そして、このレジストをマスクとし、P型不純物をイオン注入して熱処理することにより、CMOSトランジスタ形成領域10において、ソース領域12bおよびドレイン領域13bを形成する。また、バイポーラトランジスタ形成領域30において、ベース領域31にエミッタ領域33およびコンタクト領域34を形成する。なお、CMOSトランジスタ形成領域10では、上記図3(d)の工程と同様に、ゲート電極15bおよびサイドウォールスペーサ16bがマスクとなるため、ソース領域12bおよびドレイン領域13bは、ゲート電極15bおよびサイドウォールスペーサ16bに対して自己整合的に形成される。
続いて、図4(b)に示されるように、上記図4(a)の工程で形成したレジストをそのままマスクとして用い、シリコン基板1の一面1aに対する法線方向からイオン注入を行う。これにより、CMOSトランジスタ形成領域10において、ソース領域12bおよびドレイン領域13b内から各領域12b、13bの下方に渡って結晶欠陥層20が形成される。また、バイポーラトランジスタ形成領域30において、コンタクト領域34内からコンタクト領域34の下方に渡って結晶欠陥層40が形成される。
なお、この工程におけるイオン注入では、例えば、Ar、Xe、C、F、Ge、Si、Sb、In等をイオン注入することにより、結晶欠陥層20、40を形成する。また、結晶欠陥層40は、上記のように、バイポーラトランジスタ形成領域30において、ベース領域31からN型ウェル2およびエミッタ領域33に達しないように形成される。
次に、図4(c)に示されるように、CVD法等によって酸化膜を成膜した後、当該酸化膜をエッチングによってパターニングすることにより、シリサイド膜37、39を形成したくない部分にブロック膜36を形成する。すなわち、コンタクト領域34の内側の部分からエミッタ領域33の外側の部分に渡るブロック膜36を形成する。
なお、この工程では、酸化膜をエッチングによってパターニングすることでブロック膜36を形成しているため、ブロック膜36は、所望の形成位置に対して位置ずれが発生する可能性がある。つまり、ブロック膜36のシリコン基板1の一面1aに沿った方向の長さ(図4(c)中紙面左右方向の長さであり、以下では単にブロック膜36の長さという)が短くなることがある。言い換えると、シリサイド膜37、39が形成される領域の間隔が所望の間隔に対して短くなることがある。また、ブロック膜36の端部がサイドエッチングされていることもある。
次に、図4(d)に示されるように、シリコン基板1上にTiやCo等の金属膜を堆積した後、熱処理を行うことにより、ブロック膜36が形成されていない部分のシリコンと金属膜とを固相反応させる。これにより、CMOSトランジスタ形成領域10において、ソース領域12aおよびドレイン領域13aにシリサイド膜18a、19aが形成される。同様に、ソース領域12bおよびドレイン領域13bにシリサイド膜18b、19bが形成される。また、ゲート電極15a、15b上にシリサイド膜17a、17bが形成される。
そして、バイポーラトランジスタ形成領域30において、コンタクト領域34、35およびエミッタ領域33にシリサイド膜37〜39が形成される。このとき、コンタクト領域34内には、結晶欠陥層40が形成されており、コンタクト領域34内に形成されるシリサイド膜37は、結晶欠陥を修復しつつ形成される。このため、シリサイド膜37がエミッタ領域33側に過剰に成長することを抑制できる。したがって、シリサイド膜37とシリサイド膜39とが繋がってしまうことを抑制できる。
なお、本実施形態では、コンタクト領域34およびエミッタ領域33のうちのブロック膜36からから露出する部分が本発明のシリサイド膜形成領域に相当している。また、CMOSトランジスタ形成領域10では、上記のように、各ソース領域12a、12bおよびドレイン領域13a、13bは、ゲート電極15a、15bおよびサイドウォールスペーサ16a、16bに対して自己整合的に形成されている。そして、ゲート電極15a、15bおよびサイドウォールスペーサ16a、16b上から金属膜が成膜されるため、シリサイド膜18a〜19bが形成される領域の間隔も変化しない。このため、シリサイド膜18a、19aとシリサイド膜18b、19bとが繋がらない条件で予め熱処理を行えばよい。つまり、本実施形態では、図4(a)の工程で用いたマスクをそのまま用いて図4(b)の工程を行っているために、CMOSトランジスタ形成領域10に結晶欠陥層20が形成されているが、結晶欠陥層20は形成されていなくてもよい。
その後、アンモニアと過酸化水素水の混合液等を用いて金属層のうちの未反応の残存部分を選択的にエッチング等して除去し、特に図示しないが、ソース電極、ドレイン電極、ベース電極、コレクタ電極、エミッタ電極等を形成することにより、上記図1に示す半導体装置が製造される。
以上説明したように、本実施形態では、コンタクト領域34(ベース領域31のうちの電極と接続される部分)に結晶欠陥層40が形成されている。このため、ブロック膜36の位置ずれが発生したり、ブロック膜36の端部がサイドエッチングされていたとしても、コンタクト領域34に形成されるシリサイド膜37がエミッタ領域33側に過剰に成長することを抑制できる。したがって、シリサイド膜37とシリサイド膜39とが繋がることを抑制できる。
また、本実施形態では、結晶欠陥層40は、ベース領域31とN型ウェル2とのPN接合面、およびベース領域31とエミッタ領域33とのPN接合面から離間して形成されている。このため、結晶欠陥層40を介してPN接合面を通り抜けるリーク電流が増加することを抑制できる。
(第2実施形態)
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対してバイポーラトランジスタを形成する代わりにダイオードを形成したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対してバイポーラトランジスタを形成する代わりにダイオードを形成したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図5に示されるように、シリコン基板1は、第1STI5aにより、CMOSトランジスタ形成領域10と、ダイオードが形成されるダイオード形成領域50とに区画されている。なお、本実施形態では、ダイオード形成領域が本発明の第1素子形成領域に相当している。
そして、ダイオード形成領域50では、シリコン基板1(N型ウェル2)の表層部にN型のカソード領域51が形成されている。また、カソード領域51には、表層部の略中央部にP型のアノード領域52が形成されていると共に、アノード領域52と離間すると共に、第1STI5aと接するように、カソード領域51よりも高不純物濃度とされたコンタクト領域53が形成されている。
そして、シリコン基板1の一面aには、コンタクト領域53の内縁部からアノード領域52の外縁部に渡ってブロック膜54が形成されている。このブロック膜54は、上記ブロック膜36と同様に、酸化膜がエッチングされることによって形成されるものである。
さらに、シリコン基板1の一面1aには、図示しないカソード電極およびアノード電極が形成されている。そして、コンタクト領域53(カソード領域51)のうちのブロック膜54から露出する部分の表層部、アノード領域52のうちのブロック膜36から露出する部分の表層部には、それぞれ各電極と電気的に接続されるシリサイド膜55、56が形成されている。
そして、本実施形態では、コンタクト領域53内からコンタクト領域53の下方に渡って結晶欠陥層57が形成されている。この結晶欠陥層57は、上記結晶欠陥層40と同様に、シリサイド膜55がアノード領域52側に過剰に成長することを抑制するためのものである。
なお、このような半導体装置は、特に説明しないが、上記第1実施形態と同様の製造工程にて製造される。また、本実施形態では、カソード領域51が本発明の第1導電型領域に相当し、アノード領域52が本発明の第2導電型領域に相当している。
このように、ダイオードが形成された半導体装置においても、コンタクト領域53内からコンタクト領域53の下方に渡って結晶欠陥層57が形成されているため、シリサイド膜55とシリサイド膜56とが繋がることを抑制でき、上記第1実施形態と同様の効果を得ることができる。
(他の実施形態)
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、上記各実施形態において、CMOSトランジスタ形成領域10を備えないシリコン基板1としもよい。
また、上記各実施形態において、N型ウェル2は形成されていなくてもよい。
そして、上記各実施形態において、第1〜第4STI5a〜5dで各領域を区画する代わりに、LOCOS酸化膜を用いて各領域を区画するようにしてもよい。また、シリコン基板1として、SiC基板、SiGe基板等の化合物基板を用いる場合には、As、Xe、Ar、Ge等の不純物をイオン注入して選択的に抵抗値を高くすることによって各領域を区画するようにしてもよい。さらに、シリコン基板1として、一面1a側にP型とされたエピタキシャル層を有するものを用いてもよい。この場合は、P型のベース領域31等を形成する工程を行わなくてもよい。
さらに、上記第1実施形態において、図3(a)に示すN型不純物をイオン注入した後、N型不純物をイオン注入する際のマスクをそのまま用いて結晶欠陥層40を構成してもよい。この場合は、コンタクト領域34ではなく、エミッタ領域33に結晶欠陥層40が構成される。このように結晶欠陥層40を形成した場合には、シリサイド膜39がコンタクト領域34側に過剰に成長することを抑制できるため、上記第1実施形態と同様の効果を得ることができる。なお、コンタクト領域34およびエミッタ領域33にそれぞれ結晶欠陥層40を形成するようにしてもよい。このように結晶欠陥層40を形成した場合には、さらにシリサイド膜37とシリサイド膜39とが繋がることを抑制できる。
同様に、上記第2実施形態において、アノード領域52に結晶欠陥層57を形成してもよいし、コンタクト領域53およびアノード領域52にそれぞれ結晶欠陥層57を形成してもよい。
さらに、上記第1、第2実施形態において、ブロック膜36、54を形成した後、ブロック膜36、54をマスクとして結晶欠陥層40を形成してもよい。
そして、上記各実施形態において、結晶欠陥層40をイオン注入によって形成する場合には、多分子構造を有するCBH、B18H22、B10H22等をイオン注入してもよい。これによれば、注入するイオンの質量が大きいため、欠陥を導入し易くできる。さらに、プラズマドーピングによって結晶欠陥層40を形成してもよい。
また、上記各実施形態において、隣接するゲート電極15a、15bの間に微細素子を形成する場合があり、当該微細素子に結晶欠陥層40を導入する際のイオンを注入したくない場合がある。この場合、図6に示されるように、シリコン基板1のうちの隣接するマスクとなる部分から露出する部分(図6では、隣接するサイドウォールスペーサ16a、16から露出する部分)の長さをA、一面1aからのマスクとなる部分の高さ(図6では、ゲート電極15a、15bの高さ)をB、イオン注入する際の注入方向と一面1aとの成す角度をθとしたとき、tanθ<B/Aとなるようにすればよい。これによれば、結晶欠陥層40を形成する際のイオンが微細素子に注入されることを抑制できる。
なお、例えば、図6において、サイドウォールスペーサ16a、16bが備えられていなくてもよい。この場合は、隣接するマスクとなる部分は、隣接するゲート電極15a、15bとなる。また、ゲート電極15a、15b上にレジストが配置されていてもよい。この場合は、一面1aからのマスクとなる部分の高さは、ゲート電極15a、15bの高さとレジストの高さの和となる。
1 シリコン基板
1a 一面
31、51 第1導電型領域(ベース領域、カソード領域)
33、52 第2導電型領域(エミッタ領域、アノード領域)
36、54 ブロック膜
40、57 結晶欠陥層
1a 一面
31、51 第1導電型領域(ベース領域、カソード領域)
33、52 第2導電型領域(エミッタ領域、アノード領域)
36、54 ブロック膜
40、57 結晶欠陥層
Claims (6)
- 一面(1a)を有し、シリコンを含有する基板(1)と、
前記基板の一面側の表層部に形成された第1導電型領域(31、51)と、
前記第1導電型領域の表層部に形成された第2導電型領域(33、52)と、
前記基板の一面上において、前記第2導電型領域の外縁部から前記第1導電型領域に渡って形成されたブロック膜(36、54)と、
前記第1導電型領域のうちの前記ブロック膜から露出する部分に形成されたシリサイド膜(37、55)と、
前記第2導電型領域のうちの前記ブロック膜から露出する部分に形成されたシリサイド膜(39、56)と、を備え、
前記第1導電型領域に形成される前記シリサイド膜の下方および前記第2導電型領域に形成される前記シリサイド膜の下方の少なくともいずれか一方には、結晶欠陥層(40、57)が形成されていることを特徴とする半導体装置。 - 前記結晶欠陥層は、前記第1導電型領域と前記第2導電型領域との接合面と離間していることを特徴とする請求項1に記載の半導体装置。
- 一面(1a)を有し、シリコンを含有する基板(1)と、
前記基板の一面側の表層部に形成された第1導電型領域(31、51)と、
前記第1導電型領域の表層部に形成された第2導電型領域(33、52)と、
前記基板の一面上において、前記第2導電型領域の外縁部から前記第1導電型領域に渡って形成されたブロック膜(36、54)と、
前記第1導電型領域のうちの前記ブロック膜から露出する部分に形成されたシリサイド膜(37、55)と、
前記第2導電型領域のうちの前記ブロック膜から露出する部分に形成されたシリサイド膜(39、56)と、を備える半導体装置の製造方法において、
前記基板を用意する工程と、
前記基板の一面側の表層部に前記第1導電型領域を形成する工程と、
前記第1導電型領域の表層部に前記第2導電型領域を形成する工程と、
前記第1、第2導電型領域における前記シリサイド膜が形成されるシリサイド膜形成領域の少なくともいずれか一方の形成領域に結晶欠陥層(40、57)を形成する工程と、
前記基板の一面に酸化膜を形成し、当該酸化膜をエッチングによってパターニングすることにより、前記ブロック膜を形成する工程と、
前記基板の一面側に金属膜を成膜した後に熱処理を行うことにより、前記第1、第2導電型領域に前記シリサイド膜を形成する工程と、を行うことを特徴とする半導体装置の製造方法。 - 前記結晶欠陥層を形成する工程では、前記第1導電型領域と前記第2導電型領域との接合面と離間するように前記結晶欠陥層を形成することを特徴とする請求項3に記載の半導体装置の製造方法。
- 前記基板を用意する工程では、前記第1、第2導電型領域が形成される第1素子形成領域(30、50)と異なる領域に第2素子形成領域(10)を有するものを用意し、
前記結晶欠陥層を形成する工程の前に、前記第2素子形成領域において、前記基板の一面上にゲート電極(15a、15b)を形成する工程を行い、
前記結晶欠陥層を形成する工程では、イオン注入によって前記結晶欠陥層を形成し、前記第2素子形成領域では隣接する前記ゲート電極を含んでマスクを構成し、前記基板の一面のうちの隣接する前記マスクから露出する部分の長さをA、前記基板の一面からの前記マスクの高さをB、前記イオン注入する際の注入方向と前記基板の一面との成す角度をθとしたとき、tanθ<B/Aを満たすように、前記イオン注入を行うことを特徴とする請求項3および4に記載の半導体装置の製造方法。 - 前記結晶欠陥層を形成する工程では、多分子構造を有するイオンを注入することを特徴とする請求項3ないし5のいずれか1つに記載の半導体装置の製造方法。
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---|---|---|---|
JP2014126269A JP2016004967A (ja) | 2014-06-19 | 2014-06-19 | 半導体装置およびその製造方法 |
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JP2014126269A Pending JP2016004967A (ja) | 2014-06-19 | 2014-06-19 | 半導体装置およびその製造方法 |
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Country | Link |
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JP (1) | JP2016004967A (ja) |
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- 2014-06-19 JP JP2014126269A patent/JP2016004967A/ja active Pending
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