TW201834239A - 半導體裝置及其製造方法 - Google Patents

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Abstract

一種半導體裝置及其製造方法。此半導體裝置包括基底、第一摻雜區、第二摻雜區、第一介電層、第三摻雜區、第四摻雜區、第二介電層以及導電層。基底具有位於第一區域中的第一溝渠以及位於第二區域中的第二溝渠。第一摻雜區與第二摻雜區分別配置於第一溝渠的相對兩側的基底中。第一介電層配置於第一溝渠的側壁上。第三摻雜區圍繞第二溝渠。第四摻雜區配置於第二溝渠的一側的第三摻雜區中。第二介電層配置於第二溝渠的側壁與底部上。導電層配置於第一溝渠與第二溝渠中。

Description

半導體裝置及其製造方法
本發明是有關於一種半導體裝置及其製造方法，且特別是有關於一種具有不同深溝渠結構的半導體裝置及其製造方法。
隨著半導體裝置及其所包含的元件的尺寸持續縮小，目前大多採用深溝渠結構來將半導體裝置中的各元件彼此隔離開來。對於同時具有不同深溝渠結構的半導體裝置來說，在製造過程中，受限於這些深溝渠結構的結構上差異，往往需要相當多的製程步驟，因而導致製程複雜度增加以及無法有效降低成本。
舉例來說，對於具有絕緣閘雙極電晶體（insulated gate bipolar transistor，IGBT）元件的半導體裝置，在周邊區域中，通常藉由使位於深溝渠中的導電層與基底電性連接來達成有效的隔離效果，而在IGBT元件中，深溝渠的底部則具有絕緣層以避免位於深溝渠中的導電層與基底電性連接。由於上述兩者的深溝渠中的結構差異，因此必須進行相當多的製程步驟來製造上述的半導體裝置，如此一來製程複雜度以及製造成本皆無法有效地將低。
本發明提供一種半導體裝置，其具有不同的深溝渠結構。
本發明提供一種半導體裝置的製造方法，其用以製造具有不同的深溝渠結構的半導體裝置。
本發明的半導體裝置包括基底、第一摻雜區、第二摻雜區、第一介電層、第三摻雜區、第四摻雜區、第二介電層以及導電層。所述基底具有位於第一區域中的第一溝渠以及位於第二區域中的第二溝渠。所述第一摻雜區與所述第二摻雜區分別配置於所述第一溝渠的相對兩側的所述基底中。所述第一介電層配置於所述第一溝渠的側壁上。所述第三摻雜區圍繞所述第二溝渠。所述第四摻雜區配置於所述第二溝渠的一側的所述第三摻雜區中。所述第二介電層配置於所述第二溝渠的側壁與底部上。所述導電層配置於所述第一溝渠與所述第二溝渠中。
在本發明的半導體裝置的一實施例中，上述的第一摻雜區與所述第四摻雜區例如具有第一導電類型，且所述第二摻雜區與所述第三摻雜區例如具有第二導電類型。
在本發明的半導體裝置的一實施例中，更包括第五摻雜區與第六摻雜區，所述第五摻雜區配置於所述第二溝渠的另一側的所述第三摻雜區中，所述第六摻雜區配置於所述第四摻雜區中，其中所述第五摻雜區例如具有所述第一導電類型，且所述第六摻雜區例如具有所述第二導電類型。
在本發明的半導體裝置的一實施例中，上述的第一介電層的厚度例如介於500 Å至1500 Å之間。
在本發明的半導體裝置的一實施例中，上述的第二介電層的厚度例如介於100 Å至400 Å之間。
在本發明的半導體裝置的一實施例中，上述的第一溝渠的寬度例如等於所述第二溝渠的寬度，且所述第一溝渠的深度例如等於所述第二溝渠的深度。
在本發明的半導體裝置的一實施例中，上述的第一溝渠的寬度例如大於所述第二溝渠的寬度，且所述第一溝渠的深度例如大於所述第二溝渠的深度。
在本發明的半導體裝置的一實施例中，上述的第一溝渠中的所述導電層突出所述基底的表面的高度例如等於所述第二溝渠中的所述導電層突出所述基底的表面的高度。
在本發明的半導體裝置的一實施例中，上述的導電層的材料例如為經摻雜的多晶矽。
在本發明的半導體裝置的一實施例中，上述的第一溝渠中的所述導電層例如與所述基底電性連接。
本發明的隔離結構的製造方法包括以下步驟：於基底的第一區域中形成第一摻雜區與第二摻雜區；於所述基底的第二區域中形成第三摻雜區；於所述第三摻雜區中形成第四摻雜區；進行第一圖案化製程，於所述第一摻雜區與所述第二摻雜區之間的所述基底中形成第一溝渠，以及於所述第三摻雜區中形成第二溝渠，其中所述第四摻雜區位於所述第二溝渠的一側；於所述第一溝渠的側壁上形成第一介電層；於所述第二溝渠的側壁與底部上形成第二介電層；形成導電層，以填滿所述第一溝渠與所述第二溝渠。
在本發明的半導體裝置的製造方法的一實施例中，上述的第一摻雜區與所述第四摻雜區例如具有第一導電類型，且所述第二摻雜區與所述第三摻雜區例如具有第二導電類型。
在本發明的半導體裝置的製造方法的一實施例中，更包括以下步驟：於所述第三摻雜區中形成第五摻雜區，所述第五摻雜區位於所述第二溝渠的另一側；於所述第四摻雜區中形成第六摻雜區。所述第五摻雜區例如具有所述第一導電類型，且所述第六摻雜區例如具有所述第二導電類型。
在本發明的半導體裝置的製造方法的一實施例中，上述的第一溝渠的寬度例如等於所述第二溝渠的寬度，且所述第一溝渠的深度例如等於所述第二溝渠的深度。
在本發明的半導體裝置的製造方法的一實施例中，上述的第一溝渠的寬度例如大於所述第二溝渠的寬度，且所述第一溝渠的深度例如大於所述第二溝渠的深度。
在本發明的半導體裝置的製造方法的一實施例中，上述形成所述第一介電層的方法包括以下步驟：於所述基底上形成氮化物層；形成覆蓋所述第二區域的罩幕層；以所述罩幕層為罩幕，移除所述第一區域中的所述氮化物層；移除所述罩幕層；於所述第一溝渠的側壁上形成氧化物層；移除所述第二區域中的所述氮化物層。
在本發明的半導體裝置的製造方法的一實施例中，上述形成所述第二介電層的方法包括以下步驟：於所述基底上形成氮化物層；形成覆蓋所述第一區域的罩幕層；以所述罩幕層為罩幕，移除所述第二區域中的所述氮化物層；移除所述罩幕層；於所述第二溝渠的側壁與底部上形成氧化物層；移除所述第一區域中的所述氮化物層。
在本發明的半導體裝置的製造方法的一實施例中，上述形成所述導電層的方法包括以下步驟：於所述基底上形成導電材料層，以填滿所述第一溝渠與所述第二溝渠；進行第二圖案化製程，移除所述第一溝渠與所述第二溝渠周圍的所述導電材料層。
在本發明的半導體裝置的製造方法的一實施例中，上述的第一溝渠中的所述導電層突出所述基底的表面的高度例如等於所述第二溝渠中的所述導電層突出所述基底的表面的高度。
在本發明的半導體裝置的製造方法的一實施例中，上述的第一溝渠中的所述導電層例如與所述基底電性連接。
基於上述，在本發明中，利用一次圖案化製程而分別在第一區域與第二區域的基底中形成溝渠，因此可減少光罩的使用數量以及減少製程步驟，進而可有效地降低製造成本。此外，在本發明中，不同溝渠中的導電層是在同一製程步驟中形成，因此亦可達到簡化製程步驟以及降低製造成本的目的。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1F為依照本發明實施例所繪示的半導體裝置的製造流程剖面示意圖。首先，請參照圖1A，提供基底100。基底100例如為矽基底。在本實施例中，基底100為p型矽基底。基底100具有第一區域100a與第二區域100b。在本實施例中，第一區域為待形成邏輯元件等的區域，第二區域為待形成IGBT元件的區域，但本發明不限於此。然後，進行離子植入製程，於第一區域100a的基底100中形成摻雜區102、104，於第二區域100b的基底100中形成摻雜區106，以及於摻雜區106中形成摻雜區108，其中摻雜區102與摻雜區104、106具有相反的導電類型，而摻雜區102與摻雜區108具有相同的導電類型。在本實施例中，摻雜區102、108摻雜有p型摻質，而摻雜區104、106摻雜有n型摻質，但本發明不限於此。在其他實施例中，也可以是摻雜區102、108摻雜有n型摻質，而摻雜區104、106摻雜有p型摻質。摻雜區102、104、106、108的形成方法為本領域技術人員所熟知，於此不另行說明。
在本實施例中，具有相同導電類型的摻雜區102、108具有不同的摻雜濃度與深度，因此需要利用不同的離子植入步驟來形成，但本發明不限於此。在其他實施例中，取決於摻雜區108的摻雜濃度與深度，摻雜區102也可形成為具有與摻雜區108相同的摻雜濃度與深度。如此一來，可在同一個離子植入步驟來同時形成摻雜區102、108。同樣地，取決於摻雜區106的摻雜濃度與深度，具有相同導電類型的摻雜區104、106亦可在同一個離子植入步驟中同時形成，以具有相同的摻雜濃度與深度。或者，摻雜區104、106可在不同的離子植入步驟中形成，以具有各自的摻雜濃度與深度。在同一個離子植入步驟中形成具有相同導電類型的摻雜區102、108以及具有相同導電類型的摻雜區104、106可以達到減少製程步驟以及製造成本的效果。
接著，進行圖案化製程，移除部分的基底100，以於摻雜區102與摻雜區104之間的基底100中形成溝渠110，以及於摻雜區106中形成溝渠112，其中摻雜區108位於溝渠112的一側。在第一區域100a中，溝渠110用以將摻雜區102與摻雜區104分隔開來，使得摻雜區102與摻雜區104在後續製程中可視實際需求而在其中形成各自所需的元件，且這些元件彼此電性隔離。在本實施例中，在第二區域100b中，溝渠112暴露出摻雜區106，且溝渠112的深度與摻雜區108的底部的深度相同，但本發明不限於此。在其他實施例中，溝渠112的深度也可以是大於摻雜區108的底部的深度。溝渠110的深度例如是介於20 μm至30 μm之間，較佳是25 μm。溝渠112的深度例如是介於10 μm至20 μm，較佳是15 μm之間。
一般來說，對於形成溝渠的圖案化製程，在同一個蝕刻步驟中（相同的蝕刻時間），具有較寬開口的溝渠會形成為具有較深的深度，而具有較窄開口的溝渠則會形成為具有較淺的深度。換句話說，可藉由調整溝渠的開口的寬度來控制溝渠的深度。在本實施例中，由於溝渠112的開口寬度小於溝渠110的開口寬度，因此在進行一次圖案化製程之後溝渠112的深度會小於溝渠110的深度，但本發明不限於此。在其他實施例中，取決於溝渠112的深度，可調整溝渠110的開口的寬度，使得在進行一次圖案化製程之後溝渠110可具有與溝渠112相同的深度。
此外，在本實施例中，利用一次圖案化製程而在第一區域100a的基底100中形成溝渠110以及在第二區域100b的基底100中形成溝渠112，因此可減少光罩的使用數量以及減少製程步驟，且因此可有效地降低製造成本。
然後，請參照圖1B，於基底100上形成墊（pad）層114。在本實施例中，墊層114共形地形成於基底100上。墊層114例如是氮化物層，其形成方法例如是進行化學氣相沉積製程。接著，於第二區域100b中的基底100上形成罩幕層116。罩幕層116覆蓋第二區域100b中的基底100，並填滿溝渠112。罩幕層116例如為光阻層。之後，以罩幕層116為蝕刻罩幕，進行蝕刻製程，移除第一區域100a中的墊層114（未被罩幕層116覆蓋）。
接著，請參照圖1C，移除罩幕層116。然後，於溝渠110的側壁上形成領（collar）氧化物層118。領氧化物層118的厚度例如介於500 Å至1500 Å之間，較佳為800 Å。在本實施例中，領氧化物層118的形成方法包括以下步驟：進行氧化處理，於基底100上共形地形成氧化物層；進行非等向性蝕刻製程，移除基底100的表面上以及溝渠110的底部上的氧化物層。特別一提的是，在進行上述氧化處理時，氧化物層除了形成於基底100的表面與溝渠110的側壁與底部上之外，還會些微地形成於第二區域110b中的墊層114上。形成於第二區域110b中的墊層114上的氧化物層會在上述非等向性蝕刻製程中一併被移除。重要的是，在此步驟中，在形成領氧化物層118之後，溝渠110的底部會被暴露出來。
然後，移除第二區域110b中的墊層114。移除墊層114的方法例如是進行等向性蝕刻製程。由於領氧化物層118的材料（氧化物）與墊層114的材料（氮化物）不同，因此在移除墊層114時領氧化物層118仍可保留於溝渠110的側壁上。接著，於基底100上形成墊層120。在本實施例中，墊層120共形地形成於基底100上。墊層120例如是氮化物層，其形成方法例如是進行化學氣相沉積製程。之後，於第一區域100a中的基底100上形成罩幕層122。罩幕層122覆蓋第一區域100a中的基底100，並填滿溝渠110。罩幕層122例如為光阻層。
然後，請參照1D，以罩幕層122為蝕刻罩幕，進行蝕刻製程，移除第二區域100b中的墊層120（未被罩幕層122覆蓋）。接著，移除罩幕層122。之後，於基底100上形成襯（liner）層124。襯層124的厚度例如介於100 Å至400 Å之間，較佳為200 Å。在本實施例中，襯層124共形地形成於基底100上。襯層124例如是氧化物層，其形成方法例如是進行熱氧化製程。特別一提的是，在進行上述熱氧化製程時，氧化物層除了形成於基底100的表面與溝渠112的側壁與底部上之外，還會些微地形成於第一區域110a中的墊層120上（未繪示）。
接著，請參照圖1E，移除第一區域110a中的墊層120。移除墊層120的方法例如是進行等向性蝕刻製程。由於襯層124的材料（氧化物）與墊層120的材料（氮化物）不同，因此在移除墊層120時襯層124仍可保留於第二區域中。此外，移除第一區域110a中的墊層120時，形成於墊層120上的些微的襯層124會在上述等向性蝕刻製程中一併被移除。重要的是，在此步驟之後，溝渠112的底部上仍覆蓋有襯層124而未被暴露出來。也就是說，在本實施例中，在第一區域100a中的深溝渠結構（包括溝渠110與溝渠110中的領氧化層118）與第二區域100b中的深溝渠結構（包括溝渠112與溝渠112中的襯層124）並不相同，其中溝渠110的底部未被氧化物層覆蓋，而溝渠112的底部被氧化物層覆蓋。
然後，於基底100上形成導電材料層126，以填滿溝渠110、112。在本實施例中，導電材料層126例如是經摻雜的多晶矽層，其形成方法例如是進行化學氣相沉積製程。
然後，請參照圖1F，進行圖案化製程，移除溝渠110與溝渠112周圍的導電材料層126，以於溝渠110中形成導電層126a以及於溝渠112中形成導電層126b。之後，進行離子植入製程，於摻雜區102中形成導電類型與摻雜區102相反的摻雜區128，於摻雜區104中形成導電類型與摻雜區104相反的摻雜區130，於摻雜區106中形成導電類型與摻雜區106相反的摻雜區134，以及於摻雜區108中形成導電類型與摻雜區108相反的摻雜區132。如此一來，完成了本實施例的半導體裝置10的製造。摻雜區128、130、132、134的形成方法為本領域技術人員所熟知，於此不另行說明。在半導體裝置10中，摻雜區128、130、132、134可分別做為摻雜區102、104、106、108各自與其他元件電性連接的接點（源極/汲極區）。
在本實施例中，半導體裝置10包括不同的深溝渠結構。在第一區域100a的深溝渠結構中，溝渠110的底部未被氧化物層（領氧化物層118）覆蓋，且因此使得形成於溝渠110中的導電層126a能夠與基底100電性連接。在第二區域100b的深溝渠結構中，溝渠112的底部被氧化物層（襯層124）覆蓋，且因此使得形成於溝渠112中的導電層126b與基底100電性隔離。
此外，在本實施例中，由於溝渠110中的導電層126a與溝渠112中的導電層126b是在同一製程步驟中形成，因此，導電層126a與導電層126b具有相同的材料與厚度（即，導電層126a與導電層126b突出基底100的表面的高度相同）。再者，在同一製程步驟中可同時形成導電層126a與導電層126b，因此可以有效地簡化製程步驟以及降低製造成本。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧半導體裝置
100‧‧‧基底
100a‧‧‧第一區域
100b‧‧‧第二區域
102、104、106、108、128、130、132、134‧‧‧摻雜區
110、112‧‧‧溝渠
114、120‧‧‧墊層
116、122‧‧‧罩幕層
118‧‧‧領氧化物層
124‧‧‧襯層
126‧‧‧導電材料層
126a、126b‧‧‧導電層
圖1A至圖1F為依照本發明實施例所繪示的半導體裝置的製造流程剖面示意圖。

Claims (20)

  1. 一種半導體裝置，包括： 基底，具有位於第一區域中的第一溝渠以及位於第二區域中的第二溝渠； 第一摻雜區與第二摻雜區，分別配置於所述第一溝渠的相對兩側的所述基底中； 第一介電層，配置於所述第一溝渠的側壁上； 第三摻雜區，圍繞所述第二溝渠； 第四摻雜區，配置於所述第二溝渠的一側的所述第三摻雜區中； 第二介電層，配置於所述第二溝渠的側壁與底部上；以及 導電層，配置於所述第一溝渠與所述第二溝渠中。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述第一摻雜區與所述第四摻雜區具有第一導電類型，且所述第二摻雜區與所述第三摻雜區具有第二導電類型。
  3. 如申請專利範圍第2項所述的半導體裝置，更包括第五摻雜區與第六摻雜區，所述第五摻雜區配置於所述第二溝渠的另一側的所述第三摻雜區中，所述第六摻雜區配置於所述第四摻雜區中，其中所述第五摻雜區具有所述第一導電類型，且所述第六摻雜區具有所述第二導電類型。
  4. 如申請專利範圍第1項所述的半導體裝置，其中所述第一介電層的厚度介於500 Å至1500 Å之間。
  5. 如申請專利範圍第1項所述的半導體裝置，其中所述第二介電層的厚度介於100 Å至400 Å之間。
  6. 如申請專利範圍第1項所述的半導體裝置，其中所述第一溝渠的寬度等於所述第二溝渠的寬度，且所述第一溝渠的深度等於所述第二溝渠的深度。
  7. 如申請專利範圍第1項所述的半導體裝置，其中所述第一溝渠的寬度大於所述第二溝渠的寬度，且所述第一溝渠的深度大於所述第二溝渠的深度。
  8. 如申請專利範圍第1項所述的半導體裝置，其中所述第一溝渠中的所述導電層突出所述基底的表面的高度等於所述第二溝渠中的所述導電層突出所述基底的表面的高度。
  9. 如申請專利範圍第1項所述的半導體裝置，其中所述導電層的材料包括經摻雜的多晶矽。
  10. 如申請專利範圍第1項所述的半導體裝置，其中所述第一溝渠中的所述導電層與所述基底電性連接。
  11. 一種半導體裝置的製造方法，包括： 於基底的第一區域中形成第一摻雜區與第二摻雜區； 於所述基底的第二區域中形成第三摻雜區； 於所述第三摻雜區中形成第四摻雜區； 進行第一圖案化製程，於所述第一摻雜區與所述第二摻雜區之間的所述基底中形成第一溝渠，以及於所述第三摻雜區中形成第二溝渠，其中所述第四摻雜區位於所述第二溝渠的一側； 於所述第一溝渠的側壁上形成第一介電層； 於所述第二溝渠的側壁與底部上形成第二介電層；以及 形成導電層，以填滿所述第一溝渠與所述第二溝渠。
  12. 如申請專利範圍第11項所述的半導體裝置的製造方法，其中所述第一摻雜區與所述第四摻雜區具有第一導電類型，且所述第二摻雜區與所述第三摻雜區具有第二導電類型。
  13. 如申請專利範圍第12項所述的半導體裝置的製造方法，更包括： 於所述第三摻雜區中形成第五摻雜區，所述第五摻雜區位於所述第二溝渠的另一側；以及 於所述第四摻雜區中形成第六摻雜區， 其中所述第五摻雜區具有所述第一導電類型，且所述第六摻雜區具有所述第二導電類型。
  14. 如申請專利範圍第11項所述的半導體裝置的製造方法，其中所述第一溝渠的寬度等於所述第二溝渠的寬度，且所述第一溝渠的深度等於所述第二溝渠的深度。
  15. 如申請專利範圍第11項所述的半導體裝置的製造方法，其中所述第一溝渠的寬度大於所述第二溝渠的寬度，且所述第一溝渠的深度大於所述第二溝渠的深度。
  16. 如申請專利範圍第11項所述的半導體裝置的製造方法，其中形成所述第一介電層的方法包括： 於所述基底上形成氮化物層； 形成覆蓋所述第二區域的罩幕層； 以所述罩幕層為罩幕，移除所述第一區域中的所述氮化物層； 移除所述罩幕層； 於所述第一溝渠的側壁上形成氧化物層；以及 移除所述第二區域中的所述氮化物層。
  17. 如申請專利範圍第11項所述的半導體裝置的製造方法，其中形成所述第二介電層的方法包括： 於所述基底上形成氮化物層； 形成覆蓋所述第一區域的罩幕層； 以所述罩幕層為罩幕，移除所述第二區域中的所述氮化物層； 移除所述罩幕層； 於所述第二溝渠的側壁與底部上形成氧化物層；以及 移除所述第一區域中的所述氮化物層。
  18. 如申請專利範圍第11項所述的半導體裝置的製造方法，其中形成所述導電層的方法包括： 於所述基底上形成導電材料層，以填滿所述第一溝渠與所述第二溝渠；以及 進行第二圖案化製程，移除所述第一溝渠與所述第二溝渠周圍的所述導電材料層。
  19. 如申請專利範圍第11項所述的半導體裝置的製造方法，其中所述第一溝渠中的所述導電層突出所述基底的表面的高度等於所述第二溝渠中的所述導電層突出所述基底的表面的高度。
  20. 如申請專利範圍第11項所述的半導體裝置的製造方法，其中所述第一溝渠中的所述導電層與所述基底電性連接。
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