JP5469439B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関する。

近年、MOSFET(絶縁ゲート型電界効果トランジスタ)から構成されたCMOSを含むシステムLSIに、たとえばバイポーラトランジスタが同時に搭載された半導体装置が開発されている。

特許文献1(特開2008−021671号公報)には、素子分離層によって分離されたベース領域の周辺に、歪みチャネルMOSFETの歪み付与半導体領域の形成を阻止する阻止層を、CMOSのゲート電極部の形成と同一工程で形成し、これによって歪み付与半導体領域のエピタキシャル成長と同時に形成されるエミッタ領域が素子分離層から離間してエピタキシャル成長されるようにした構成が記載されている。このようにしてエミッタ領域が素子分離層に接して形成される場合の欠陥発生を回避して、トランジスタ特性の向上を、工程数を増加させることなく構成することができるようにする、と記載されている。

ところで、MOSFETにおいては、ソース・ドレイン領域とのコンタクト抵抗を低減するために、ソース・ドレイン領域を構成する拡散領域の表面にシリサイド層が形成される。バイポーラトランジスタは、CMOS形成プロセス中で追加プロセスなしに同時に形成することが望ましい。そのため、基板上にMOSFETとバイポーラトランジスタとを同時に形成する場合、バイポーラトランジスタを構成する拡散領域表面にもシリサイド層が形成されることになる。

特許文献2(特開2009−016856号公報)には、拡散領域表面にシリサイド層が形成された構成のBiCMOS集積回路が記載されている。ここで、エミッタ領域の端部においておよびエミッタ領域に隣接するフィールド酸化物領域の上で、ゲート酸化物層とシリサイド化マスク酸化物との積層体の一部分を被覆するようにフォトレジストが沈着され、露出されたゲート酸化物層が除去される構成が記載されている。その後、チタンを約30nmの厚さに沈着し、そして約675℃で約30分間加熱して、シリサイド化マスク酸化物が形成されていない箇所にシリサイド層が作成される。エミッタの周縁にシリサイドがないことにより、シリサイドの厚さが一様でないことまたはバーズ・ビーク(bird’s beak)領域のスパイキングにより生ずるエミッタ端部における再結合効果から、利得(hfe)が劣化する機会が減少する、と記載されている。

特開2008−021671号公報 特開2009−016856号公報

ところで、素子分離絶縁膜として、STIを用いると、主にCMOS形成中のゲート絶縁膜酸化工程、サイドウォール形成工程、およびシリサイドブロック形成工程等において、STIが表面で目減りして、拡散層が素子分離絶縁膜と接する接合部端部において、基板表面の拡散層の表面高さよりも素子分離絶縁膜の表面高さが低くなってしまう。このような場合、拡散層が素子分離絶縁膜と接する接合部端部において、シリサイド層の垂れ下がりが生じるという問題があった。

この問題を図23を参照して説明する。ここでは、バイポーラトランジスタは、コレクタとして機能するP型基板(不図示)と、その表面に形成され、ベースとして機能するNウェル14と、さらにその表面に形成され、エミッタとして機能するP拡散層10とにより構成されるPNPダイオードである場合を例として示す。このような構成において、素子分離絶縁膜12がP拡散層10と接する箇所で素子分離絶縁膜12の端部に膜減りが生じていると、P拡散層10表面にたとえばCo、Ni、Pt等の金属膜16を形成して、シリコンと金属膜16との反応でシリサイド層18を形成する際に(図23(a))、金属膜16と基板とが横方向からも反応し、図23(b)に示すように、シリサイド層18の垂れ下がりが生じてしまう。

上記のようなバイポーラトランジスタの電流は、エミッタ幅W(P拡散層深さW)の逆数に比例する。エミッタ幅Wは、P拡散層10のジャンクション深さとシリサイド層18の膜厚により規定される。近年、微細化されたCMOSでは、短チャネル特性を維持するため、浅接合化が進んでいる。そのため、基板上にMOSFETとバイポーラトランジスタとを同時に形成する場合、P拡散層10のジャンクション深さも浅くなっている。従って、シリサイド層18の垂れ下がりが生じると、シリサイド層18とNウェル14との距離のばらつきがバイポーラトランジスタの特性に及ぼす影響が大きくなってくる。

特許文献2に記載の技術では、エミッタ領域の端部においておよびエミッタ領域に隣接するフィールド酸化物領域の上にシリサイドブロック膜を形成して、この領域にシリサイド層が形成されないようにしている。しかし、このように、エミッタ領域とフィールド酸化物領域との間にシリサイド層が形成されない領域ができると、この領域が特性ばらつきの要因となる可能性がある。また、シリサイドブロック層形成時の加工寸法精度、重ね合わせ精度不良によって、拡散層端が露出するおそれもある。そのような場合、シリサイド層ができる箇所とできない箇所が生じ、特性ばらつきが生じてしまう。

本発明によれば、
MOSトランジスタが形成されるMOSトランジスタ形成領域と、エミッタ取出領域、ベース取出領域、およびコレクタ取出領域を含むバイポーラトランジスタ形成領域とが設けられた基板と、
前記基板表面に形成され、各領域を分離する素子分離絶縁膜と、
前記MOSトランジスタ形成領域に形成され、ソース・ドレイン領域表面にシリサイド層が形成されたMOSトランジスタと、
前記バイポーラトランジスタ形成領域に形成され、前記エミッタ取出領域、前記ベース取出領域、および前記コレクタ取出領域の表面にシリサイド層が形成されたバイポーラトランジスタと、
を含み、
前記素子分離絶縁膜は、少なくとも前記エミッタ取出領域と接する箇所の表面高さが前記エミッタ取出領域の前記基板の表面高さ以上で、かつ、少なくとも前記エミッタ取出領域と接する箇所の前記表面高さが前記MOSトランジスタ形成領域と接する箇所の表面高さよりも高く形成された半導体装置が提供される。

本発明によれば、
MOSトランジスタが形成されるMOSトランジスタ形成領域と、エミッタ取出領域、ベース取出領域、およびコレクタ取出領域を含むバイポーラトランジスタ形成領域とが設けられた基板上に各領域を分離する素子分離絶縁膜を、当該素子分離絶縁膜の表面高さが前記基板の表面高さよりも高くなるように形成する工程と、
前記基板表面の全面に絶縁膜を形成する工程と、
少なくとも前記バイポーラトランジスタ形成領域の前記エミッタ取出領域と接する箇所の前記素子分離絶縁膜をレジスト膜で保護した状態で、前記MOSトランジスタ形成領域の前記絶縁膜を除去する工程と、
前記MOSトランジスタ形成領域の前記基板表面にゲート絶縁膜を形成する工程と、
前記基板上の全面にゲート電極を構成する導電膜を形成し、当該導電膜と前記ゲート絶縁膜とをゲート形状にパターニングする工程と、
前記基板上の全面に絶縁膜を形成し、当該絶縁膜をエッチバックして前記ゲート電極の側方にサイドウォールを形成する工程と、
前記基板上の全面に、シリサイドブロック膜となる絶縁膜を形成し、シリサイド層を形成する箇所の前記シリサイドブロック膜を除去する工程と、
前記基板上の全面に、金属膜を形成し、前記MOSトランジスタ形成領域のソース・ドレイン領域表面、前記バイポーラトランジスタ形成領域の、前記エミッタ取出領域、前記ベース取出領域、および前記コレクタ取出領域の表面にシリサイド層を形成する工程と、
を含み、
前記シリサイド層を形成する工程において、前記素子分離絶縁膜は、少なくとも前記エミッタ取出領域と接する箇所の表面高さが前記エミッタ取出領域の前記基板の表面高さ以上で、かつ、少なくとも前記エミッタ取出領域と接する箇所の前記表面高さが前記MOSトランジスタ形成領域と接する箇所の表面高さよりも高く形成された半導体装置の製造方法が提供される。

この構成によれば、素子分離絶縁膜が、少なくともエミッタ取出領域と接する箇所の表面高さがエミッタ取出領域の基板の表面高さ以上となっているので、図23に示したように、エミッタ取出領域端部でのシリサイド層の垂れ下がりを抑制することができ、シリサイド層とジャンクション深さの関係を一定に制御することができる。これにより、エミッタ幅を安定させることができ、ダイオード電流の特性を安定化させることができる。一方、MOSトランジスタ形成領域においては、ゲート電極は、基板表面の拡散層上だけではなく、素子分離絶縁膜上にも形成される。そのため、ゲート形成時のリソグラフィー時のゲート加工精度を維持するためには、基板の表面高さと素子分離絶縁膜の表面高さとの差が小さい方が好ましい。本実施の形態において、MOSトランジスタ形成領域と接する箇所の素子分離絶縁膜の表面高さは、エミッタ取出領域と接する箇所の素子分離絶縁膜の表面高さよりも低く形成されており、基板の表面高さと素子分離絶縁膜の表面高さとの差を小さくすることができ、ゲート加工精度を維持することもできる。

なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明によれば、MOSトランジスタとバイポーラトランジスタとを同時に形成する構成において、バイポーラトランジスタのエミッタ幅を一定とすることができ、ダイオード電流の特性を安定化させつつ、MOSトランジスタの加工精度を維持することができる。

本発明の実施の形態における半導体装置の構成を示す断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の他の例を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順の他の例を示す工程断面図である。 本発明の効果を説明するための図である。 本発明の効果を説明するための図である。 従来の問題点を説明するための図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様の構成要素には同様の符号を付し、適宜説明を省略する。

図1は、本実施の形態における半導体装置の構成を示す断面図である。
半導体装置100は、MOSトランジスタが形成されるMOSトランジスタ形成領域(コアMOSトランジスタ形成領域220およびI/O領域210)と、バイポーラトランジスタ150が形成され、エミッタ取出領域202、ベース取出領域204、およびコレクタ取出領域206を含むバイポーラトランジスタ形成領域200とが設けられた基板102を含む。本実施の形態において、基板102は、たとえばシリコン基板等の半導体基板とすることができる。以下の実施の形態においては、第1導電型がP型、第2導電型がN型である場合を例として示すが、逆とすることもできる。

本実施の形態において、基板102は、P型とすることができる。バイポーラトランジスタ形成領域200のエミッタ取出領域202およびベース取出領域204にわたる領域には、Nウェル106が形成されている。エミッタ取出領域202のNウェル106の表面には、P型不純物拡散領域122が形成されている。ベース取出領域204のNウェル106の表面にはN型不純物拡散領域120が形成されている。バイポーラトランジスタ形成領域200のコレクタ取出領域206には、Pウェル104が形成されている。コレクタ取出領域206のPウェル104の表面には、P型不純物拡散領域122が形成されている。

本実施の形態において、バイポーラトランジスタ150は、エミッタとして機能するP型不純物拡散領域122と、ベースとして機能するNウェル106と、コレクタとして機能するP型の基板102とにより構成された縦型のPNPダイオードとすることができる。なお、本実施の形態において、エミッタ取出領域202およびベース取出領域204のNウェル106およびベース取出領域204のN型不純物拡散領域120によりベースが構成され、バイポーラトランジスタ形成領域200の基板102、コレクタ取出領域206のPウェル104およびP型不純物拡散領域122によりコレクタが構成される。

I/O領域210には、NMOSトランジスタ164が形成されるNMOS形成領域212およびPMOSトランジスタ166が形成されるPMOS形成領域214が設けられている。NMOSトランジスタ164とPMOSトランジスタ166とでCMOSが構成される。I/O領域210のNMOS形成領域212には、Pウェル104が形成されている。NMOS形成領域212のPウェル104上には、ゲート絶縁膜136、ゲート電極134、およびサイドウォール132により構成されたゲートが設けられている。NMOS形成領域212のPウェル104表面には、ゲートの両側方にN型不純物拡散領域120が形成されている。

同様に、I/O領域210のPMOS形成領域214には、Nウェル106が形成されている。PMOS形成領域214のNウェル106上には、ゲート絶縁膜136、ゲート電極134、およびサイドウォール132により構成されたゲートが設けられている。PMOS形成領域214のNウェル106表面には、ゲートの両側方にP型不純物拡散領域122が形成されている。

コアMOSトランジスタ形成領域220には、NMOSトランジスタ160が形成されるNMOS形成領域222とPMOSトランジスタ162が形成されるPMOS形成領域224とが設けられている。NMOSトランジスタ160とPMOSトランジスタ162とでCMOSが構成される。コアMOSトランジスタ形成領域220のNMOS形成領域222には、Pウェル104が形成されている。NMOS形成領域222のPウェル104上には、ゲート絶縁膜130、ゲート電極134、およびサイドウォール132により構成されたゲートが設けられている。NMOS形成領域222のPウェル104表面には、ゲートの両側方にN型不純物拡散領域120が形成されている。

同様に、コアMOSトランジスタ形成領域220のPMOS形成領域224には、Nウェル106が形成されている。PMOS形成領域224のNウェル106上には、ゲート絶縁膜130、ゲート電極134、およびサイドウォール132により構成されたゲートが設けられている。PMOS形成領域224のNウェル106表面には、ゲートの両側方にP型不純物拡散領域122が形成されている。

コアMOSトランジスタ形成領域220に形成されたNMOSトランジスタ160およびPMOSトランジスタ162のゲート絶縁膜130は、I/O領域210に形成されたNMOSトランジスタ164およびPMOSトランジスタ166のゲート絶縁膜136よりも膜厚が薄く形成されている。

また、本実施の形態において、バイポーラトランジスタ形成領域200、I/O領域210、およびコアMOSトランジスタ形成領域220の各N型不純物拡散領域120およびP型不純物拡散領域122の表面にはシリサイド層124が形成されている。

さらに、各領域は、素子分離絶縁膜110により分離されている。ここで、素子分離絶縁膜110は、少なくともエミッタ取出領域202と接する箇所の表面高さがエミッタ取出領域202の基板102の表面高さ以上で、かつ、少なくともエミッタ取出領域202と接する箇所の表面高さがI/O領域210やコアMOSトランジスタ形成領域220の各領域と接する箇所の表面高さよりも高く形成されている。本実施の形態において、バイポーラトランジスタ形成領域200全面において、素子分離絶縁膜110の表面高さがI/O領域210やコアMOSトランジスタ形成領域220と接する箇所の表面高さよりも高く形成されている。ここで、I/O領域210およびコアMOSトランジスタ形成領域220においては、ゲート加工ばらつきを制御する観点から、素子分離絶縁膜110の表面高さと基板102の表面高さの差がないように形成することが望ましい。

なお、図1に示した構成は、各領域の構成を模式的に示したもので、実際の半導体装置100の範囲はこのような構成とは限らない。たとえば、図1では、エミッタ取出領域202がPMOS形成領域214と隣接した配置となっているが、エミッタ取出領域202は、他の領域と隣接した構成とすることができる。また、たとえば、エミッタ取出領域202は、ベース取出領域204やコレクタ取出領域206により四方を囲まれた構成とすることもできる。

次に、図2から図18を参照して、本実施の形態における半導体装置100の製造手順を説明する。図2から図18は、本実施の形態における半導体装置100の製造手順を示す工程断面図である。

まず、基板102表面に素子分離絶縁膜110を形成する。素子分離絶縁膜110は、STI(Shallow Trench Isolation)とすることができる。素子分離絶縁膜110は、以下の手順で形成することができる。まず、基板102表面にたとえばシリコン窒化膜等のカバー膜103を形成する。次いで、カバー膜103上に、素子分離絶縁膜110を形成する箇所を選択的に加工したレジスト膜(不図示)を形成する。次いで、当該レジスト膜をマスクとしてカバー膜103を選択的に除去する。その後、レジスト膜を除去し、カバー膜103をマスクとして、基板102表面に溝109を形成する(図2(a))。その後、溝109内に、素子分離絶縁膜110を構成する絶縁膜を埋め込む。次いで、溝外部に露出した絶縁膜を化学機械研磨(CMP:Chemical Mechanical Polishing)等で除去する。ここで、素子分離絶縁膜110は、カバー膜103との間でエッチング選択比が充分大きい材料により構成することができる。素子分離絶縁膜110は、たとえばシリコン酸化膜により構成することができる。また、素子分離絶縁膜110は、トレンチ側壁にシリコン窒化膜等のライナー膜が形成された構成とすることもできる。

本実施の形態において、CMPで絶縁膜を除去する際に、カバー膜103が素子分離絶縁膜110よりも研磨されやすい条件となるよう、CMPの研磨条件を制御する。これにより、カバー膜103が除去され、素子分離絶縁膜110の表面高さが基板102の表面高さよりも高くなる構成とすることができる(図2(b))。また、CMPの研磨量および、CMP後の素子分離絶縁膜110の高さ調整工程での制御により、素子分離絶縁膜110の表面高さと基板102の表面高さとの差を所望の値とすることができる。素子分離絶縁膜110の表面高さと基板102の表面高さとの差は、後の工程で、たとえばゲート電極およびゲート絶縁膜をパターニングする工程、サイドウォールを形成するための絶縁膜のエッチバック工程(場合により複数回)、およびシリサイドブロック膜のパターニング工程等で素子分離絶縁膜110の表面が削られた後でも、バイポーラトランジスタ形成領域200において、素子分離絶縁膜110の表面高さが基板102の表面高さ以上となるような所定値とすることができる。素子分離絶縁膜110の表面高さと基板102の表面高さとの差は、たとえば5〜60nmとすることができる。

この後、基板102表面に熱酸化により酸化膜170を形成する。酸化膜170の膜厚は、たとえば5〜15nm程度とすることができる。以上の手順により図2に示した構成となる。

つづいて、PMOS形成領域224、PMOS形成領域214、エミッタ取出領域202、およびベース取出領域204をレジスト膜172で保護した状態で、NMOS形成領域222、NMOS形成領域212、およびコレクタ取出領域206にP型不純物イオンをイオン注入して、Pウェル104を形成する(図3)。この後、レジスト膜172を除去する。

次いで、NMOS形成領域222、NMOS形成領域212、およびコレクタ取出領域206をレジスト膜174で保護した状態で、PMOS形成領域224、PMOS形成領域214、エミッタ取出領域202、およびベース取出領域204にN型不純物イオンをイオン注入して、Nウェル106を形成する(図4)。この後、レジスト膜174を除去する。

つづいて、I/O領域210以外の領域をレジスト膜176で保護して、I/O領域210に形成された酸化膜170を除去する(図5)。この後、レジスト膜176を除去する。次いで、I/O領域210に、ゲート絶縁膜136となる絶縁膜を形成する(図6)。ゲート絶縁膜136は、熱酸化により形成することができる。また、ゲート絶縁膜136の膜厚は、たとえば5〜8nm程度とすることができる。

なお、I/O領域210の酸化膜170を除去する工程で、I/O領域210の素子分離絶縁膜110の一部も除去される。しかし、本実施の形態において、I/O領域210の酸化膜170を除去する際に、エミッタ取出領域202に接する素子分離絶縁膜110上にはレジスト膜176が形成されているので、エミッタ取出領域202に接する素子分離絶縁膜110の膜減りが生じないようにすることができる。

つづいて、コアMOSトランジスタ形成領域220以外の領域をレジスト膜178で保護して、コアMOSトランジスタ形成領域220に形成された酸化膜170を除去する(図7)。この後、レジスト膜178を除去する。次いで、コアMOSトランジスタ形成領域220に、ゲート絶縁膜130となる絶縁膜を形成する(図8)。ここで、ゲート絶縁膜130は、ゲート絶縁膜136よりも薄い構成とすることができる。ゲート絶縁膜130は、熱酸化により形成することができる。また、ゲート絶縁膜130の膜厚は、たとえば1〜3nm程度とすることができる。

なお、コアMOSトランジスタ形成領域220の酸化膜170を除去する工程で、コアMOSトランジスタ形成領域220の素子分離絶縁膜110の一部も除去される。しかし、本実施の形態において、コアMOSトランジスタ形成領域220の酸化膜170を除去する際に、エミッタ取出領域202に接する素子分離絶縁膜110上にはレジスト膜178が形成されているので、エミッタ取出領域202に接する素子分離絶縁膜110の膜減りが生じないようにすることができる。

以上の手順により、バイポーラトランジスタ形成領域200の素子分離絶縁膜110の基板表面の高さが、コアMOSトランジスタ形成領域220およびI/O領域210における素子分離絶縁膜110の基板表面からの高さよりも高くなるようにすることができる。たとえば、バイポーラトランジスタ形成領域200の少なくともエミッタ取出領域202の素子分離絶縁膜110は、I/O領域210やコアMOSトランジスタ形成領域220の素子分離絶縁膜110よりも約5〜50nm(50〜500Å)程度高い構成とすることができる。

このような状態で、基板102上の全面にゲート電極を構成する導電膜を形成する。次いで、ゲート電極を構成する導電膜およびゲート絶縁膜130およびゲート絶縁膜136をゲート形状にパターニングする。これにより、コアMOSトランジスタ形成領域220およびI/O領域210にゲート電極134が形成される。バイポーラトランジスタ形成領域200においては、導電膜は除去される(図9)。また、このとき、酸化膜170および素子分離絶縁膜110が少し(たとえば膜厚0〜3nm程度)削られるが、図2に示した工程において、このような膜減りを考慮して素子分離絶縁膜110の表面高さが基板102の表面高さよりも所定値だけ高く設定されているので、バイポーラトランジスタ形成領域200において、この後も、素子分離絶縁膜110の表面高さが基板102の表面高さよりも高くなるようにすることができる。

この後、コアMOSトランジスタ形成領域220およびI/O領域210において、各ゲート電極をマスクとして、エクステンション領域(不図示)を形成するための不純物イオンの注入が行われる。たとえば、まず、バイポーラトランジスタ形成領域200、PMOS形成領域224、およびPMOS形成領域214をレジスト膜で保護した状態でNMOS形成領域222およびNMOS形成領域212に不純物イオンを注入する工程を行い、レジスト膜を除去する。次いで、バイポーラトランジスタ形成領域200、NMOS形成領域222、およびNMOS形成領域212をレジスト膜で保護した状態でPMOS形成領域224およびPMOS形成領域214に不純物イオンを注入する工程を行い、レジスト膜を除去する。

つづいて、基板102上の全面に、オフセットスペーサとなるサイドウォール用絶縁膜132aを形成する(図10)。サイドウォール用絶縁膜132aは、たとえばシリコン酸化膜やシリコン窒化膜(たとえば膜厚3〜20nm程度)により構成することができる。この後、サイドウォール用絶縁膜132aをエッチバックして、所定形状にパターニングする(図11)。バイポーラトランジスタ形成領域200においては、サイドウォール用絶縁膜132aは除去される。また、このとき、酸化膜170および素子分離絶縁膜110が少し(たとえば0〜3nm程度)削られるが、図2に示した工程において、このような膜減りを考慮して素子分離絶縁膜110の表面高さが基板102の表面高さよりも所定値だけ高く設定されているので、バイポーラトランジスタ形成領域200において、この後も、素子分離絶縁膜110の表面高さが基板102の表面高さよりも高くなるようにすることができる。

次いで、基板102上の全面に、サイドウォール用絶縁膜132bを形成する(図12)。サイドウォール用絶縁膜132bは、たとえばシリコン酸化膜やシリコン窒化膜(たとえば膜厚10〜50nm程度)により構成することができる。この後、サイドウォール用絶縁膜132bをエッチバックして、所定形状にパターニングする。バイポーラトランジスタ形成領域200においては、サイドウォール用絶縁膜132bは除去される。また、バイポーラトランジスタ形成領域200において、酸化膜170も除去される(図13)。なお、図13において、サイドウォール用絶縁膜132aとサイドウォール用絶縁膜132bとをあわせてサイドウォール132として示す。また、このとき、素子分離絶縁膜110も少し(たとえば膜厚0〜20nm程度)削られるが、図2に示した工程において、このような膜減りを考慮して素子分離絶縁膜110の表面高さが基板102の表面高さよりも所定値だけ高く設定されているので、バイポーラトランジスタ形成領域200において、この後も、素子分離絶縁膜110の表面高さが基板102の表面高さよりも高くなるようにすることができる。

この後、各領域に、N型不純物拡散領域120およびP型不純物拡散領域122を形成するための不純物イオンの注入が行われる。たとえば、まず、PMOS形成領域224、PMOS形成領域214、およびエミッタ取出領域202をレジスト膜で保護した状態で、NMOS形成領域222、NMOS形成領域212、ベース取出領域204およびコレクタ取出領域206に不純物イオンを注入する工程を行い、これらの領域にN型不純物拡散領域120を形成する。その後レジスト膜を除去する(図14)。

次いで、NMOS形成領域222、NMOS形成領域212、ベース取出領域204およびコレクタ取出領域206をレジスト膜で保護した状態で、PMOS形成領域224、PMOS形成領域214、およびエミッタ取出領域202に不純物イオンを注入する工程を行い、これらの領域にP型不純物拡散領域122を形成する。その後レジスト膜を除去する(図15)。

つづいて、基板102上の全面に、シリサイドブロック膜180を形成する(図16)。シリサイドブロック膜180は、たとえばシリコン酸化膜(たとえば膜厚5〜50nm程度)により構成することができる。この後、シリサイドブロック抵抗として使用する領域にのみシリサイドブロック膜180を残し、それ以外の領域のシリサイドブロック膜180を除去する(図17)。本実施の形態において、エミッタ取出領域202、ベース取出領域204、およびコレクタ取出領域206においても、シリサイドブロック膜180が除去される。また、このとき、素子分離絶縁膜110も少し(たとえば膜厚0〜30nm程度)削られるが、図2に示した工程において、このような膜減りを考慮して素子分離絶縁膜110の表面高さが基板102の表面高さよりも所定値だけ高く設定されているので、バイポーラトランジスタ形成領域200において、この後も、素子分離絶縁膜110の表面高さが基板102の表面高さ以上となるようにすることができる。

次いで、基板102上の全面に金属膜182を形成する(図18)。金属膜182は、たとえば、Co、Ni、Pt等とすることができる。これにより、金属膜182が基板102表面の拡散層と接する箇所では、金属膜182と基板102とが反応して、シリサイド層124が形成される。これにより、図1に示した構成の半導体装置100が得られる。本実施の形態において、バイポーラトランジスタ形成領域200においても、基板表面にシリサイド層124を形成することにより、コンタクト形成時のエッチング時のコンタクトの拡散層つき抜けを回避することができる。また、バイポーラトランジスタ150の抵抗を下げることができ、均一に電界を加えることができる。

本実施の形態において、素子分離絶縁膜110が、少なくともエミッタ取出領域202と接する箇所の表面高さがエミッタ取出領域202の基板102の表面高さ以上となっている。そのため、図21および図22に示すように、エミッタ取出領域202端部でのシリサイド層124の垂れ下がりを抑制することができ、シリサイド層124とジャンクション深さの関係を一定に制御することができる。これにより、エミッタ幅を安定させることができ、ダイオード電流の特性を安定化させることができる。

MOSトランジスタ形成領域においては、ゲート電極は、基板102表面の拡散層上だけではなく、素子分離絶縁膜110上にも形成される。そのため、ゲート形成時のリソグラフィー時のゲート加工精度を維持するためには、基板102の表面高さと素子分離絶縁膜110の表面高さとの差が小さい方が好ましい。本実施の形態において、MOSトランジスタ形成領域であるI/O領域210およびコアMOSトランジスタ形成領域220と接する箇所の素子分離絶縁膜110の表面高さは、エミッタ取出領域202と接する箇所の素子分離絶縁膜110の表面高さよりも低く形成されている。そのため、基板102の表面高さと素子分離絶縁膜110の表面高さとの差を小さくすることができ、ゲート加工精度を維持することもできる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

たとえば、半導体装置100は、たとえば以下のような手順で形成することもできる。
たとえば、図9を参照して説明したゲート電極134をパターニングする際に、バイポーラトランジスタ形成領域200のエミッタ取出領域202と接している箇所の素子分離絶縁膜110端部に導電膜(ゲート電極膜134a)を選択的に残す構成とすることができる(図19)。これにより、これ以降のプロセスで、エミッタ取出領域202と接する素子分離絶縁膜110の膜減りが生じないようにすることができる。

また、たとえば、シリサイドブロック膜180を除去する際に、バイポーラトランジスタ形成領域200のエミッタ取出領域202と接している箇所の素子分離絶縁膜110端部上をレジスト膜184で保護し(図20(a))、この箇所にシリサイドブロック膜180を選択的に残すようにすることができる(図20(b))。これにより、エミッタ取出領域202と接している箇所の絶縁膜の高さを高くすることができ、これ以降のプロセスで、エミッタ取出領域202と接する素子分離絶縁膜110の膜減りが生じないようにすることができる。

また、以上の実施の形態においては、バイポーラトランジスタ形成領域200全面において、素子分離絶縁膜110の表面高さがI/O領域210やコアMOSトランジスタ形成領域220と接する箇所の表面高さよりも高く形成された構成を示した。しかし、素子分離絶縁膜110は、少なくともエミッタ取出領域202と接する箇所の表面高さがエミッタ取出領域202の基板102の表面高さ以上で、他の領域の表面高さよりも高く形成された構成とすることができる。この場合、たとえば、図5を参照して説明した酸化膜170を除去する工程、または図7を参照して説明した酸化膜170を除去する工程において、バイポーラトランジスタ形成領域200のベース取出領域204およびコレクタ取出領域206においては、それぞれ、レジスト膜176やレジスト膜178で保護されていない構成とすることができる。

10 P拡散層
12 素子分離絶縁膜
14 Nウェル
16 金属膜
18 シリサイド層
100 半導体装置
102 基板
104 Pウェル
106 Nウェル
110 素子分離絶縁膜
120 N型不純物拡散領域
122 P型不純物拡散領域
124 シリサイド層
130 ゲート絶縁膜
132 サイドウォール
132a サイドウォール用絶縁膜
132b サイドウォール用絶縁膜
134 ゲート電極
134a ゲート電極膜
136 ゲート絶縁膜
150 バイポーラトランジスタ
160 NMOSトランジスタ
162 PMOSトランジスタ
164 NMOSトランジスタ
166 PMOSトランジスタ
170 酸化膜
172 レジスト膜
174 レジスト膜
176 レジスト膜
178 レジスト膜
180 シリサイドブロック膜
182 金属膜
184 レジスト膜
200 バイポーラトランジスタ形成領域
202 エミッタ取出領域
204 ベース取出領域
206 コレクタ取出領域
210 I/O領域
212 NMOS形成領域
214 PMOS形成領域
220 コアMOSトランジスタ形成領域
222 NMOS形成領域
224 PMOS形成領域

Claims (8)

  1. MOSトランジスタが形成されるMOSトランジスタ形成領域と、エミッタ取出領域、ベース取出領域、およびコレクタ取出領域を含むバイポーラトランジスタ形成領域とが設けられた基板と、
    前記基板表面に形成され、各領域を分離する素子分離絶縁膜と、
    前記MOSトランジスタ形成領域に形成され、ソース・ドレイン領域表面にシリサイド層が形成されたMOSトランジスタと、
    前記バイポーラトランジスタ形成領域に形成され、前記エミッタ取出領域、前記ベース取出領域、および前記コレクタ取出領域の表面にシリサイド層が形成されたバイポーラトランジスタと、
    を含み、
    前記素子分離絶縁膜は、少なくとも前記エミッタ取出領域と接する箇所の表面高さが前記エミッタ取出領域の前記基板の表面高さよりも高く、かつ、少なくとも前記エミッタ取出領域と接する箇所の前記表面高さが前記MOSトランジスタ形成領域と接する箇所の表面高さよりも高く形成された半導体装置。
  2. 請求項1に記載の半導体装置において、
    前記基板は第1導電型であって、
    前記バイポーラトランジスタ形成領域の前記エミッタ取出領域の前記基板表面には、第2導電型のウェルが形成され、さらに当該第2導電型のウェル表面には第1導電型の拡散領域が形成され、前記シリサイド層は、当該第1導電型の拡散領域の表面に形成され、
    前記バイポーラトランジスタ形成領域の前記ベース取出領域の前記基板表面には、第2導電型のウェルが形成され、さらに当該第2導電型のウェル表面には第2導電型の拡散領域が形成され、前記シリサイド層は、当該第2導電型の拡散領域の表面に形成され、
    前記バイポーラトランジスタ形成領域の前記コレクタ取出領域の前記基板表面には、第1導電型のウェルが形成され、さらに当該第1導電型のウェル表面には第1導電型の拡散領域が形成され、前記シリサイド層は、当該第1導電型の拡散領域の表面に形成され、
    前記バイポーラトランジスタは、
    前記エミッタ取出領域の前記第1導電型の拡散領域によりエミッタが構成され、
    前記エミッタ取出領域および前記ベース取出領域の前記第2導電型のウェルおよび前記ベース取出領域の前記第2導電型の拡散領域によりベースが構成され、
    前記バイポーラトランジスタ形成領域の前記基板、前記コレクタ取出領域の前記第1導電型のウェルおよび前記第1導電型の拡散領域によりコレクタが構成された半導体装置。
  3. 請求項1または2に記載の半導体装置において、
    前記MOSトランジスタ形成領域には、ゲート絶縁膜の膜厚が異なる複数のMOSトランジスタが形成された半導体装置。
  4. 請求項1から3いずれかに記載の半導体装置において、
    前記MOSトランジスタ形成領域には、PMOSトランジスタおよびNMOSトランジスタを含むCMOSトランジスタが形成された半導体装置。
  5. 請求項1から4いずれかに記載の半導体装置において、
    前記バイポーラトランジスタ形成領域全面において、前記素子分離絶縁膜の表面高さが前記MOSトランジスタ形成領域と接する箇所の表面高さよりも高く形成された半導体装置。
  6. 請求項1から5いずれかに記載の半導体装置において、
    前記素子分離絶縁膜が前記エミッタ取出領域と接する箇所において、前記素子分離絶縁膜上に、前記MOSトランジスタのゲート電極を構成する材料と同じ材料により構成された導電膜が形成された半導体装置。
  7. 請求項1から5いずれかに記載の半導体装置において、
    前記素子分離絶縁膜が前記エミッタ取出領域と接する箇所において、前記素子分離絶縁膜上に、シリサイドブロック膜として機能する絶縁膜が形成された半導体装置。
  8. MOSトランジスタが形成されるMOSトランジスタ形成領域と、エミッタ取出領域、ベース取出領域、およびコレクタ取出領域を含むバイポーラトランジスタ形成領域とが設けられた基板上に各領域を分離する素子分離絶縁膜を、当該素子分離絶縁膜の表面高さが前記基板の表面高さよりも高くなるように形成する工程と、
    前記基板表面の全面に絶縁膜を形成する工程と、
    少なくとも前記バイポーラトランジスタ形成領域の前記エミッタ取出領域と接する箇所の前記素子分離絶縁膜をレジスト膜で保護した状態で、前記MOSトランジスタ形成領域の前記絶縁膜を除去する工程と、
    前記MOSトランジスタ形成領域の前記基板表面にゲート絶縁膜を形成する工程と、
    前記基板上の全面にゲート電極を構成する導電膜を形成し、当該導電膜と前記ゲート絶縁膜とをゲート形状にパターニングする工程と、
    前記基板上の全面に絶縁膜を形成し、当該絶縁膜をエッチバックして前記ゲート電極の側方にサイドウォールを形成する工程と、
    前記基板上の全面に、シリサイドブロック膜となる絶縁膜を形成し、シリサイド層を形成する箇所の前記シリサイドブロック膜を除去する工程と、
    前記基板上の全面に、金属膜を形成し、前記MOSトランジスタ形成領域のソース・ドレイン領域表面、前記バイポーラトランジスタ形成領域の、前記エミッタ取出領域、前記ベース取出領域、および前記コレクタ取出領域の表面にシリサイド層を形成する工程と、
    を含み、
    前記シリサイド層を形成する工程において、前記素子分離絶縁膜は、少なくとも前記エミッタ取出領域と接する箇所の表面高さが前記エミッタ取出領域の前記基板の表面高さよりも高く、かつ、少なくとも前記エミッタ取出領域と接する箇所の前記表面高さが前記MOSトランジスタ形成領域と接する箇所の表面高さよりも高く形成された半導体装置の製造方法。
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