JP6912971B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、例えば、ＬＤＭＯＳＦＥＴを有する半導体装置に好適に利用できるものである。
ＬＤＭＯＳＦＥＴ（Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor：以降は単に「ＬＤＭＯＳ」と称する）では、半導体基板に形成した厚い酸化膜上に、ドレイン領域側のゲート電極の端部を配置することによって、ドレイン領域側の電界強度を緩和する構造が検討されている。これによって、通常のＭＩＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）よりも高い耐圧を有するトランジスタを形成することができる。
例えば、特許文献１のＬＤＭＯＳでは、素子分離部をＳＴＩ（Shallow Trench Isolation）構造で形成しているのに対し、ドレイン領域側のゲート電極の端部下に形成される酸化膜はＳＴＩ構造ではなく、ＬＯＣＯＳ（LOCal Oxidation of Silicon）構造で形成する技術が開示されている。
また、特許文献２のＬＤＭＯＳでは、レジストパターンおよびイオン注入法を用いて第１ボディ領域を形成し、その後、第１ボディ領域上にポリシリコン膜を形成している。次に、別のレジストパターンをマスクとして、ドライエッチング法を用いて、ソース領域側のポリシリコン膜をパターニングし、その後、同一のレジストパターンをマスクとしてイオン注入を行うことで、第２ボディ領域とソース領域とを形成する技術が開示されている。
国際公開第２０１１／１６１７４８号 特開２０１１−１００９１３号公報
特許文献１のようなＬＤＭＯＳでは、ＬＤＭＯＳのチャネル領域となるｐ型ウェル領域を、イオン注入法などを用いて予め形成しておく。その後、ソース領域側のゲート電極の端部が、ｐ型ウェル領域の端部より内側に位置するように、半導体基板上にゲート電極を形成する。この時、ＬＤＭＯＳのゲート電極と周辺のトランジスタのゲート電極とを同じ工程でパターニングしている。そして、ＬＤＭＯＳのゲート電極では、ドレイン領域側の端部とソース領域側の端部とが同時にパターニングされている。その後、イオン注入法等を用いて、ｐ型ウェル内にソース領域となる不純物領域を形成している。
チャネル領域の長さは、概ね、パターニングしたゲート電極の位置によって決定される。パターニングではマスクと露光の精度によるばらつきを考慮するため、ゲート電極の端部はｐ型ウェル領域の端部から十分に離れた位置に設定する必要がある。このため、ｐ型ウェル領域の長さを大きくしておく必要があり、チャネル領域の長さは、特性上要求される寸法よりも大きくなる場合が多い。
ここで、隣り合う２つのＬＤＭＯＳは、ソース領域側において、チャネル領域となるｐ型ウェル領域を共有している。そのため、本願発明者は、ＬＤＭＯＳの微細化を図るべく、チャネル領域の面積を縮小させると共に、ＬＤＭＯＳの性能を向上させることを検討した。
また、特許文献２のようなＬＤＭＯＳでは、第１ボディ領域および第２ボディ領域は、ゲート電極と平面視で重なる位置に形成され、ＬＤＭＯＳのチャネル領域として使用されているため、ＬＤＭＯＳのオン抵抗が増加したり、ＬＤＭＯＳのオフ耐圧が低下する問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置およびその製造方法は、第１ＭＩＳＦＥＴの第１ソース領域側の半導体基板に形成された、第１チャネル領域および、第１チャネル領域よりも低い不純物濃度を有する第１ウェル領域を含む。ここで、第１チャネル領域の一部は、第１ＭＩＳＦＥＴの第１ゲート電極と平面視で重なるように形成されている。また、第１ＭＩＳＦＥＴのゲート長方向において、第１チャネル領域内の第１ウェル領域の端部は、第１ゲート電極から遠ざかるように、第１ソース領域側の第１ゲート電極の端部から離れている。
一実施の形態によれば、半導体装置の性能を向上させることができる。
一実施の形態の半導体装置の回路ブロック図である。 一実施の形態の半導体装置の製造工程を示す要部断面図である。 図２に続く半導体装置の製造工程を示す要部断面図である。 図３に続く半導体装置の製造工程を示す要部断面図である。 図４に続く半導体装置の製造工程を示す要部断面図である。 図５に続く半導体装置の製造工程を示す要部断面図である。 図６に続く半導体装置の製造工程を示す要部断面図である。 図７に続く半導体装置の製造工程を示す要部断面図である。 図８に続く半導体装置の製造工程を示す要部断面図である。 図９に続く半導体装置の製造工程を示す要部断面図である。 図１０に続く半導体装置の製造工程を示す要部断面図である。 図１１に続く半導体装置の製造工程を示す要部断面図である。 図１２に続く半導体装置の製造工程を示す要部断面図である。 本願発明者による検討データである。 本願発明者による検討データである。 回路ブロックＣ１の一部を示す平面図である。 図１６に示すユニットセルＵＣの拡大図である。 図１７に示すＢ−Ｂ線に対応する断面図である。 図１７に示すＣ−Ｃ線に対応する断面図である。 変形例の半導体装置の製造工程を示す要部断面図である。 図２０に続く半導体装置の製造工程を示す要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。
（実施の形態１）
図１は、本実施の形態の半導体装置の大まかなレイアウトを示す回路ブロック図である。
本実施の形態の半導体装置は、例えばハードディスクドライブ（Hard Disk Drive）に用いられるパワーＩＣ（Power Integrated Circuit）であり、図１では、各々の用途で使用される回路を構成する半導体素子が形成されている領域を、回路ブロックＣ１〜Ｃ３として示している。
回路ブロックＣ１は、２０Ｖ以上の高電圧で駆動するドライバー回路を有し、半導体素子として、高耐圧のＭＩＳＦＥＴであるＬＤＭＯＳが形成されている領域である。回路ブロックＣ１の主な用途は、スピンドルモーター駆動用ドライバー（Spindle Driver）、ボイスコイルモータ駆動用ドライバー（Voice Coil Motor Driver）、または、プリアンプ用負電源などの電源回路（Regulater）である。
回路ブロックＣ２は、１．５Ｖ程度の電圧で駆動するロジック回路を有し、半導体素子として、ＬＤＭＯＳよりも耐圧が低く、且つ、動作が速い低耐圧ＭＩＳＦＥＴが形成されている領域である。
回路ブロックＣ３は、アナログ回路を有し、半導体素子として、ＬＤＭＯＳよりも耐圧が低く、低耐圧ＭＩＳＦＥＴよりも耐圧が高く、且つ、６Ｖ程度の電圧で駆動する中耐圧ＭＩＳＦＥＴ、容量素子、抵抗素子およびバイポーラトランジスタなどが形成されている領域である。
図１６は、本実施の形態の回路ブロックＣ１の一部を示す平面図である。なお、図１６は平面図であるが、図面を見やすくするため、素子分離部ＳＴＩおよび絶縁膜ＬＯＣにハッチングを付している。また、破線はゲート電極Ｇ１を示し、２点鎖線はユニットセルＵＣを示す。
半導体基板ＳＵＢ上には複数のＬＤＭＯＳが配置されている。本実施の形態では、２つのＬＤＭＯＳでゲート電極Ｇ１とソース領域Ｓ１とが共通化されており、この２つのＬＤＭＯＳをユニットセルＵＣとして説明する。また、図１６では隣接する２つのユニットセルＵＣのドレイン領域Ｄ１を共通化した例を示しているが、各ユニットセルＵＣのドレイン領域Ｄ１を素子分離部ＳＴＩによって分離してもよい。
図１７は、図１６のユニットセルＵＣの拡大図であり、ゲート電極Ｇ１、素子分離部ＳＴＩおよび絶縁膜ＬＯＣだけでなく、ウェル領域ＨＰＷ、チャネル領域ＣＨ、チャネル領域ＣＨの給電領域である拡散層ＢＧ、ソース領域の一部である拡散層Ｓ１、および、ドレイン領域の一部である拡散層Ｄ１も示されている。また、ユニットセルＵＣは、拡散層Ｓ１を境界として、ＬＤＭＯＳがトランジスタとして機能する活性部ＡＣと、耐圧向上のために設けられている終端部ＴＣとに分けられる。図１７では活性部ＡＣと終端部ＴＣとの境界を２点短鎖線で示している。なお、図１７は平面図であるが、図面を見やすくするため、素子分離部ＳＴＩおよび絶縁膜ＬＯＣにハッチングを付している。
図１７に示されるＡ−Ａ線は、活性部ＡＣにおけるＬＤＭＯＳのゲート長方向の断面を示しており、図２〜１３の断面図に対応している。Ｂ−Ｂ線は、終端部ＴＣにおけるＬＤＭＯＳのゲート長方向の断面を示しており、図１８の断面図に対応している。Ｃ−Ｃ線は、活性部ＡＣおよび終端部ＴＣにおけるＬＤＭＯＳのゲート幅方向の断面を示しており、図１９の断面図に対応している。
本実施の形態では、まず、図２〜図１３を用いて、Ａ−Ａ線に沿った、活性部ＡＣにおけるＬＤＭＯＳのゲート長方向の断面構造を説明する。その後、図１２，図１４および図１５を用いて、ＬＤＭＯＳのゲート電極Ｇ１とウェル領域ＨＰＷとの位置関係の考察について説明する。その後、図１７〜図１９を用いて、ＬＤＭＯＳの終端部ＴＣについて説明する。
以下に、図２〜図１３に示す断面図を用いて、本実施の形態の主な半導体装置とその製造方法を説明する。
図２〜図１３に示す領域１Ａは、図１の回路ブロックＣ１の一部を示しており、半導体素子の一例として、２つのｎ型のＬＤＭＯＳが形成される領域を示しており、図１７のＡ−Ａ線に対応する断面図である。
図２〜図１３に示す領域２Ａは、図１の回路ブロックＣ２の一部を示しており、半導体素子の一例として、ｎ型の低耐圧ＭＩＳＦＥＴが形成される領域を示している。回路ブロックＣ２にはｐ型の低耐圧ＭＩＳＦＥＴも形成されているが、本実施の形態においては、ｐ型の低耐圧ＭＩＳＦＥＴの説明は省略する。
まず、図２に示すように、領域１Ａおよび領域２Ａにおいて、半導体基板ＳＢに素子分離部ＳＴＩを形成し、その後、領域１Ａにおいて、絶縁膜ＬＯＣを形成する。
半導体基板ＳＢは、実際には、例えばシリコンからなる支持基板と、支持基板上に形成され、且つ、例えばシリコンからなるエピタキシャル層とからなる積層構造であるが、本実施の形態では、この積層構造を半導体基板ＳＢとして説明する。
素子分離部ＳＴＩは、フォトリソグラフィ法およびドライエッチング法などを用いて、半導体基板ＳＢを選択的にエッチングすることで、半導体基板ＳＢに複数の溝を形成し、その後、ＣＭＰ（Chemical Mechanical Polishing）法などを用いて、例えば酸化シリコンからなる絶縁膜を溝内に埋め込むことで形成される。なお、素子分離部ＳＴＩは、主に、各回路ブロックＣ１〜Ｃ３内に形成される複数の半導体素子を分離するために用いられる。また、素子分離部ＳＴＩの深さ（溝の深さ）は、２５０ｎｍ〜３５０ｎｍ程度である。
次に、半導体基板ＳＢを例えば窒化シリコンからなる絶縁膜で覆い、フォトリソグラフィ法およびドライエッチング法などを用いて、この絶縁膜を選択的にエッチングすることで、半導体基板ＳＢの一部を露出させる。次に、熱酸化法などを用いて、半導体基板ＳＢが露出している領域に、例えば酸化シリコンからなる絶縁膜ＬＯＣを形成する。その後、窒化シリコンからなる絶縁膜は除去する。なお、絶縁膜ＬＯＣは、主に、ＬＤＭＯＳのドレイン領域側の電界を緩和するために用いられる。また、絶縁膜ＬＯＣの厚さは１００ｎｍ〜２００ｎｍ程度である。
なお、本実施の形態では、ＬＤＭＯＳのドレイン領域側に形成する絶縁膜に、絶縁膜ＬＯＣを用いた場合で説明するが、ＬＤＭＯＳのドレイン領域側に形成する絶縁膜は、必ずしも絶縁膜ＬＯＣである必要はなく、例えば素子分離部ＳＴＩに代えることも可能である。しかし、素子分離部ＳＴＩの深さは絶縁膜ＬＯＣの深さよりも深いため、電流経路が遮断され過ぎてしまうので、ＬＤＭＯＳのドレイン領域側には絶縁膜ＬＯＣを用いることが好ましい。
次に、図３に示すように、フォトリソグラフィ法およびイオン注入法などを用いて、領域１Ａの半導体基板ＳＢに、ｎ型のドリフト領域ＮＶ（半導体領域ＮＶ）を形成する。次に、半導体基板ＳＢに高温で長時間の熱処理を施すことで、ドリフト領域ＮＶを拡散させる。この熱処理は、例えば１１００℃程度で６０分の条件で行われる。
次に、フォトリソグラフィ法およびイオン注入法などを用いて、領域１Ａの半導体基板ＳＢに、ｎ型のウェル領域ＨＮＷ（不純物領域ＨＮＷ）およびｐ型のウェル領域ＨＰＷ（不純物領域ＨＰＷ）を形成し、領域２Ａの半導体基板ＳＢにｐ型のウェル領域ＨＰＷ（不純物領域ＨＰＷ）を形成する。
ここで、領域１Ａのウェル領域ＨＰＷ、および、領域２Ａのウェル領域ＨＰＷは、同じイオン注入工程で形成されており、このイオン注入は、不純物として例えばボロン（Ｂ）または二フッ化ボロン（ＢＦ２）を用いて行われ、注入エネルギーを６０〜２００ｋｅＶ程度とし、ドーズ量を１．５×１０１２〜１．２×１０１３／ｃｍ２程度とした条件で、４段階に分けて行われる。
１段階目のイオン注入は、例えば、ボロン（Ｂ）を用いて行われ、注入エネルギーを２００ｋｅＶ程度とし、ドーズ量を１．２×１０１３／ｃｍ２程度とした条件で行われる。この１段階目のイオン注入は、主に、ウェル領域ＨＰＷの底部でラッチアップを防止するために、比較的高濃度で行われる。
２段階目のイオン注入は、例えば、ボロン（Ｂ）を用いて行われ、注入エネルギーを１２０ｋｅＶ程度とし、ドーズ量を２．５×１０１２／ｃｍ２程度とした条件で行われる。３段階目のイオン注入は、例えば、ボロン（Ｂ）を用いて行われ、注入エネルギーを５０ｋｅＶ程度とし、ドーズ量を１．５×１０１２／ｃｍ２程度とした条件で行われる。これら２段階目と３段階目のイオン注入は、主に、トランジスタのパンチスルーを防止するために行われる。
４段階目のイオン注入は、例えば、二フッ化ボロン（ＢＦ２）を用いて行われ、注入エネルギーを６０ｋｅＶ程度とし、ドーズ量を２．２×１０１２〜１．２×１０１３／ｃｍ２程度とした条件で行われる。この４段階目のイオン注入は、主に、低耐圧ＭＩＳＦＥＴの閾値調整用のために行われる。
なお、ウェル領域ＨＰＷを形成するための４段階のイオン注入は、それぞれ、垂直イオン注入で行われ、例えば、半導体基板ＳＢに対してほぼ垂直な角度で行われる。ここで記載するほぼ垂直な角度とは、半導体基板ＳＢに対して垂直な角度、または、半導体基板ＳＢに対する垂線から１度以下の範囲で傾けた角度を意味する。また、この垂直イオン注入の角度は、後述の斜めイオン注入の角度よりも小さい。
その後、半導体基板ＳＢに熱処理を施すことで、ウェル領域ＨＰＷおよびウェル領域ＨＮＷに含まれる各不純物を活性化させる。この熱処理は、例えば９５０℃程度で６０秒の条件で行われる。
なお、領域１Ａのｎ型のドリフト領域ＮＶおよびｎ型のウェル領域ＨＮＷは、ＬＤＭＯＳのドレイン領域の一部を構成する領域である。
次に、図４に示すように、熱酸化法などを用いて、領域１Ａおよび領域２Ａの半導体基板ＳＢ上に、それぞれ、ゲート絶縁膜ＧＩ１およびゲート絶縁膜ＧＩ２を形成する。ここで、ゲート絶縁膜ＧＩ１の膜厚は、１０ｎｍ〜１５ｎｍ程度であり、ゲート絶縁膜ＧＩ２の膜厚よりも大きい。また、ゲート絶縁膜ＧＩ２の膜厚は、２ｎｍ〜４ｎｍ程度である。
このように膜厚の異なる２種類のゲート絶縁膜を形成する方法の一つを以下に説明する。まず、熱酸化法を用いて、領域１Ａおよび領域２Ａの半導体基板ＳＢ上に、膜厚の厚い酸化シリコン膜を形成する。次に、フォトリソグラフィ法およびウェットエッチング法を用いて、領域２Ａの膜厚の厚い酸化シリコン膜を選択的に除去する。次に、再び熱酸化法を用いて、領域２Ａの半導体基板ＳＢ上に、膜厚の薄い酸化シリコン膜を形成することで、膜厚の異なる２種類のゲート絶縁膜が形成される。
また、回路ブロックＣ３などで用いる中耐圧ＭＩＳＦＥＴ用に、上記と同様の手法を用いて３種類目のゲート絶縁膜を形成しても良いが、本実施の形態ではその説明は省略する。
また、ゲート絶縁膜ＧＩ１およびゲート絶縁膜ＧＩ２の上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって、例えば酸化ハフニウムまたは酸化タンタルからなり、酸化シリコンよりも高い誘電率を有する高誘電率膜を形成し、この高誘電率膜を各ゲート絶縁膜ＧＩ１、ＧＩ２の一部として使用してもよい。
次に、ゲート絶縁膜ＧＩ１およびゲート絶縁膜ＧＩ２の上に、例えばＣＶＤ法によって、例えば多結晶シリコンからなる導電性膜ＦＧ１を形成する。次に、フォトリソグラフィ法およびイオン注入法によって、導電性膜ＦＧ１に選択的に不純物を導入することで、領域１Ａおよび領域２Ａの導電性膜ＦＧ１をｎ型とする。なお、導電性膜ＦＧ１の厚さは、２００ｎｍ〜３００ｎｍ程度である。
次に、導電性膜ＦＧ１上に、例えばＣＶＤ法によって、例えば酸化シリコン膜または窒化シリコンからなる絶縁膜ＩＦ１を形成する。なお、絶縁膜ＩＦ１の厚さは、４０ｎｍ〜６０ｎｍ程度である。
なお、導電性膜ＦＧ１は、多結晶シリコン膜に限定されず、金属膜、または、多結晶シリコン膜と金属膜との積層膜であってもよい。また、絶縁膜ＩＦ１は、酸窒化シリコン膜などでもよい。
次に、図５に示すように、領域１Ａおよび領域２Ａの絶縁膜ＩＦ１上に、それぞれ、レジストパターンＲＰ１を形成する。領域１ＡのレジストパターンＲＰ１は、後の工程で形成されるゲート電極Ｇ１の一部の一部を覆うように形成されており、領域２ＡのレジストパターンＲＰ１は、後の工程で形成されるゲート電極Ｇ２を覆うように形成されている。すなわち、レジストパターンＲＰ１は、領域１ＡにおいてＬＤＭＯＳのドレイン領域を開口し、領域２Ａにおいて低耐圧ＭＩＳＦＥＴのドレイン領域およびソース領域を開口するパターンを有する。
次に、ドライエッチング法によって、レジストパターンＲＰ１から露出している箇所の絶縁膜ＩＦ１を除去する。これにより、領域１Ａには、導電性膜ＦＧ１上に絶縁膜ＩＦ２が形成され、領域２Ａには導電性膜ＦＧ１上にキャップ膜ＣＰ２が形成される。
その後、アッシング処理を行うことで、レジストパターンＲＰ１を除去する。
次に、図６に示すように、選択的に残された絶縁膜ＩＦ２およびキャップ膜ＣＰ２が存在する状態でドライエッチングを行うことで、領域１Ａおよび領域２Ａの導電性膜ＦＧ１を選択的に除去する。これにより、領域２Ａには導電性膜ＦＧ１が加工されることでゲート電極Ｇ２が形成され、領域１Ａには導電性膜ＦＧ１が加工されることで導電性膜ＦＧ２が形成される。なお、導電性膜ＦＧ１のエッチングでは、領域１Ａではゲート絶縁膜ＧＩ１を、領域２Ａではゲート絶縁膜ＧＩ２を、それぞれエッチングストッパーとして用いている。
ここで、領域２Ａでは、低耐圧ＭＩＳＦＥＴのドレイン領域側およびソース領域側の両方が開口されるように、導電性膜ＦＧ１が加工されているのに対し、領域１Ａでは、ＬＤＭＯＳのドレイン領域側のみ開口され、且つ、ＬＤＭＯＳのソース領域側は開口されないように、導電性膜ＦＧ１が加工されている。すなわち、領域１Ａの導電性膜ＦＧ２は、後で説明するゲート電極Ｇ１の最終形状ではなく、中間形状（第１形状）である。
なお、この工程によって、図１で説明した各回路ブロックＣ２、Ｃ３においては、ゲート電極Ｇ２のように、導電性膜ＦＧ１が加工されて各ゲート電極などが最終形状として形成されているが、本実施の形態では説明の簡略化のため、それらの図示と詳細な説明を省略している。
次に、図７に示すように、領域１Ａを覆い、領域２Ａを開口するようなレジストパターンＲＰ２を形成する。次に、レジストパターンＲＰ２をマスクとしてイオン注入を行うことで、領域２ＡのウェルＨＰＷに、ｎ型の導電性を有するエクステンション領域ＥＸ（半導体領域ＥＸ）を形成する。エクステンション領域ＥＸは、領域２ＡのＭＩＳＦＥＴのソース領域またはドレイン領域の一部となる。エクステンション領域ＥＸを形成するための不純物は、例えばヒ素（Ａｓ）であり、イオン注入の条件はエネルギーを５〜１０ｋｅＶとし、ドーズ量を１×１０１５／ｃｍ２程度とする。また、エクステンション領域ＥＸを囲むように、ウェル領域ＨＰＷ内にｐ型のハロー領域を形成してもよい（図示せず）。
その後、アッシング処理を行うことで、レジストパターンＲＰ２を除去する。
次に、図８に示すように、領域２Ａ全体を覆い、且つ、領域１Ａにおいて導電性膜ＦＧ２の一部を開口するようなレジストパターンＲＰ３を形成する。次に、レジストパターンＲＰ３をマスクとして、絶縁膜ＩＦ２をエッチングすることで、領域１Ａにキャップ膜ＣＰ１が形成される。次に、レジストパターンＲＰ３を残した状態で、導電性膜ＦＧ２をエッチングすることで、ＬＤＭＯＳのソース領域側を開口するように、領域１Ａの導電性膜ＦＧ２を最終形状（第２形状）に加工する。すなわち、導電性膜ＦＧ２をエッチングすることで、領域１Ａにゲート電極Ｇ１を形成する。また、導電性膜ＦＧ２のエッチングでは、領域１Ａのゲート絶縁膜ＧＩ１をエッチングストッパーとして用いている。
ここで、回路ブロックＣ２のゲート電極Ｇ２、および、回路ブロックＣ３のゲート電極などの加工を、図６の工程のみで行い、図８の工程では行わない理由について説明する。
例えば、図６の工程でゲート電極Ｇ２のソース領域側のみを加工し、図８の工程でゲート電極Ｇ２のドレイン領域側を加工すると仮定する。この場合、ゲート電極Ｇ２の寸法は、図５のレジストパターンＲＰ１および図８のレジストパターンＲＰ３の形成位置によって定義されることになる。すなわち、ゲート電極Ｇ２のドレイン領域側の端部位置は、図５のレジストパターンＲＰ１を形成するためのマスクと露光の精度によるばらつきの影響を受けており、その後、ゲート電極Ｇ２のソース領域側の端部位置は、図８のレジストパターンＲＰ３を形成するためのマスクと露光の精度によるばらつきの影響を受けてしまう。このため、設計値のゲート長に合わせることが、非常に難しくなる。チャネル領域の長さは、エクステンション領域ＥＸに挟まれた距離で決まり、エクステンション領域ＥＸはゲート電極Ｇ２に整合した位置に形成される。このため、ゲート電極Ｇ２のゲート長が小さくなる、または、大きくなるという事は、チャネル領域の長さが小さくなる、または、大きくなるという事を意味する。更に、このようなばらつきは、複数のウェハで常に同じとは限らない。そうすると、最初のウェハに形成するゲート電極Ｇ２の長さと、次のウェハに形成するゲート電極Ｇ２の長さとが、異なる値となる可能性が高くなり、安定した半導体装置の製造ができなくなる。
例えば、回路ブロックＣ２の低耐圧ＭＩＳＦＥＴは微細な素子であり、ゲート電極Ｇ２のゲート長は非常に小さく、１８０ｎｍ以下であるため、ゲート電極Ｇ２の長さにばらつきがあると、チャネル領域の長さもばらつくことになり、低耐圧ＭＩＳＦＥＴの特性変動に大きな影響がでる。また、回路ブロックＣ３のアナログ回路を構成するＭＩＳＦＥＴは、ペア比などを考慮する必要があり、寸法のばらつきによる特性変動の影響が特に大きい。このため、回路ブロックＣ２のゲート電極Ｇ２、および、回路ブロックＣ３のゲート電極などの加工は、図６の工程のみで行うことが好ましい。
これに対して、ドライバー回路ブロックＣ１のＬＤＭＯＳは、回路ブロックＣ２の低耐圧ＭＩＳＦＥＴなどと比較して、寸法が非常に大きく、そのゲート長は１．０μｍ以上である。このため、ゲート電極Ｇ１の加工において、図８のレジストパターンＲＰ３の寸法にばらつきがあり、ゲート電極Ｇ１のゲート長がばらついたとしても、ＬＤＭＯＳの特性変動の影響はほぼない。更に、後で詳細に説明するが、本実施の形態のＬＤＭＯＳでは、ゲート電極Ｇ１の加工後に、チャネル領域ＣＨをゲート電極Ｇ１に対して自己整合的に形成している。このため、チャネル領域ＣＨの長さは、ゲート電極Ｇ１のゲート長のばらつきの影響を受けない。従って、ゲート電極Ｇ１の加工を、図６の工程と図８の工程とに分けて行うことが可能となっている。
図９は、前述の図８の工程に続く、本実施の形態の半導体装置の製造方法である。図９では、図８で用いたレジストパターンＲＰ３が残されている。そして、レジストパターンＲＰ３をマスクとしてイオン注入を行って、領域１Ａのウェル領域ＨＰＷが形成されている半導体基板ＳＢに不純物を導入することで、領域１Ａにｐ型の導電性を有するチャネル領域ＣＨ（半導体領域ＣＨ）を形成する。なお、ｐ型のチャネル領域ＣＨの不純物濃度はｐ型のウェル領域ＨＰＷの不純物濃度よりも高い。また、チャネル領域ＣＨを形成するための不純物は、例えばボロン（Ｂ）であり、イオン注入の条件はエネルギーを９０ｋｅＶ程度とし、ドーズ量を５×１０１２〜２×１０１３／ｃｍ２程度とする。また、このイオン注入は、斜めイオン注入を用いて行われ、例えば、半導体基板ＳＢに対する垂線から、２０度以上であって４０度以下を傾けた角度で行われる。すなわち、斜めイオン注入の角度は、前述の垂直イオン注入の角度よりも大きい角度である。なお、この斜めイオン注入は、４回行われており、１回毎に半導体基板ＳＢを９０度回転させて行われている。
このように、斜めイオン注入を用いることで、チャネル領域ＣＨをゲート電極Ｇ１の直下に形成することができる。すなわち、チャネル領域ＣＨの一部は、ゲート電極Ｇ１と平面視で重なる位置まで形成されている。言い換えれば、チャネル領域ＣＨの端部は、ゲート電極Ｇ１のソース領域側の端部からゲート電極Ｇ１のドレイン領域側へ向かう方向において、ゲート電極Ｇ１のソース領域側の端部から十分に離れて位置している。
また、ゲート電極Ｇ１に対して自己整合でチャネル領域ＣＨを形成できるため、ゲート長方向におけるチャネル領域ＣＨの長さを、設計値の通りに制御しやすいという利点もある。
例えば、特許文献１のような従来技術では、予め、ｐ型のウェル領域ＨＰＷをチャネル領域として形成し、その後、ゲート電極Ｇ１をパターニングによって形成していた。そのため、チャネル領域の長さは、概ね、パターニングされたゲート電極Ｇ１の位置によって決定される。パターニングではマスクと露光の精度によるばらつきの影響を考慮するため、ゲート電極の端部はウェル領域ＨＰＷの端部から十分に離れた位置に設定する必要がある。すなわち、ゲート電極の端部の位置がばらつくことを考慮して、ウェル領域ＨＰＷの長さを大きくしておく必要があり、チャネル領域の長さが設計値よりも大きくならざるを得なかった。従って、ＬＤＭＯＳのオン抵抗を小さくできないという問題があった。
これに対し、本実施の形態の製造方法では、先にゲート電極Ｇ１を形成し、その後、ゲート電極Ｇ１に対して自己整合でチャネル領域ＣＨを形成している。従って、上記のパターニングでのばらつきを考慮するなどの理由で、チャネル領域ＣＨの長さを必要以上に大きくする必要がない。すなわち、従来技術と比較して、本実施の形態では、チャネル領域ＣＨの長さを縮小することができる。よって、ＬＤＭＯＳの面積を縮小することができると共に、ＬＤＭＯＳのオン抵抗も小さくすることができる。すなわち、半導体装置の微細化を図ることができると共に、半導体装置の性能を向上させることができる。
また、図８のレジストパターンＲＰ３の厚さは、他工程のレジストパターン（ＲＰ１、ＲＰ２またはＲＰ４など）の厚さよりも厚くしておくことが望ましい。この理由は、図８のエッチング工程によって、レジストパターンＲＰ３の厚さは減少するが、図９のイオン注入工程でレジストパターンＲＰ３の厚さが足りないと、チャネル領域ＣＨ形成用のｐ型不純物が、ｎ型のゲート電極Ｇ１に注入されてしまう恐れがあるからである。またレジストパターンＲＰ３が過度に厚い場合、図９のイオン注入時にレジストパターンのシャードーイング効果（遮蔽効果）により、イオン種が半導体基板ＳＢに到達しない不具合が生じる。具体的に、レジストパターンＲＰ３の厚さは、図８のエッチング工程前の時点で１．３μｍ〜１．９μｍ程度とし、図９のイオン注入工程前の時点で０．８μｍ〜１．４μｍ程度と設定することが望ましい。言い換えれば、図８のエッチング工程前のレジストパターンＲＰ３の厚さは、導電性膜ＦＧ２の厚さの５〜８倍程度と設定し、図９のイオン注入工程前のレジストパターンＲＰ３の厚さは、ゲート電極Ｇ１の厚さの３〜５倍程度と設定する。このように、レジストパターンＲＰ３の厚さを調整することで、ゲート電極Ｇ１に不所望な不純物が導入されることを抑制することができ、半導体装置の性能の劣化を防ぐことができる。
また、図８のレジストパターンＲＰ３は、絶縁膜ＩＦ２の加工および導電性膜ＦＧ２の加工だけでなく、図９でのチャネル領域ＣＨの形成にも使用されている。すなわち、チャネル領域ＣＨの形成のために、追加のマスクを用意する必要がないので、製造工程の簡略化を図ることができると共に、製造コストの増加を抑制することができる。
ところで、ｐ型のウェル領域ＨＰＷは、ゲート電極Ｇ１の下には形成されないように、予め図３の工程によって設計されている。また、ウェル領域ＨＰＷは、チャネル領域ＣＨよりも低い不純物濃度を有する領域であり、ＬＤＭＯＳの耐圧を向上させるために設けられている。ここで、ゲート長方向において、ウェル領域ＨＰＷの長さがチャネル領域ＣＨの長さよりも大きいと、ウェル領域ＨＰＷがＬＤＭＯＳのチャネル領域の一部となり、ＬＤＭＯＳのオン抵抗が大きくなってしまう。そのため、ゲート長方向におけるウェル領域ＨＰＷの長さは、チャネル領域ＣＨの長さよりも小さくなるように形成されており、深さ方向におけるウェル領域ＨＰＷの深さは、チャネル領域ＣＨの深さよりも大きくなるように形成されている。
なお、ＬＤＭＯＳのゲート長方向において、ＬＤＭＯＳのソース側のゲート電極Ｇ１の端部と、ウェル領域ＨＰＷの端部とが離れる距離は、０．１μｍ以上であって０．２μｍ以下の範囲に設定することが好ましい。この距離の考察については、後に図１４および図１５などを用いて詳細に説明する。
チャネル領域ＣＨの形成後、レジストパターンＲＰ３はアッシング処理によって除去される。
次に、図１０に示すように、領域２Ａを覆い、領域１Ａのチャネル領域ＣＨの一部を開口するようなレジストパターンＲＰ４を形成する。次に、レジストパターンＲＰ４をマスクとして、イオン注入法によって、チャネル領域ＣＨに不純物を導入することで、ｎ型の導電性を有する不純物領域ＮＳ（半導体領域ＮＳ）を形成する。不純物領域ＮＳは、ＬＤＭＯＳのソース領域の一部となる。不純物領域ＮＳを形成するための不純物は、例えばヒ素（Ａｓ）であり、イオン注入の条件はエネルギーを６０ｋｅＶとし、ドーズ量を２×１０１４〜６×１０１４／ｃｍ２程度とする。なお、不純物領域ＮＳを形成するためのイオン注入は、前述の図３でのウェル領域ＨＰＷ形成工程で説明したような、垂直イオン注入で行われる。
このように、不純物領域ＮＳは、上記の垂直イオン注入によって形成されているため、ゲート電極Ｇ１にほぼ整合した位置に形成されており、チャネル領域ＣＨ内に形成されている。すなわち、ゲート長方向において、不純物領域ＮＳの端部は、チャネル領域ＣＨの端部を超えて、ドリフト領域ＮＶに到達しない位置に形成されている。
なお、図示はしないが、この不純物領域ＮＳ形成用のイオン注入を、回路ブロックＣ１のＬＤＭＯＳのソース領域の形成だけでなく、例えば回路ブロックＣ３の中耐圧ＭＩＮＳＦＥＴのソース領域およびドレイン領域の形成にも用いてもよい。
次に、半導体基板ＳＢに熱処理を施すことで、エクステンション領域ＥＸ、不純物領域ＮＳおよびチャネル領域ＣＨに含まれる各不純物を活性化させる。この熱処理は、例えば９５０℃程度で１０秒の条件で行われる。
その後、レジストパターンＲＰ４はアッシング処理によって除去される。
次に、図１１に示すように、ゲート電極Ｇ１およびゲート電極Ｇ２の側面上に、それぞれ、サイドウォールスペーサＳＷを形成する。サイドウォールスペーサＳＷ形成工程は、次のようにして行うことができる。まず、領域１Ａおよび領域２Ａにおいて、ゲート電極Ｇ１、ゲート電極Ｇ２、キャップ膜ＣＰ１およびキャップ膜ＣＰ２を覆うように、例えば酸化シリコンからなる絶縁膜を形成する。次に、この絶縁膜を異方性エッチングすることで、ゲート電極Ｇ１およびゲート電極Ｇ２の側面上に、それぞれ、サイドウォールスペーサＳＷが形成される。なお、この異方性エッチングによって、キャップ膜ＣＰ１およびキャップ膜ＣＰ２も除去される。
次に、図１２に示すように、フォトリソグラフィ法およびイオン注入法などによって、領域１Ａにｎ型の導電性を有する拡散層Ｄ１（半導体領域Ｄ１）および拡散層Ｓ１（半導体領域Ｓ１）を形成し、領域２Ａにｎ型の導電性を有する拡散層Ｄ２（半導体領域Ｄ２）および拡散層Ｓ２（半導体領域Ｓ２）を形成する。領域１Ａにおいて、チャネル領域ＣＨ内に形成され、且つ、不純物領域ＮＳと接する拡散層Ｓ１は、ＬＤＭＯＳのソース領域の一部を構成し、ウェル領域ＨＮＷ内に形成された拡散層Ｄ１は、ＬＤＭＯＳのドレイン領域の一部を構成する。また、領域２Ａにおいて、拡散層Ｓ２は低耐圧ＭＩＳＦＥＴのソース領域の一部を構成し、拡散層Ｄ２は低耐圧ＭＩＳＦＥＴのドレイン領域の一部を構成する。
なお、拡散層Ｓ１の不純物濃度は不純物領域ＮＳの不純物濃度よりも高く、拡散層Ｄ１の不純物濃度はウェル領域ＨＮＷの不純物濃度よりも高く、拡散層Ｓ２および拡散層Ｄ２の不純物濃度は、それぞれエクステンション領域ＥＸの不純物濃度よりも高い。また、拡散層Ｓ１、拡散層Ｄ１、拡散層Ｓ２および拡散層Ｄ２を形成するための不純物は、例えばヒ素（Ａｓ）およびリン（Ｐ）である。
次に、フォトリソグラフィ法およびイオン注入法などによって、領域１Ａにｐ型の導電性を有する拡散層ＢＧ（半導体領域ＢＧ）を形成する。拡散層ＢＧは、チャネル領域ＣＨと導通しており、チャネル領域ＣＨに電位を加えるための給電領域である。拡散層ＢＧを形成するための不純物は、例えば二フッ化ボロン（ＢＦ２）およびボロン（Ｂ）である。
次に、半導体基板ＳＢに熱処理を施すことによって、拡散層Ｓ１、拡散層Ｄ１、拡散層Ｓ２、拡散層Ｄ２および拡散層ＢＧに含まれる各不純物を活性化させる。この熱処理は、例えば９５０℃程度で１０秒の条件で行われる。
次に、図１３に示すように、サリサイド（Salicide：Self Aligned Silicide）技術により、拡散層Ｓ１上、拡散層Ｄ１上、拡散層ＢＧ上、拡散層Ｓ２上、拡散層Ｄ２上、ゲート電極Ｇ１上およびゲート電極Ｇ２上に、それぞれ、低抵抗のシリサイド膜ＳＬを形成する。
シリサイド膜ＳＬは、具体的には次のようにして形成することができる。領域１Ａおよび領域２Ａに、シリサイド膜ＳＬ形成用の金属膜を形成する。この金属膜は、例えばコバルト、ニッケルまたはニッケル白金合金からなる。次に、半導体基板ＳＢに熱処理を施すことによって、拡散層Ｓ１、拡散層Ｄ１、拡散層ＢＧ、拡散層Ｓ２、拡散層Ｄ２、ゲート電極Ｇ１およびゲート電極Ｇ２を、金属膜と反応させることで、シリサイド膜ＳＬが形成される。その後、未反応の金属膜を除去する。シリサイド膜ＳＬを形成したことで、拡散層Ｓ１、拡散層Ｄ１、拡散層ＢＧ、拡散層Ｓ２、拡散層Ｄ２、ゲート電極Ｇ１およびゲート電極Ｇ２における、拡散抵抗とコンタクト抵抗とを低くすることができる。
以上より、領域１ＡのＬＤＭＯＳ、および、領域２Ａの低耐圧ＭＩＳＦＥＴが製造される。
次に、領域１Ａおよび領域２Ａに、層間絶縁膜ＩＬ０を形成する。層間絶縁膜ＩＬ０としては、例えば酸化シリコン膜の単体膜、または、窒化シリコン膜とその上に厚い酸化シリコン膜を形成した積層膜などを用いることができる。層間絶縁膜ＩＬ０の形成後、必要に応じて、層間絶縁膜ＩＬ０の上面をＣＭＰ法で研磨してもよい。
次に、フォトリソグラフィ法およびドライエッチング法などによって、層間絶縁膜ＩＬ０内にコンタクトホールを形成し、コンタクトホール内に例えばタングステン（Ｗ）などからなる導電性膜を埋め込むことで、層間絶縁膜ＩＬ０内にプラグＰＧを形成する。これらプラグＰＧは複数形成されており、各プラグＰＧは各シリサイド膜ＳＬと接続している。
次に、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ０上に層間絶縁膜ＩＬ１を形成する。その後、層間絶縁膜ＩＬ１に配線用の溝を形成した後、配線用の溝内に例えば銅を主成分とする導電性膜を埋め込むことで、層間絶縁膜ＩＬ１内にプラグＰＧと接続する１層目の配線Ｍ１を形成する。この配線Ｍ１の構造は、所謂ダマシン（Damascene）配線構造と呼ばれる。
その後、デュアルダマシン（Dual Damascene）法などにより、２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１および配線Ｍ１よりも上層の配線は、ダマシン配線構造に限定されず、導電性膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線とすることもできる。
以上のようにして、本実施の形態の半導体装置が製造される。
＜ゲート電極Ｇ１とウェル領域ＨＰＷとの位置関係の考察＞
図１４および図１５は、本願発明者がゲート電極Ｇ１とウェル領域ＨＰＷとの位置関係を検討した際に得られたデータである。これら図１４および図１５と、図１２のＬＤＭＯＳに図示した長さＬａとを用いて、本願発明者の検討結果を以下に記す。
なお、長さＬａは、チャネル領域ＣＨ内におけるＬＤＭＯＳのゲート長方向の距離であって、且つ、ゲート電極Ｇ１と、ウェル領域ＨＰＷとが平面視で重なる距離である。言い換えれば、長さＬａは、ＬＤＭＯＳのゲート長方向において、ＬＤＭＯＳのソース側のゲート電極Ｇ１の端部から、ウェル領域ＨＰＷの端部までの最短距離である。
図１４は、長さＬａとＬＤＭＯＳのオン抵抗との関係を表している。
図１４の横軸で、長さＬａ＝０．０の値は、ＬＤＭＯＳのゲート長方向において、ＬＤＭＯＳのソース側のゲート電極Ｇ１の端部と、ウェル領域ＨＰＷの端部とが一致していることを意味する。
図１４の横軸で、長さＬａ＞０．０の値は、ＬＤＭＯＳのゲート長方向において、ウェル領域ＨＰＷがゲート電極Ｇ１の下にまで形成され、ゲート電極Ｇ１とウェル領域ＨＰＷとが平面視で重なっている距離を示している。すなわち、ＬＤＭＯＳのチャネルとして、チャネル領域ＣＨおよびウェル領域ＨＰＷが形成されている。
図１４の横軸で、長さＬａ＜０．０の値は、ゲート電極Ｇ１とウェル領域ＨＰＷとが平面視で重なっておらず、ＬＤＭＯＳのゲート長方向において、ＬＤＭＯＳのソース側のゲート電極Ｇ１の端部と、ウェル領域ＨＰＷの端部とが離れている距離を示している。
図１４の縦軸は、１．００の値を基準として、ＬＤＭＯＳのオン抵抗の増減を相対的に表したものである。すなわち、図１４の縦軸の値は相対値である。
図１４に示されるように、長さＬａ＞０．０の値に向かうに従って、ＬＤＭＯＳのオン抵抗が増加しており、長さＬａ＜０．０の値に向かうに従って、ＬＤＭＯＳのオン抵抗が低下している。具体的には、長さＬａが−０．１μｍより大きくなると、ＬＤＭＯＳのオン抵抗が増加し始める。このことから、ウェル領域ＨＰＷの端部を、ゲート電極Ｇ１から遠ざかるように、ＬＤＭＯＳのソース側のゲート電極Ｇ１の端部から離すことで、ＬＤＭＯＳの性能が向上することが判る。
しかしながら、ＬＤＭＯＳのソース側のゲート電極Ｇ１の端部と、ウェル領域ＨＰＷの端部とを離しすぎると、ＬＤＭＯＳのオフ耐圧が低下する問題が発生する。前述したように、ウェル領域ＨＰＷは、ＬＤＭＯＳの耐圧を向上させるために設けられている。すなわち、ＬＤＭＯＳのソース側のゲート電極Ｇ１の端部と、ウェル領域ＨＰＷの端部とを離すということは、ウェル領域ＨＰＷ自体の長さを狭くすることを意味し、ＬＤＭＯＳの耐圧を低下させる可能性があることを意味する。また、仮にウェル領域ＨＰＷ自体の長さを変えなければオフ耐圧が低下することはないが、そうすると、各ＬＤＭＯＳ間の距離が離れてしまい、半導体装置の微細化が困難となってしまう。
図１５は、長さＬａとＬＤＭＯＳのオフ耐圧との関係を表している。
図１５の横軸は、図１４の横軸と同じである。
図１５の縦軸は、１．００の値を基準として、ＬＤＭＯＳのオフ耐圧の増減を相対的に表したものである。すなわち、図１５の縦軸の値は相対値である。
図１５に示されるように、長さＬａが−０．２μｍから０．２μｍの範囲では、ＬＤＭＯＳのオフ耐圧の増減が見られなかった。しかしながら、例えば長さＬａを−０．３μｍなどとすると、ウェル領域ＨＰＷ自体の長さが狭くなり、ＬＤＭＯＳのオフ耐圧が低下する恐れが大きくなってくる。
従って、前述の図１４の検証結果と合わせて考えると、長さＬａを−０．２μｍから−０．１μｍの範囲に設定することが望ましい。すなわち、ＬＤＭＯＳのゲート長方向において、ＬＤＭＯＳのソース側のゲート電極Ｇ１の端部と、ウェル領域ＨＰＷの端部とが離れる距離は、０．１μｍ以上であって０．２μｍ以下の範囲に設定することが好ましい。本実施の形態では、以上のようにウェル領域ＨＰＷを形成しているため、半導体装置の性能を向上させると共に、半導体装置の信頼性を確保することができる。
なお、本実施の形態においては、図３でウェル領域ＨＰＷを形成し、図８でゲート電極Ｇ１を形成している。これにより、ウェル領域ＨＰＷの端部を、ＬＤＭＯＳのソース側のゲート電極Ｇ１の端部から的確に離すことができる。
例えば、同じレジストパターンＲＰ３を用いて、図８でゲート電極Ｇ１を形成し、その後に図９で、ウェル領域ＨＰＷを垂直イオン注入で形成し、チャネル領域ＣＨを斜めイオン注入で形成するなどという事も可能ではあるが、その場合、ウェル領域ＨＰＷの端部はゲート電極Ｇ１の端部に整合された位置に形成される。そうすると、後の不純物活性化のための熱処理によって、ウェル領域ＨＰＷが拡散し、ウェル領域ＨＰＷとゲート電極Ｇ１とが平面視で重なってしまう。これは、上述の図１４で説明したように、ＬＤＭＯＳのオン抵抗が増加してしまうことを意味する。これに対し、本実施の形態においては、ウェル領域ＨＰＷと、ゲート電極Ｇ１とを異なるレジストパターンを用いて形成しているので、ウェル領域ＨＰＷの端部を、ゲート電極Ｇ１から遠ざかるように、ＬＤＭＯＳのソース側のゲート電極Ｇ１の端部から的確に離すことができる。従って、ＬＤＭＯＳのオン抵抗の増加を抑制することができる。
＜ＬＤＭＯＳの終端部ＴＣに関する説明＞
次に、図１７、図１８および図１９を用いて、ユニットセルＵＣの終端部ＴＣの構造を説明する。前述したように、図１７のＢ−Ｂ線は、終端部ＴＣのＬＤＭＯＳのゲート長方向の断面を示しており、図１８の断面図に対応している。図１７のＣ−Ｃ線は、活性部ＡＣおよび終端部ＴＣのＬＤＭＯＳのゲート幅方向の断面を示しており、図１９の断面図に対応している。なお、図１８および図１９の断面図では、ＬＤＭＯＳが形成される領域１Ａのみを示している。
図１８および図１９に示されるように、終端部ＴＣでは、ゲート幅方向において、チャネル領域ＣＨ内にはソース領域となる不純物領域ＮＳおよび拡散層Ｓ１が形成されていない。このため、終端部ＴＣは、トランジスタの動作にほぼ寄与していない領域となっている。
ここで、図１２で示したように、活性部ＡＣでは、ＬＤＭＯＳのゲート長方向において、ウェル領域ＨＰＷの端部は、ＬＤＭＯＳのソース側のゲート電極Ｇ１の端部と離れており、ウェル領域ＨＰＷの長さはチャネル領域ＣＨの長さよりも小さくなるように形成されていた。
しかし、図１７、図１８および図１９に示されるように、終端部ＴＣでは、ウェル領域ＨＰＷは、ゲート電極Ｇ１と平面的に重なるように形成されている。また、ウェル領域ＨＰＷの長さは、チャネル領域ＣＨの長さよりも大きくなるように形成されている。すなわち、ＬＤＭＯＳのゲート長方向およびゲート幅方向において、チャネル領域ＣＨの一部は、平面視でウェル領域ＨＰＷの内側に形成されている。
終端部ＴＣは、主にＬＤＭＯＳとその周辺部との間の耐圧向上を目的に設けられている領域である。従って、拡散層ＢＧの周りを、拡散層ＢＧよりも不純物濃度の低いチャネル領域ＣＨで囲み、チャネル領域ＣＨの周りを、チャネル領域ＣＨよりも不純物濃度が低いウェル領域ＨＰＷで囲んでいる。これにより、不純物濃度の比較的高い拡散層ＢＧおよびチャネル領域ＣＨが、ドリフト領域ＮＶと直接接しないようにすることができるので、ＬＤＭＯＳの耐圧を向上させることができる。
また、図１７に示されるように、平面視におけるチャネル領域ＣＨの角部は、電界が集中しやすい箇所となっている。従って、この角部をウェル領域ＨＰＷで囲むようにすることで、角部における電気力線の曲率が緩和されることになり、角部における電界が緩和される。すなわち、ＬＤＭＯＳのゲート長方向およびゲート幅方向において、チャネル領域ＣＨをウェル領域ＨＰＷの内側に形成することで、平面視におけるチャネル領域ＣＨの角部の電界が緩和されるため、ＬＤＭＯＳの耐圧を向上させることができる。
また、図１７に示されるように、平面視で、２つのＬＤＭＯＳの外周はドレイン領域となる拡散層Ｄ１で囲まれている。そして、図１８および図１９に示されるように、拡散層Ｄ１は、ウェル領域ＨＮＷで囲まれている。ウェル領域ＨＮＷは、拡散層Ｄ１より低い不純物濃度を有しており、ドリフト領域ＮＶは、ウェル領域ＨＮＷより低い不純物濃度を有している。このため、ＬＤＭＯＳのドレイン領域に高い電圧を印加した場合でも、ドレイン領域の一部である拡散層Ｄ１への電界および電流の集中を緩和させることができるので、ＬＤＭＯＳの耐圧を向上させることができる。また、ウェル領域ＨＮＷとウェル領域ＨＰＷとが直接接しないように、ウェル領域ＨＮＷはウェル領域ＨＰＷとは互いに十分に離れている。
以上のように終端部ＴＣを構成することで、ＬＤＭＯＳの耐圧を向上させることができ、半導体装置の信頼性を向上させることができる。
（変形例）
図２０および図２１を用いて、実施の形態１の変形例の半導体装置とその製造方法を説明する。なお、図２０および図２１の断面図では、ＬＤＭＯＳが形成される領域１Ａのみを示している。
実施の形態１では、図３で説明したように、ｐ型のウェル領域ＨＰＷの形成を４段階のイオン注入に分けて行っていた。ここで、本変形例でも、図２０に示すように、ウェル領域ＨＰＷの形成を４段階のイオン注入に分けて行うが、１段階目のイオン注入を、斜めイオン注入で行っている。これによって、図２１に示すように、ＬＤＭＯＳのゲート長方向において、ウェル領域ＨＰＷの下部の長さを、ウェル領域ＨＰＷの上部の長さよりも長くしている。
図２０は、実施の形態１の図３の工程に対応する断面図である。図２０には、ｐ型のウェル領域ＨＰＷの形成領域を開口するようなレジストパターンＲＰ５が設けられており、このレジストパターンＲＰ５をマスクとして、上述の４段階のイオン注入を行う。具体的に、各イオン注入の条件は以下の通りであり、１段階目のイオン注入は斜めイオン注入で行い、２〜４段階目のイオン注入は垂直イオン注入で行っている。
１段階目のイオン注入は、例えば、ボロン（Ｂ）を用いて行われ、注入エネルギーを２４０ｋｅＶ程度とし、総ドーズ量を１．２×１０１３／ｃｍ２程度とした条件で行われる。なお、この１段目の斜めイオン注入は、４回に分けて行われており、１回毎に半導体基板ＳＢを９０度回転させて行われている。
２段階目のイオン注入は、例えば、ボロン（Ｂ）を用いて行われ、注入エネルギーを１２０ｋｅＶ程度とし、ドーズ量を２．５×１０１２／ｃｍ２程度とした条件で行われる。
３段階目のイオン注入は、例えば、ボロン（Ｂ）を用いて行われ、注入エネルギーを５０ｋｅＶ程度とし、ドーズ量を１．５×１０１２／ｃｍ２程度とした条件で行われる。
４段階目のイオン注入は、例えば、二フッ化ボロン（ＢＦ２）を用いて行われ、注入エネルギーを６０ｋｅＶ程度とし、ドーズ量を２．２×１０１２〜１．２×１０１３／ｃｍ２程度とした条件で行われる。
図２０では、ウェル領域ＨＰＷ用の上記１〜４段階目のイオン注入のピーク位置を、それぞれピーク位置Ｐ１〜Ｐ４として、点線で示している。１段階目のイオン注入を斜めイオン注入で行ったことにより、ＬＤＭＯＳのゲート長方向において、ピーク位置Ｐ１は、他のピーク位置Ｐ２〜Ｐ４よりも広く形成されている。
その後、半導体基板ＳＢに熱処理を施すことで、各イオン注入によって導入された各不純物が活性化され、ｐ型のウェル領域ＨＰＷが形成される。この熱処理は、例えば９５０℃程度で６０秒の条件で行われる。ここで、ＬＤＭＯＳのゲート長方向において、ウェル領域ＨＰＷの下部の長さが、ウェル領域ＨＰＷの上部の長さよりも長くなっている。
その後は、実施の形態１の図４〜図１２で説明した工程と同様の工程を経ることで、図２１の構造を得る。
図２１は、実施の形態１の図１２に対応する断面図である。図２１に、長さＬａと長さＬｂとを図示している。長さＬａは、図１４および図１５で説明したものと同様であり、ＬＤＭＯＳのゲート長方向において、ＬＤＭＯＳのソース側のゲート電極Ｇ１の端部から、ウェル領域ＨＰＷの上部の端部までの距離である。長さＬｂは、ＬＤＭＯＳのゲート長方向において、ＬＤＭＯＳのソース側のゲート電極Ｇ１の端部から、ウェル領域ＨＰＷの下部の端部までの距離である。
本変形例では、実施の形態１と異なり、ＬＤＭＯＳのゲート長方向において、ウェル領域ＨＰＷの下部の長さが、ウェル領域ＨＰＷの上部の長さよりも長くなっている。このため、チャネル領域ＣＨ内に形成されているウェル領域ＨＰＷの端部は、ＬＤＭＯＳのソース側のゲート電極Ｇ１の端部から離れるように形成されている（長さＬａ）。一方で、チャネル領域ＣＨより深くに位置し、且つ、ドリフト領域ＮＶと接するウェル領域ＨＰＷの端部は、チャネル領域ＣＨ内に形成されているウェル領域ＨＰＷの端部よりも、ゲート電極Ｇ１の端部に近い場所に位置している（長さＬｂ）。また、ウェル領域ＨＰＷの下部が、平面視でゲート電極Ｇ１と重なる位置にまで形成されていてもよい。すなわち、長さＬｂは、ゲート電極Ｇ１下まで延長している場合もあり得る。言い換えれば、ＬＤＭＯＳのゲート長方向において、ウェル領域ＨＰＷの下部は、ウェル領域ＨＰＷの上部よりも、ゲート電極Ｇ１のドレイン側の端部に近い場所に位置している。
ここで、図１４で説明したように、ＬＤＭＯＳのオン抵抗は、半導体基板ＳＵＢの表面付近、すなわちチャネル領域ＣＨが形成されている領域で影響が大きい。本願発明者の検討によれば、チャネル領域ＣＨから離れた場所に形成されるウェル領域ＨＰＷの下部の長さを長くしたとしても、ＬＤＭＯＳのオン抵抗の増加は見られなかった。また、ＬＤＭＯＳのオフ耐圧についても、大きな影響は見られなかった。従って、本変形例の半導体装置においても、実施の形態１の半導体装置と同等の効果を得られることが判った。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１Ａ、２Ａ 領域
ＡＣ 活性部
ＢＧ 拡散層（半導体領域）
Ｃ１〜Ｃ３ 回路ブロック
ＣＨ チャネル領域
ＣＰ１、ＣＰ２ キャップ膜
Ｄ１、Ｄ２ 拡散層（半導体領域）
ＥＸ エクステンション領域（半導体領域）
ＦＧ１、ＦＧ２ 導電性膜
Ｇ１、Ｇ２ ゲート電極
ＧＩ１、ＧＩ２ ゲート絶縁膜
Ｌａ 長さ
Ｌｂ 長さ
ＬＯＣ 絶縁膜
ＨＮＷ ウェル領域（不純物領域）
ＨＰＷ ウェル領域（不純物領域）
ＩＦ１、ＩＦ２ 絶縁膜
ＩＬ０，ＩＬ１ 層間絶縁膜
Ｍ１ 配線
ＮＳ 不純物領域（半導体領域）
ＮＶ ドリフト領域（半導体領域）
Ｐ１〜Ｐ４ ピーク位置
ＰＧ プラグ
ＲＰ１〜ＲＰ５ レジストパターン
Ｓ１、Ｓ２ 拡散層（半導体領域）
ＳＢ 半導体基板
ＳＬ シリサイド膜
ＳＴＩ 素子分離部
ＳＷ サイドウォールスペーサ
ＴＣ 終端部
ＵＣ ユニットセル

Claims (18)

  1. 半導体基板上に形成された第１ＭＩＳＦＥＴの第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜上に形成された前記第１ＭＩＳＦＥＴの第１ゲート電極と、
    前記第１ＭＩＳＦＥＴのゲート長方向において、前記第１ゲート電極の一方の端部側の前記半導体基板に形成された第１導電型の第１ドレイン領域と、
    前記第１ＭＩＳＦＥＴのゲート長方向において、前記第１ゲート電極の他方の端部側の前記半導体基板に形成され、且つ、前記第１導電型と反対の導電型である第２導電型の第１ウェル領域と、
    前記第１ウェル領域を含む前記半導体基板に形成され、且つ、前記第１ウェル領域よりも高い不純物濃度を有する前記第２導電型の第１チャネル領域と、
    前記第１チャネル領域内に形成された前記第１導電型の第１ソース領域と、
    を有し、
    前記第１ウェル領域の深さは、前記第１チャネル領域の深さよりも深く、
    前記第１チャネル領域の一部は、前記第１ゲート電極と平面視で重なるように形成されており、
    前記第１ＭＩＳＦＥＴのゲート長方向において、前記第１チャネル領域内の前記第１ウェル領域の端部は、前記第１ゲート電極から遠ざかるように、前記第１ゲート電極の他方の端部から離れており、
    前記第１ＭＩＳＦＥＴのゲート幅方向において、前記第１ＭＩＳＦＥＴは、前記第１チャネル領域内に前記第１ソース領域が形成されている活性部と、前記第１チャネル領域内に前記第１ソース領域が形成されていない終端部とを有し、
    前記終端部の前記第１ウェル領域は、前記第１ゲート電極と平面視で重なるように形成されており、
    前記第１チャネル領域の一部は、前記第１ＭＩＳＦＥＴのゲート長方向およびゲート幅方向において、平面視で前記第１ウェル領域の内側に形成されている、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１チャネル領域内の前記第１ウェル領域の端部が、前記第１ゲート電極の他方の端部から離れている距離は、０．１μｍ以上であって０．２μｍ以下である、半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第１ドレイン領域は、前記第１導電型の第２ウェル領域と、前記第２ウェル領域内に形成され、前記第２ウェル領域よりも高い不純物を有し、且つ、前記第１導電型を有する第１拡散層とを有し、
    前記終端部の前記第１ウェル領域は、前記第２ウェル領域と直接接しないように離れている、半導体装置。
  4. 半導体基板上に形成された第１ＭＩＳＦＥＴの第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜上に形成された前記第１ＭＩＳＦＥＴの第１ゲート電極と、
    前記第１ＭＩＳＦＥＴのゲート長方向において、前記第１ゲート電極の一方の端部側の前記半導体基板に形成された第１導電型の第１ドレイン領域と、
    前記第１ＭＩＳＦＥＴのゲート長方向において、前記第１ゲート電極の他方の端部側の前記半導体基板に形成され、且つ、前記第１導電型と反対の導電型である第２導電型の第１ウェル領域と、
    前記第１ウェル領域を含む前記半導体基板に形成され、且つ、前記第１ウェル領域よりも高い不純物濃度を有する前記第２導電型の第１チャネル領域と、
    前記第１チャネル領域内に形成された前記第１導電型の第１ソース領域と、
    を有し、
    前記第１ウェル領域の深さは、前記第１チャネル領域の深さよりも深く、
    前記第１チャネル領域の一部は、前記第１ゲート電極と平面視で重なるように形成されており、
    前記第１ＭＩＳＦＥＴのゲート長方向において、前記第１チャネル領域内の前記第１ウェル領域の端部は、前記第１ゲート電極から遠ざかるように、前記第１ゲート電極の他方の端部から離れており、
    前記第１ウェル領域は、前記第１チャネル領域内に形成された上部と、前記第１チャネル領域よりも深い位置に形成された下部とを有し、
    前記第１ＭＩＳＦＥＴのゲート長方向において、前記第１ウェル領域の下部は、前記第１ウェル領域の上部よりも、前記第１ゲート電極の一方の端部側に近い場所に位置している、半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第１ウェル領域の上部は、前記第１ゲート電極と平面視で重なっておらず、
    前記第１ウェル領域の下部は、前記第１ゲート電極と平面視で重なっている、半導体装置。
  6. 請求項１または４の何れか１項に記載の半導体装置において、
    前記半導体基板上に、前記第１ゲート絶縁膜よりも厚い膜厚を有する第１絶縁膜が形成されており、
    前記第１ゲート電極の一方の端部は、前記第１絶縁膜上に位置している、半導体装置。
  7. 請求項１または４の何れか１項に記載の半導体装置において、
    前記第１導電型はｎ型であり、
    前記第２導電型はｐ型である、半導体装置。
  8. （ａ）第１導電型の半導体基板に、前記第１導電型と反対の導電型である第２導電型の第１ウェル領域を形成する工程、
    （ｂ）前記半導体基板上に、第１ＭＩＳＦＥＴの第１ゲート絶縁膜を形成する工程、
    （ｃ）前記第１ゲート絶縁膜上に、第１導電性膜を形成する工程、
    （ｄ）前記第１ＭＩＳＦＥＴの第１ドレイン領域側が開口されるように、前記第１導電性膜を選択的に除去することで、第２導電性膜を形成する工程、
    （ｅ）前記第２導電性膜上に、第１レジストパターンを形成する工程、
    （ｆ）前記（ｅ）工程後、前記第１レジストパターンをマスクとして、前記第１ＭＩＳＦＥＴの第１ソース領域側が開口されるように、前記第２導電性膜を選択的に除去することで、前記第１ＭＩＳＦＥＴの第１ゲート電極を形成する工程、
    （ｇ）前記（ｆ）工程後、前記第１レジストパターンが存在する状態でイオン注入を行うことで、前記第１ウェル領域が形成されている前記半導体基板に、前記第１ウェル領域よりも高い不純物濃度を有する前記第２導電型の第１チャネル領域を形成する工程、
    を有し、
    前記第１ウェル領域の深さは、前記第１チャネル領域の深さよりも深く、
    前記第１チャネル領域の一部は、前記第１ゲート電極と平面視で重なる位置まで形成されており、
    前記第１ＭＩＳＦＥＴのゲート長方向において、前記第１チャネル領域内の前記第１ウェル領域の端部は、前記第１ゲート電極から遠ざかるように、前記第１ソース領域側の前記第１ゲート電極の端部から離れている、半導体装置の製造方法。
  9. 請求項８に記載の半導体装置の製造方法において、更に、
    （ｈ）前記（ｇ）工程後、前記第１レジストパターンを除去する工程、
    （ｉ）前記（ｈ）工程後、前記第１ゲート電極上に、前記第１チャネル領域を開口する第２レジストパターンを形成する工程、
    （ｊ）前記第２レジストパターンがある状態で、イオン注入を行うことで、前記第１チャネル領域内に、前記第２導電型であり、且つ、前記第１ソース領域の一部となる不純物領域を形成する工程、
    （ｋ）前記（ｊ）工程後、前記第２レジストパターンを除去する工程、
    を有し、
    前記（ｇ）工程で行われるイオン注入は、前記半導体基板に対する垂線から傾けた第１角度で行われ、
    前記（ｊ）工程で行われるイオン注入は、前記半導体基板に対して垂直な角度で行われるか、または、前記半導体基板に対する垂線から傾けた第２角度であって、且つ、前記第１角度よりも小さい前記第２角度で行われる、半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    前記（ｅ）工程で形成される前記第１レジストパターンの厚さは、前記（ｉ）工程で形成される前記第２レジストパターンの厚さよりも厚い、半導体装置の製造方法。
  11. 請求項８に記載の半導体装置の製造方法において、
    前記（ｅ）工程で形成される前記第１レジストパターンの厚さは、前記第２導電性膜の厚さの４倍以上である、半導体装置の製造方法。
  12. 請求項１１に記載の半導体装置の製造方法において、
    前記（ｇ）工程での前記第１レジストパターンの厚さは、前記第１ゲート電極の厚さの２倍以上である、半導体装置の製造方法。
  13. 請求項８に記載の半導体装置の製造方法において、
    前記（ａ）工程における前記第１ウェル領域形成工程は、
    （ａ１）第１イオン注入によって、前記第１チャネル領域よりも深い位置の前記半導体基板に、前記第１ウェル領域の下部を形成する工程、
    （ａ２）第２イオン注入によって、前記第１チャネル領域内に、前記第１ウェル領域の上部を形成する工程、
    を有し、
    前記第２イオン注入は、前記半導体基板に対する垂線から傾けた第１角度で行われ、
    前記第１イオン注入は、前記半導体基板に対して垂直な角度で行われるか、または、前記半導体基板に対する垂線から傾けた第２角度であって、且つ、前記第１角度よりも小さい前記第２角度で行われる、半導体装置の製造方法。
  14. 請求項１３に記載の半導体装置の製造方法において、
    前記第１ＭＩＳＦＥＴのゲート長方向において、前記第１ウェル領域の下部は、前記第１ウェル領域の上部よりも、前記第１ドレイン領域側の前記第１ゲート電極の端部に近い場所に位置している、半導体装置の製造方法。
  15. 請求項１４に記載の半導体装置の製造方法において、
    前記第１ウェル領域の上部は、前記第１ゲート電極と平面視で重なっておらず、
    前記第１ウェル領域の下部は、前記第１ゲート電極と平面視で重なっている、半導体装置の製造方法。
  16. 請求項８に記載の半導体装置の製造方法において、
    前記第１ＭＩＳＦＥＴは、前記半導体基板の第１領域に形成されており、
    前記第１領域とは別の前記半導体基板の第２領域には、第２ＭＩＳＦＥＴが形成されており、
    前記（ａ）工程では、前記第２領域の前記半導体基板に、前記第２導電型を有する第２ウェル領域が形成され、
    前記（ｃ）工程では、前記第２ウェル領域上にも前記第１導電性膜が形成され、
    前記（ｄ）工程では、第２ＭＩＳＦＥＴの第２ドレイン領域側および第２ソース領域側が開口されるように、前記第２領域の前記第１導電性膜を選択的に除去することで、前記第２ＭＩＳＦＥＴの第２ゲート電極が形成される、半導体装置の製造方法。
  17. 請求項８に記載の半導体装置の製造方法において、
    前記第１導電型はｎ型であり、
    前記第２導電型はｐ型である、半導体装置の製造方法。
  18. 請求項８に記載の半導体装置の製造方法において、
    前記第１ＭＩＳＦＥＴは、前記第１ＭＩＳＦＥＴのゲート幅方向において、前記第１チャネル領域内に前記第１ソース領域が形成されている活性部と、前記第１ＭＩＳＦＥＴのゲート幅方向において、前記第１チャネル領域内に前記第１ソース領域が形成されていない終端部とを有し、
    前記終端部の前記第１ウェル領域は、前記第１ゲート電極と平面視で重なるように形成されており、
    前記第１チャネル領域の一部は、前記第１ＭＩＳＦＥＴのゲート長方向およびゲート幅方向において、平面視で前記第１ウェル領域の内側に形成されている、半導体装置の製造方法。
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