JP2014093306A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

【課題】高耐圧ＭＯＳＦＥＴの耐圧を向上させることで、半導体装置の信頼性の向上を実現する。
【解決手段】半導体基板ＳＢの主面に、上端の角部を丸めた複数の溝Ｄ３を、素子分離領域よりも浅い深さで形成し、続いて複数の溝Ｄ３が形成された半導体基板ＳＢの主面に対して垂直な方向から、異なるエネルギー条件のイオン注入を複数回行った後に熱処理を行うことで、濃度分布が均一なチャネル領域を形成する。その後、複数の溝Ｄ３の直上を跨ぐゲート電極を形成することで、溝Ｄ３を埋め込む。
【選択図】図１５

Description

本発明は、半導体装置の製造方法および半導体装置に関し、特に、電界効果トランジスタを有する半導体装置に適用して有効な技術に関するものである。

半導体装置を構成する電界効果トランジスタの中には、３Ｖまたは５Ｖなどの、高い電源電圧で駆動する高耐圧トランジスタが存在する。このような高耐圧トランジスタには、例えばＬＳＩ（Large Scale Integration）チップ内において、電源電流などの入力および出力（Ｉ／Ｏ）に用いられるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）がある。

非特許文献１には、パワーＩＣ（Integrated Circuit）に組み込むｎチャネル型ＬＤＭＯＳＦＥＴ（Laterally Diffused MOSFET）として、折り畳みゲート構造を導入することによって、低オン抵抗と高トランスコンダクタンスを得ることが記載されている。また、このようなＭＯＳＦＥＴを形成する方法が、特許文献１（特開２０１１−１８７５３０号公報）、特許文献２（特開２０１２−１８９７３号公報）および特許文献３（特開２００８−５３４６８号公報）に記載されている。

特開２０１１−１８７５３０号公報 特開２０１２−１８９７３号公報 特開２００８−５３４６８号公報

IEEE Transaction Electron Devices, Vol.48, pp.2917.

Ｉ／Ｏに用いられる高耐圧トランジスタは、その動作電圧が外部の要因により決まるため、スケーリング則に従って動作電圧を小さくすることができない。上記特許文献１〜３のように、ゲート電極の下地である半導体基板に溝を形成し、当該溝が形成された領域をチャネル領域とする場合、基板内の一部の領域に電界が集中しやすくなるため、チャネル領域内の電界を緩和し、インパクトイオンの発生を抑える必要がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

一実施の形態である半導体装置は、半導体基板の主面に形成した複数の溝の内側を埋め込み、当該複数の溝を跨ぐゲート電極を有するＭＯＳＦＥＴを形成する際に、複数の溝が形成された半導体基板の主面に対して垂直な方向から、異なるエネルギー条件のイオン注入を複数回行った後に熱処理を行うことで、濃度分布が均一なチャネル領域を形成するものである。

本願において開示される一実施の形態によれば、半導体装置の信頼性を向上させることができる。

本発明の一実施の形態である半導体装置の製造方法を示す断面図である。 本発明の一実施の形態である半導体装置の製造方法を示す平面図である。 図２のＡ−Ａ線における断面図である。 図３に続く半導体装置の製造方法を示す断面図である。 図４に続く半導体装置の製造方法を示す断面図である。 図５に続く半導体装置の製造方法を示す断面図である。 図６に続く半導体装置の製造方法を示す断面図である。 図７に続く半導体装置の製造方法を示す断面図である。 図８に続く半導体装置の製造方法を示す断面図である。 図９に続く半導体装置の製造方法を示す断面図である。 図１０に続く半導体装置の製造方法を示す平面図である。 図１１のＡ−Ａ線における断面図である。 図１１に続く半導体装置の製造方法を示す断面図である。 図１３に続く半導体装置の製造方法を示す断面図である。 図１４を用いて説明した工程を具体的に説明する断面図である。 図１５に続く半導体装置の製造方法を示す断面図である。 図１４に続く半導体装置の製造方法を示す平面図である。 図１７のＢ−Ｂ線における断面図を含む、半導体装置の製造方法を示す断面図である。 図１７のＣ−Ｃ線における断面図である。 図１７のＡ−Ａ線における断面図である。 図１７に続く半導体装置の製造方法を示す断面図である。 図２１に続く半導体装置の製造方法を示す断面図である。 図２２に続く半導体装置の製造方法を示す断面図である。 図２３に続く半導体装置の製造方法を示す断面図である。 図２４に続く半導体装置の製造方法を示す断面図である。 図２５に続く半導体装置の製造方法を示す断面図である。 図２６に続く半導体装置の製造方法を示す断面図である。 図２７に続く半導体装置の製造方法を示す断面図である。 図２８に続く半導体装置の製造方法を示す断面図である。 図２９に続く半導体装置の製造方法を示す断面図である。 図３０に続く半導体装置の製造方法を示す平面図である。 図３１のＢ−Ｂ線における断面図を含む、半導体装置の製造方法を示す断面図である。 図３１のＣ−Ｃ線における断面図である。 図３１に続く半導体装置の製造方法を示す断面図である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

本実施の形態の半導体装置は、半導体基板上に形成するＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）のチャネル領域に複数の溝を設け、波状の表面を有する半導体基板上にゲート電極を形成することで、チャネル領域の幅を縮小させた素子において、半導体基板中に電界が集中することを防ぎ、半導体装置の信頼性を向上させるものである。

以下に、本実施の形態の半導体装置の製造方法を、図１〜図３４を用いて説明する。図１〜図３４は、本実施の形態の半導体装置の製造工程を示す図である。図１は、製造工程中の本実施の形態の半導体装置の断面図であり、図２は、本実施の形態の半導体装置を示す平面図である。

図３は、図２のＡ−Ａ線における断面図であり、図４〜図１０、図１２および図２０は、図３と同じ位置における断面図である。図１１、図１７および図３１は図２と同じ位置の平面図であり、図１２および図２０は、それぞれ図１１および図１７のＡ−Ａ線における断面図である。また、図１３、図１４、図１８、図２１〜図３０、図３２および図３４はいずれも同じ位置における断面図である。また、図１５、図１６、図１９および図３３は同じ位置における断面図であり、図１９および図３３は、それぞれ図１７および図３１のＣ―Ｃ線における断面図である。

図１〜１２を用いて説明する工程は、後述するｎチャネル型高耐圧ＭＯＳＦＥＴおよびｐチャネル高耐圧ＭＯＳＦＥＴのチャネル領域を含む半導体基板の表面の加工方法を説明するものである。つまり、図１〜図１２を用いて説明する工程は、必ずしも、ロジック回路などにおいて比較的低い電圧で駆動するＭＯＳＦＥＴを形成する領域に適用する必要はない。図１、図３〜図１０および１２は、ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａにおける製造工程中の半導体装置の断面図である。また、図２および図１１は、ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａ（図１３参照）における製造工程中の半導体装置の平面図である。

まず、図１に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンからなる半導体基板ＳＢを準備する。続いて、半導体基板ＳＢの主面上に酸化シリコン膜Ｘ１および窒化シリコン膜Ｎ１を順次形成する。酸化シリコン膜Ｘ１は、酸化シリコン膜ではなく酸化窒化シリコン膜により形成されてもよい。酸化シリコン膜Ｘ１は、例えば５〜５０ｎｍ程度の厚さで、熱酸化法、ウェット酸化法、またはＣＶＤ（Chemical Vapor Deposition）法などにより形成する。ここでは、酸化シリコン膜Ｘ１の膜厚は１０ｎｍとする。窒化シリコン膜Ｎ１は、例えば５０〜２００ｎｍ程度の厚さで、ＣＶＤ法などにより形成する。ここでは、窒化シリコン膜Ｎ１の膜厚は５０ｍとする。

次に、図２および図３に示すように、周知のフォトリソグラフィ技術および異方性のエッチング法により、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ１をパターニングすることで、半導体基板ＳＢの上面を露出し、続けて、露出した半導体基板ＳＢに溝（第３溝）Ｄ１を形成する。その後、フォトレジストパターンは、例えばアッシングなどにより除去される。

図２は、半導体基板ＳＢを上方から見た場合の平面図であり、図３は、図２に示す平面図のＡ−Ａ線における断面図である。図２に示すように、上記パターニング工程により、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ１からなる積層膜には、半導体基板ＳＢの主面に沿う方向である第１方向に延在する開口部を複数形成する。これらの複数の開口部は、半導体基板ＳＢの主面に沿う方向であって、第１方向に直交する方向である第２方向に複数並んで形成される。開口部のそれぞれの直下には半導体基板ＳＢの表面が露出している。また、複数の開口部の直下の半導体基板ＳＢには、平面視において前記複数の開口部のそれぞれと重なる溝Ｄ１が形成されている。つまり、溝Ｄ１は平面視において第１方向に延在する形状を有し、第２方向に複数並んで形成されている。

溝Ｄ１は、例えば５０〜４００ｎｍの深さで形成される。ここでは、溝Ｄ１の深さは３００ｎｍとする。なお、ここでいう深さとは、半導体基板ＳＢの主面に対して垂直な方向における、半導体基板ＳＢの主面から溝Ｄ１の底面までの距離を指すものである。

次に、図４に示すように、例えば熱リン酸などを用いて、窒化シリコン膜Ｎ１の表面および酸化シリコン膜Ｘ１のそれぞれの表面の一部をエッチングして除去する。このときのウェットエッチングによる窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ１のそれぞれのエッチング量は、５〜５０ｎｍ程度である。この結果、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ１のそれぞれの側壁は、上記パターニング工程において形成した開口部から後退した形状となる。

これにより、溝Ｄ１の上端近傍の、半導体基板ＳＢの主面の端部が、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ１から露出する。上記のエッチング工程により窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ１からなる積層膜の側壁を後退させるのは、次の酸化工程において、半導体基板ＳＢの主面をより広く酸化させることで、半導体基板ＳＢの主面と溝Ｄ１の側壁の上端との交点の角部を丸めるためである。

次に、図５に示すように、ウェット酸化法により、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ１から露出する半導体基板ＳＢの表面を酸化する。これにより、溝Ｄ１の側壁および底面に隣接する領域の半導体基板ＳＢ、ならびに、溝Ｄ１に隣接する半導体基板ＳＢの主面の端部が酸化して、酸化シリコン膜（第１酸化膜）Ｘ２が形成される。酸化シリコン膜Ｘ２の膜厚は１００ｎｍ程度である。酸化シリコン膜Ｘ２は、溝Ｄ１の内側の表面、および溝Ｄ１に隣接する半導体基板ＳＢの主面に亘って形成される絶縁膜である。

図４を用いて説明したエッチング工程において、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ１からなる積層膜の側壁が後退したことで、溝Ｄ１近傍の半導体基板ＳＢの主面が一部露出したため、当該エッチング工程を行わなかった場合に比べ、より広く半導体基板ＳＢの主面が酸化される。これにより、半導体基板ＳＢの主面と溝Ｄ１の側壁の上端との交点の角部と、溝Ｄ１の底面の端部とは、大きな曲線を描く丸みを帯びた形状となる。このように溝Ｄ１の角部を丸めるのは、後述するように、半導体基板ＳＢ内の角部に電界が集中することを防ぎ、ＭＯＳＦＥＴのチャネル領域の電界を緩和するためである。

次に、図６に示すように、周知のフォトリソグラフィ技術および異方性のエッチング法により、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ１をパターニングすることで、半導体基板ＳＢの上面を露出し、続けて、露出した半導体基板ＳＢに溝（第４溝）Ｄ２を形成する。その後、フォトレジストパターンは、例えばアッシングなどにより除去される。

ここで、溝Ｄ２は素子分離領域を埋め込む領域に形成される溝であり、平面視において、上記した複数の溝Ｄ１が形成された一つの領域の周囲を囲むように形成される。溝Ｄ２は、例えば４００ｎｍより大きい深さであって、５００ｎｍ以下の深さで形成される。ここでは、溝Ｄ２の深さは４５０ｎｍとする。このとき、溝Ｄ２は溝Ｄ１よりも深く形成する。これは、溝Ｄ２を設けた領域に形成する素子分離領域の深さが、溝Ｄ１と同じか、それより小さい深さで形成されている場合、当該素子分離領域の直下の半導体基板ＳＢを介して半導体素子間が導通する虞があり、半導体基板ＳＢ上に形成する素子間の分離耐圧を保つためには、溝Ｄ２を溝Ｄ１より深く形成する必要があるためである。

次に、図７に示すように、例えば熱リン酸などを用いて、窒化シリコン膜Ｎ１の表面および酸化シリコン膜Ｘ１のそれぞれの表面の一部をエッチングして除去する。このときのウェットエッチングによるエッチング量は、図４を用いて説明したエッチング工程による後退量よりも小さくする。この結果、溝Ｄ２の上部の窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ１のそれぞれの側壁は後退する。これにより、溝Ｄ２の上端近傍の、半導体基板ＳＢの主面の端部が、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ１から露出する。

次に、図８に示すように、ウェット酸化法により、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ１から露出する半導体基板ＳＢの表面を酸化する。このとき、溝Ｄ１近傍の半導体基板ＳＢの表面は、酸化シリコン膜Ｘ２に覆われているため酸化されない。これにより、溝Ｄ２の側壁および底面に隣接する領域の半導体基板ＳＢ、ならびに、溝Ｄ１に隣接する半導体基板ＳＢの主面の端部が酸化して、酸化シリコン膜（第２酸化膜）Ｘ３が形成される。

なお、このウェット酸化工程による酸化量は、図５を用いて説明したウェット酸化工程による酸化量よりも小さいため、酸化シリコン膜Ｘ３は、酸化シリコン膜Ｘ２よりも薄い膜厚で形成される。つまり、酸化シリコン膜Ｘ３は１００ｎｍ未満の膜厚で形成される。例えば、酸化シリコン膜Ｘ３の膜厚は１０ｎｍである。このように酸化シリコン膜Ｘ３を形成するのは、酸化シリコン膜Ｘ２と同様に、溝の側壁の上端と、半導体基板ＳＢの主面との交点の半導体基板ＳＢの角部を丸め、後の工程で形成するＭＯＳＦＥＴのチャネル領域の電界を緩和することにある。

上記したように、溝Ｄ１および溝Ｄ２は、共にその上部の窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ１からなる積層膜の開口部の側壁を後退させた後に、ウェット酸化法によりそれぞれの溝の表面が酸化される。ただし、溝Ｄ１に比べ、溝Ｄ２はその上部の当該積層膜の側壁の後退量が小さく、また、溝の表面の酸化量も小さい。このため、溝Ｄ２の角部よりも溝Ｄ１の角部の方が丸くなる。つまり、溝Ｄ２の角部よりも溝Ｄ１の角部の方が、大きな弧を描く形状となる。

図４を用いて説明したエッチング工程において、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ１からなる積層膜の側壁が後退したことで、溝Ｄ１近傍の半導体基板ＳＢの主面が一部露出したため、当該エッチング工程を行わなかった場合に比べ、より広く半導体基板ＳＢの主面が酸化される。これにより、半導体基板ＳＢの主面と溝Ｄ１の側壁の上端との交点の角部は、大きな曲線を描く丸みを帯びた形状となる。

このように溝Ｄ１の角部を丸めるのは、後述するように、半導体基板ＳＢ内の角部に電界が集中することを防ぎ、ＭＯＳＦＥＴのチャネル領域の電界を緩和するためである。溝Ｄ１の近傍は、特にソース・ドレイン領域間において電界が集中しやすいチャネル領域となる領域であるため、上記のように、素子分離領域を埋め込む溝Ｄ２の角部よりも溝Ｄ１の角部を丸めることで、効果的に電界集中を防ぐことができる。

次に、図９に示すように、半導体基板ＳＢの主面の全面上に、例えばＣＶＤ法を用いて酸化シリコン膜Ｘ４を形成（堆積）することで、溝Ｄ２を完全に埋め込む。このとき、溝Ｄ１内にも酸化シリコン膜Ｘ４が埋め込まれる。続いて、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて半導体基板ＳＢの上面を研磨することで、酸化シリコン膜Ｘ４の一部を除去し、窒化シリコン膜Ｎ１の上面を露出させる。酸化シリコン膜Ｘ４は、溝Ｄ１および溝Ｄ２のそれぞれの内部に分断されて残る。

次に、図１０に示すように、フォトリソグラフィ技術により、フォトレジスト膜ＰＲ１のパターンを半導体基板ＳＢ上に形成する。フォトレジスト膜ＰＲ１は、溝Ｄ２の直上近傍の酸化シリコン膜Ｘ４および窒化シリコン膜Ｎ１を覆い、溝Ｄ１の直上近傍の酸化シリコン膜Ｘ４および窒化シリコン膜Ｎ１を露出するパターン形状を有している。

次に、図１１および図１２に示すように、フォトレジスト膜ＰＲ１をマスクとして、エッチング法により溝Ｄ１の直上の窒化シリコン膜Ｎ１、酸化シリコン膜Ｘ１を除去し、さらに、溝Ｄ１内の酸化シリコン膜Ｘ４と、溝Ｄ１の表面を構成する酸化シリコン膜Ｘ２とを除去する。その後、アッシング法などによりフォトレジスト膜ＰＲ１を除去した後、エッチング法により、残りの窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ１を除去する。図１１は、半導体基板ＳＢを上方から見た場合の平面図であり、図１２は、図１１に示す平面図のＡ−Ａ線における断面図である。

これにより、溝Ｄ１（図１０参照）が形成されていた領域の周囲の酸化シリコン膜Ｘ２（図１０参照）が除去されることで、酸化シリコン膜Ｘ２と接していた半導体基板ＳＢの表面により構成される溝（第１溝）Ｄ３が形成される。つまり、図１１に示すように、溝Ｄ３は溝Ｄ１よりも大きい幅および深さを有し、第１方向に延在する形状を有し、第２方向に複数並んで形成されている。酸化シリコン膜Ｘ２が半導体基板ＳＢの表面に形成された後に除去されたことにより、溝Ｄ３の側壁の上端の角部および溝Ｄ３の底面の両端は丸みを帯びた形状となっている。

また、この工程により、図１２に示すように、溝Ｄ２の近傍には、酸化シリコン膜Ｘ３およびＸ４からなる素子分離領域ＩＥが形成される。素子分離領域ＩＥは、ＳＴＩ（Shallow Trench Isolation）の構造を有する絶縁膜である。ここで、素子分離領域ＩＥは、酸化シリコン膜Ｘ３と接する半導体基板ＳＢの表面により形成された溝（第２溝）Ｄ４内に埋め込まれている。溝Ｄ１（図１０参照）は溝Ｄ２より浅く形成されており、酸化シリコン膜Ｘ２は酸化シリコン膜Ｘ３よりも膜厚が大きかったが、溝Ｄ３は溝Ｄ４よりも浅く形成されている。このように素子分離領域ＩＥを溝Ｄ３よりも深く形成することで、上述したように半導体素子間をより確実に分離し、素子間の耐圧を高めることができる。

また、溝Ｄ４は溝Ｄ３と同様に、溝Ｄ４の側壁の上端の角部および溝Ｄ４の底面の両端は丸みを帯びた形状となっている。ただし、溝Ｄ４の丸みは溝Ｄ３の丸みよりも小さいため、溝Ｄ４の側壁の上端の角部および溝Ｄ４の底面の両端は、溝Ｄ３の側壁の上端の角部および溝Ｄ３の底面の両端に比べて角ばった形状となっている。

図１１に示すように、素子分離領域ＩＥは、平面視において第２方向に並ぶ複数の溝Ｄ３の周りを囲むように形成される。素子分離領域ＩＥに囲まれ、半導体基板ＳＢの主面が露出している領域は、後の工程でＭＯＳＦＥＴなどの半導体素子が形成される活性領域である。

次に、図１３に示すように、半導体基板ＳＢの主面に、例えばイオン注入法を用いて不純物イオンを打ち込むことでウエルを形成する。図１３は、半導体基板ＳＢの４つの領域を並べて示す断面図であり、図の左側から右側に向かって順に、ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａ、ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｃ、およびｐチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄを示している。このことは、以下の図１４、図１８、図２１〜図３０、図３２および図３４に示す断面図も同様である。

ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａの断面図は、図１１のＢ−Ｂ線の断面と同じ箇所の断面図である。図１１のＢ−Ｂ線における断面は第１方向に沿う断面であり、溝Ｄ３間の領域の断面であるため、図１３に示すｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａおよびｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂには溝Ｄ３（図１２参照）を示していない。

図１〜図１２を用いて説明した工程により形成した、複数並んだ溝Ｄ３を含む活性領域は、高耐圧ＭＯＳＦＥＴを形成する領域である。したがって溝Ｄ３は、図１３に示すｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａおよびｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂに形成されている。ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｃおよびｐチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄに溝Ｄ３（図１２参照）が形成されていてもよいが、本実施の形態では、ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｃおよびｐチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄには溝Ｄ３は形成されていないものとして説明する。

なお、素子分離領域ＩＥは、ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａ、ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｃ、およびｐチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄの各領域を区切るように形成されている。ここでは、図を簡単にするため、素子分離領域ＩＥを一つの膜として図示する。

図１３に示すように、上記イオン注入工程により、ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａ、ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｃ、およびｐチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄの半導体基板ＳＢの主面には、ｐウエルＷ１、ｎウエルＷ２、ｐウエルＷ３、およびｎウエルＷ４がそれぞれ形成されている。ｐウエルＷ１、ｎウエルＷ２、ｐウエルＷ３、およびｎウエルＷ４の各ウエルは、例えば素子分離領域ＩＥよりも深く形成されているものとする。

次に、図１４に示すように、半導体基板ＳＢの主面に対して垂直な方向において、半導体基板ＳＢの主面の上方から、半導体基板ＳＢの主面に向かってイオン注入を行う。これにより、ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａ、ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｃ、およびｐチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄの半導体基板ＳＢの主面に、チャネル領域Ｃ１、Ｃ２、Ｃ３およびＣ４をそれぞれ形成する。つまり、チャネル領域Ｃ１〜Ｃ４は、の半導体基板ＳＢの主面に隣接する領域の、半導体基板ＳＢ中に形成される。

チャネル領域Ｃ１〜Ｃ４は、ここではそれぞれ別工程で形成するものとする。なお、本願の図では、チャネル領域の輪郭を破線で示す。チャネル領域は、図に示す破線と半導体基板ＳＢの上面との間に、ｎ型またはｐ型の不純物が導入されて形成された半導体領域である。

ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａおよびｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｃには、ｐ型の不純物（例えばＢ（ホウ素））を打ち込むことで、チャネル領域Ｃ１およびＣ３を形成する。また、ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂおよびｐチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄには、ｎ型の不純物（例えばＰ（リン））を打ち込むことで、チャネル領域Ｃ２およびＣ４を形成する。チャネル領域Ｃ１〜Ｃ４は、例えばＭＯＳＦＥＴのしきい値電圧を調整するために形成される半導体領域である。

このとき、ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａおよびｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂの活性領域には溝Ｄ３（図１２参照）が形成されており、溝Ｄ３により半導体基板ＳＢの上面には凹凸形状が形成されている。このような凹凸が形成された半導体基板ＳＢに、不純物イオンを打ち込んでチャネル領域Ｃ１を形成する方法を、図１５および図１６を用いて説明する。

図１５および図１６は、製造工程中の半導体装置であって、ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａの半導体基板ＳＢを示す断面図であり、図１１のＣ−Ｃ線における断面と同じ位置における断面図である。つまり図１５および図１６は、図１２に示す断面図と直交する方向における、溝Ｄ３を示す断面図である。なお、ここではｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａにチャネル領域Ｃ１（図１４参照）を形成する方法について説明するが、ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂにチャネル領域Ｃ２（図１４参照）も、チャネル領域Ｃ１の形成方法と同様の方法で形成することができる。ただし、イオン注入工程で打ち込む不純物イオンの種類は、チャネル領域Ｃ１を形成する場合と、チャネル領域Ｃ２を形成する場合とでそれぞれ異なる。

チャネル領域を形成する工程では、まず、図１５に示すように、半導体基板ＳＢの主面に対して垂直な方向において、それぞれ打ち込み条件を変更した複数回のイオン注入を、半導体基板ＳＢの主面に向かって多段的に行う。つまり、複数の種類のエネルギー条件でイオン注入を行うことで、イオン注入層Ｃ１ａ、Ｃ１ｂおよびＣ１ｃを半導体基板ＳＢ中に形成する。イオン注入層Ｃ１ａ〜Ｃ１ｃは、溝Ｄ３の底面近傍および溝Ｄ３の周囲の半導体基板ＳＢの主面近傍の両方の半導体基板ＳＢ中に形成される。つまり、イオン注入層Ｃ１ａ〜Ｃ１ｃは半導体基板ＳＢの表面に隣接する領域の半導体基板ＳＢ中に、それぞれ異なる深さで形成される。

ここでは、半導体基板ＳＢの主面側から、半導体基板ＳＢの裏面側に向かって、半導体基板ＳＢ内に、イオン注入層Ｃ１ａ、Ｃ１ｂおよびＣ１ｃが順に形成される。つまり、イオン注入層Ｃ１ｂはイオン注入層Ｃ１ａより深い領域に形成され、イオン注入層Ｃ１ｃはイオン注入層Ｃ１ｂよりも深い領域に形成される。イオン注入層Ｃ１ａ〜Ｃ１ｃのそれぞれは、異なるエネルギー条件でのイオン注入のそれぞれの工程により打ち込まれた不純物イオンのうち、特に不純物濃度が高い領域を示す層である。

このとき、イオン注入層Ｃ１ａ〜Ｃ１ｃのそれぞれに打ち込む不純物の注入量は全て同じであってもよい。しかし、半導体基板ＳＢの主面側の注入量を多くして不純物濃度を高めることが、後の工程で形成するＭＯＳＦＥＴの耐圧向上の観点からより望ましい。すなわち、イオン注入層Ｃ１ａの不純物濃度はイオン注入層Ｃ１ｂよりも高く、イオン注入層Ｃ１ｂの不純物濃度をイオン注入層Ｃ１ｃよりも高くすることがより望ましい。なお、ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂに形成するチャネル領域Ｃ２についても同様に、半導体基板ＳＢの主面側に近い注入層ほど不純物濃度が高い複数のイオン注入を形成することがより望ましい。

また、ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａにチャネル領域Ｃ１を形成する場合、上記のイオン注入のイオン種としてはＢ（ホウ素）を用いる。溝Ｄ３の深さが３００ｎｍである場合、イオン注入のエネルギーは、例えば、イオン注入層Ｃ１ｃを形成するイオン注入は５０ｋｅＶ〜９０ｋｅＶ程度、イオン注入層Ｃ１ｂを形成するイオン注入は２０ｋｅＶ〜４０ｋｅＶ程度、イオン注入層Ｃ１ａを形成するイオン注入は１０ｋｅＶ程度とする。

また、ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂにチャネル領域Ｃ２（図１４参照）を形成する場合、上記のイオン注入のイオン種としてはＰ（リン）を用いる。ここでは、図示しないｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂに形成するチャネル注入層の説明をするため、図１５に示すｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａのイオン注入層Ｃ１ａ、Ｃ１ｂ、Ｃ１ｃに対応するｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂのイオン注入層を、それぞれ第１イオン注入層、第２イオン注入層、第３イオン注入層と呼称する。つまり、ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂの半導体基板ＳＢの主面近傍において、当該主面から半導体基板ＳＢの裏面に向かって、半導体基板ＳＢ中に第１イオン注入層、第２イオン注入層、第３イオン注入層を形成する。

ここで、溝Ｄ３の深さが３００ｎｍであった場合、ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂでのイオン注入のエネルギーは、例えば、第１イオン注入層を形成する際は１５０ｋｅＶ〜２００ｋｅＶ程度、第２イオン注入層を形成する際は５０ｋｅＶ〜１００ｋｅＶ程度、第３イオン注入層を形成する際は１０ｋｅＶ〜３０ｋｅＶ程度で行う。

また、本実施の形態では上記のＢ（ホウ素）およびＰ（リン）のイオン種を例示したが、これに限られるものではなく、他のｐ型イオン種、または他のｎ型イオン種を用いてもよい。チャネル領域を形成する際に打ち込む他のイオン種としては、ＢＦ２（フッ化ホウ素）またはＡｓ（ヒ素）を例示できる。

このように不純物イオンを多段注入する理由は、後述するように、半導体基板ＳＢの主面に均一な濃度で不純物を分布させるためである。ここでは、３回のイオン注入によりイオン注入層Ｃ１ａ〜Ｃ１ｃを形成したが、３回以上であれば、さらに多い回数のイオン注入を行うことで、より多くのイオン注入層を形成しても構わない。

次に、図１６に示すように、１０００℃程度のアニールを行うことにより、半導体基板ＳＢを加熱し、イオン注入層Ｃ１ａ〜Ｃ１ｃのそれぞれを構成する不純物を拡散させ、半導体基板ＳＢの主面に、濃度分布が均一なチャネル領域Ｃ１を形成する。チャネル領域Ｃ１は、溝Ｄ３の底面を含む半導体基板ＳＢの主面から一定の深さまで均一な濃度分布を有する半導体領域であり、溝Ｄ３の側壁に隣接する領域の半導体基板ＳＢ中にも形成されている。

ここで、図１５および図１６を用いて説明した工程では、イオン注入を複数回行った後に拡散アニールを行うことでチャネル領域Ｃ１を形成したが、チャネル領域の形成方法としては、例えば１回のイオン注入を行った後に拡散アニールを行う方法も考えられる。しかし、１回のイオン注入で半導体基板ＳＢ中に打ち込まれる不純物イオンは、イオン注入のエネルギー条件によって定まる特定の深さの層に高い濃度で分布するため、１回のイオン注入のみでは、半導体基板ＳＢの表面からある程度の深さまでの領域に一定の濃度でチャネル領域を形成することはできない。これは、１回のイオン注入を行った後に拡散アニールを行ったとしても同様であるため、イオン注入が１回または２回のみである場合、均一に不純物を拡散させることは困難である。

また、本実施の形態のように、溝Ｄ３が形成された半導体基板ＳＢに対し、垂直な方向から１回のイオン注入のみを行なってチャネル領域を形成しようとすると、チャネル領域を構成する不純物が溝Ｄ３の側壁に殆ど打ち込まれないため、溝Ｄ３の側壁の不純物濃度が極端に低くなる。

上記のように、溝が形成された半導体基板の主面に、１回のイオン注入でチャネル領域を形成した場合、半導体基板の主面近傍では、半導体基板内の場所や深さによってチャネル領域内に不純物濃度が高い領域と低い領域とが形成される。このようにしてチャネル領域内の不純物濃度にばらつきが生じると、当該チャネル領域を含むトランジスタを動作させた際、チャネル領域内の電界にばらつきが生じるため、チャネル領域中の一部に電界が集中してインパクトイオンが発生する。この場合、トランジスタのドレインおよび半導体基板間の耐圧が低くなり、半導体装置の信頼性が低下する問題が生じる。

また、チャネル領域の不純物濃度が薄い箇所が存在すると、そのチャネル領域を含むトランジスタはしきい値電圧が低くなる。このようにチャネル領域の不純物濃度にばらつきが生じることにより、半導体基板上にはしきい値電圧が高いトランジスタと、しきい値電圧が低いトランジスタとが形成されるため、トランジスタの特性にばらつきが生じ、半導体装置の信頼性が低下する。

そこで、本実施の形態の半導体装置の製造工程では、異なるエネルギー条件での不純物イオンの多段注入を行い、異なる注入深さでイオン注入層Ｃ１ａ〜Ｃ１ｃ（図１５参照）を形成した後、拡散アニールを行うことで、イオン注入層Ｃ１ａ〜Ｃ１ｃを構成していたｐ型の不純物を拡散させてチャネル領域Ｃ１（図１４および図１６参照）を形成している。これにより、半導体基板ＳＢ中において、チャネル領域内の不純物濃度がばらつくことを防ぎ、チャネル領域内において電界が局所的に集中することを防ぐことを可能としている。

また、溝Ｄ３の側壁も、１回のイオン注入では不純物を打ち込むことが困難であるが、複数回のイオン注入を行うことで、当該側壁に隣接する領域の半導体基板ＳＢ中にも、均一な濃度でチャネル領域Ｃ１を形成することができる。したがって、インパクトイオンの発生を防ぎ、トランジスタの耐圧（例えばドレインおよび半導体基板間の耐圧）を高めることができるため、半導体装置の信頼性を高めることができる。

なお、図１５および図１６では、ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａにおけるチャネル領域Ｃ１の形成方法について説明したが、本実施の形態では、ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂにおいても、同様の多段注入によりチャネル領域Ｃ２（図１４参照）を形成する。つまり、多段注入によりイオン注入層を形成した後に拡散アニールを施すことにより、ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂでは、上記した第１イオン注入層、第２イオン注入層および第３イオン注入層内の不純物が拡散して、チャネル領域Ｃ２が均一な濃度で形成される。

次に、図１７、図１８、図１９および図２０に示すように、半導体基板ＳＢ上にゲート絶縁膜を介してゲート電極を形成する。図１７は、半導体基板ＳＢを上方から見た場合の平面図であり、図１８は、図１７に示す平面図のＢ−Ｂ線における断面を含む断面図である。つまり、図１７はｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａ（図１８参照）を示す平面図である。図１９は図１７に示す平面図のＣ−Ｃ線における断面図である。図２０は図１７に示す平面図のＡ−Ａ線における断面図である。なお、図１７ではチャネル領域Ｃ１の図示を省略しているが、チャネル領域Ｃ１は半導体基板ＳＢの主面側の表面に形成されている。

具体的に説明すれば、図１８に示すように、ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａでは、半導体基板ＳＢ上にゲート絶縁膜ＧＦ１を介してゲート電極Ｇ１を形成し、ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂでは、半導体基板ＳＢ上にゲート絶縁膜ＧＦ２を介してゲート電極Ｇ２を形成する。また、ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｃでは、半導体基板ＳＢ上にゲート絶縁膜ＧＦ３を介してゲート電極Ｇ３を形成し、ｐチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄでは、半導体基板ＳＢ上にゲート絶縁膜ＧＦ４を介してゲート電極Ｇ４を形成する。

このとき、ゲート絶縁膜ＧＦ１およびＧＦ２は互いに同じ膜厚で形成され、ゲート絶縁膜ＧＦ３およびＧＦ４は互いに同じ膜厚で形成されており、ゲート絶縁膜ＧＦ１およびＧＦ２は、ゲート絶縁膜ＧＦ３およびＧＦ４よりも厚い膜厚で形成されている。また、ゲート電極Ｇ１、Ｇ２、ゲート絶縁膜ＧＦ１およびＧＦ２のゲート長方向の幅は、ゲート電極Ｇ３、Ｇ４、ゲート絶縁膜ＧＦ３およびＧＦ４のゲート長方向の幅よりも広く形成する。

上記のように異なる膜厚のゲート絶縁膜を形成する場合は、例えば、まず半導体基板ＳＢの主面の全面にＣＶＤ法などを用いて厚い酸化シリコン膜を形成する。その後、フォトリソグラフィ技術を用いて、ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｃおよびｐチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄの当該酸化シリコン膜を除去する。次に、露出している半導体基板ＳＢの主面に、当該酸化シリコン膜よりも薄い膜厚の酸化シリコン膜を、熱酸化法などにより形成した後、半導体基板ＳＢ上にポリシリコン膜を形成する。続いて、それぞれの領域の半導体基板ＳＢ上のポリシリコン膜および酸化シリコン膜をパターニングすることで、厚い酸化シリコン膜からなるゲート絶縁膜ＧＦ１およびＧＦ２と、薄い酸化シリコン膜からなるゲート絶縁膜ＧＦ３およびＧＦ４と、ポリシリコン膜からなるゲート電極Ｇ１〜Ｇ４を形成する。

図１７に示すように、ゲート電極Ｇ１は第２方向に延在し、複数の溝Ｄ３上を跨ぐように形成される。したがって、ゲート絶縁膜ＧＦ１およびゲート電極Ｇ１からなる積層膜は、図１９および図２０に示すように、溝Ｄ３の内側の表面に沿って形成され、第２方向において複数の箇所で折り畳まれるような形状となる。これにより、単なる平面である基板の主面上にゲート電極を形成する場合に比べて、図２０に示すように、ゲート電極Ｇ１と半導体基板ＳＢ内のチャネル領域Ｃ１とが隣接する面積が増える。このような３次元の折り畳み構造を有するゲート電極Ｇ１を含むＭＯＳＦＥＴを形成することにより、例えばＩ／Ｏに用いられる高耐圧ＭＯＳＦＥＴであっても、ゲート幅方向（第２方向）におけるＭＯＳＦＥＴの幅を縮小させることが可能となる。

図１９に示すように、ゲート絶縁膜ＧＦ１およびゲート電極Ｇ１からなる積層膜は、溝Ｄ３内を全て埋め込んでいるわけではなく、第１方向における溝Ｄ３内の両端には当該積層膜は形成されていない。溝Ｄ３内において、ゲート電極Ｄ３の横の半導体基板ＳＢの表面には、後述する工程によりソース・ドレイン領域が形成され、当該ソース・ドレイン領域の上面である溝Ｄ３の底面の直上には、シリサイド層を介してコンタクトプラグが接続される。

図１９および図２０に示すように、チャネル領域Ｃ１は溝Ｄ３の内側の表面および半導体基板ＳＢの主面に沿って半導体基板ＳＢの表面近傍の半導体基板ＳＢ中に形成されている。図２０に示すように、第２方向に沿う断面であって、第１方向に延在する溝Ｄ３の中央部を通る領域では、図１９に示す第１方向に沿う断面と異なり、溝Ｄ３はゲート絶縁膜ＧＦ１およびゲート電極Ｇ１からなる積層膜により完全に埋め込まれている。なお、図１７〜図２０ではｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａの構造を示したが、図１８に示すｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂのチャネル領域Ｃ２、ゲート絶縁膜ＧＦ２およびゲート電極Ｇ２も、図１７〜図２０に示す構造と同様の構造を有している。

次に、図２１に示すように、フォトレジスト膜ＰＲ２により、ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｃ、およびｐチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄの半導体基板ＳＢの主面を覆った状態で、ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａの半導体基板ＳＢの主面にイオン注入を行い、エクステンション領域Ｅ１を形成する。このときのイオン注入では、ｎ型の不純物（例えばＰ（リン））を、比較的低い濃度で、半導体基板ＳＢの主面に対して４５°の斜めの方向から打ち込むことで、ｎ型の半導体領域であるエクステンション領域Ｅ１を形成する。

エクステンション領域Ｅ１は、ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａにおいて、ゲート電極Ｇ１の横方向（第１方向）の半導体基板ＳＢの主面に形成される。このとき、図示は省略するが、溝Ｄ３（図１９参照）の側壁および底面にもエクステンション領域Ｅ１が形成される。上記イオン注入は、ゲート電極Ｇ１を不純物イオンが突き抜けないエネルギー条件で行う。例えば、当該イオン注入は、Ｐ（リン）を５０ｋｅＶ〜２５０ｋｅＶのエネルギーで、５×１０^１２〜１×１０^１４／ｃｍ^２のドーズ量で行う。

次に、図２２に示すように、フォトレジスト膜ＰＲ２を除去する。その後、フォトレジスト膜ＰＲ３により、ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａ、ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｃ、およびｐチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄの半導体基板ＳＢの主面を覆った状態で、ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂの半導体基板ＳＢの主面にイオン注入を行い、エクステンション領域Ｅ２を形成する。このときのイオン注入では、ｐ型の不純物（例えばＢ（ホウ素））を、比較的低い濃度で、半導体基板ＳＢの主面に対して４５°の斜めの方向から打ち込むことで、ｐ型の半導体領域であるエクステンション領域Ｅ２を形成する。

エクステンション領域Ｅ２は、ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂにおいて、ゲート電極Ｇ２の横方向（第１方向）の半導体基板ＳＢの主面に形成される。このとき、図示は省略するが、溝Ｄ３（図１９参照）の側壁および底面にもエクステンション領域Ｅ２が形成される。上記イオン注入は、ゲート電極Ｇ２を不純物イオンが突き抜けないエネルギー条件で行う。例えば、当該イオン注入は、Ｂ（ホウ素）を３０ｋｅＶ〜１５０ｋｅＶのエネルギーで、１×１０^１３〜１×１０^１４／ｃｍ^２のドーズ量で行う。

次に、図２３に示すように、フォトレジスト膜ＰＲ３を除去する。その後、ゲート電極Ｇ１〜Ｇ４の側壁を覆うように、例えばＣＶＤ法により、半導体基板ＳＢ上の全面に酸化シリコン膜を形成した後、異方性のエッチングを用いて当該酸化シリコン膜の一部を除去し、ゲート絶縁膜Ｇ１〜Ｇ４のそれぞれの上面を露出させる。これにより、ゲート絶縁膜Ｇ１〜Ｇ４のそれぞれの側壁には、上記酸化シリコン膜からなるオフセットスペーサＯＳが形成される。

次に、図２４に示すように、フォトレジスト膜ＰＲ４により、ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａ、ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、およびｐチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄの半導体基板ＳＢの主面を覆った状態で、ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｃの半導体基板ＳＢの主面にイオン注入を行い、エクステンション領域Ｅ３を形成する。このときのイオン注入では、ｎ型の不純物（例えばＰ（リン））を、比較的低い濃度で、半導体基板ＳＢの主面に対して４５°の斜めの方向から打ち込むことで、ｎ型の半導体領域であるエクステンション領域Ｅ３を形成する。

エクステンション領域Ｅ３は、ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｃにおいて、ゲート電極Ｇ３の横方向（第１方向）の半導体基板ＳＢの主面に形成される。なお、ここでは、エクステンション領域Ｅ３の他に、ハロー領域をｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｃの半導体基板ＳＢに形成してもよい。ハロー領域は、ｐ型の不純物（例えばＢ（ホウ素））を半導体基板ＳＢにイオン注入法などにより打ち込むことで形成する半導体領域である。

次に、図２５に示すように、フォトレジスト膜ＰＲ４を除去する。その後、フォトレジスト膜ＰＲ５により、ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａ、ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、およびｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｃの半導体基板ＳＢの主面を覆った状態で、ｐチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄの半導体基板ＳＢの主面にイオン注入を行い、エクステンション領域Ｅ４を形成する。このときのイオン注入では、ｐ型の不純物（例えばＢ（ホウ素））を、比較的低い濃度で、半導体基板ＳＢの主面に対して４５°の斜めの方向から打ち込むことでｐ型の半導体領域であるエクステンション領域Ｅ４を形成する。

エクステンション領域Ｅ４は、ｐチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄにおいて、ゲート電極Ｇ４の横方向（第１方向）の半導体基板ＳＢの主面に形成される。なお、ここでは、エクステンション領域Ｅ４の他に、ハロー領域をｐチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄの半導体基板ＳＢに形成してもよい。

次に、図２６に示すように、フォトレジスト膜ＰＲ５を除去する。その後、ゲート電極Ｇ１〜Ｇ４の側壁を覆うように、例えばＣＶＤ法により、半導体基板ＳＢ上の全面に酸化シリコン膜を形成した後、異方性のエッチングを用いて当該酸化シリコン膜の一部を除去し、ゲート絶縁膜Ｇ１〜Ｇ４のそれぞれの上面を露出させる。これにより、ゲート絶縁膜Ｇ１〜Ｇ４のそれぞれの側壁には、オフセットスペーサＯＳを介して、上記酸化シリコン膜からなるサイドウォールＳＷが自己整合的に形成される。サイドウォールＳＷは、酸化シリコン膜のみではなく、例えば酸化シリコン膜および窒化シリコン膜の積層膜により形成してもよい。

次に、図２７に示すように、フォトレジスト膜ＰＲ６により、ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂおよびｐチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄの半導体基板ＳＢの主面を覆った状態で、ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａおよびｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｃの半導体基板ＳＢの主面にイオン注入を行い、拡散層ＤＦ１、ＤＦ３を形成する。このときのイオン注入では、ｎ型の不純物（例えばＰ（リン））を、比較的高い濃度で、半導体基板ＳＢの主面に対して４５°の斜めの方向から打ち込むことでｎ型の半導体層である拡散層ＤＦ１、ＤＦ３を形成する。

拡散層ＤＦ１、ＤＦ３は、ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａおよびｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｃにおいて、ゲート電極Ｇ１、Ｇ３のそれぞれの横方向（第１方向）の半導体基板ＳＢの主面に形成される。このとき、図示は省略するが、ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａの溝Ｄ３（図１９参照）の側壁および底面にも拡散層ＤＦ１が形成される。

ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａにおいて、エクステンション領域Ｅ１および拡散層ＤＦ１はソース・ドレイン領域を構成している。同様に、ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｃにおいて、エクステンション領域Ｅ３および拡散層ＤＦ３はソース・ドレイン領域を構成している。上記工程により、ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａには、エクステンション領域Ｅ１および拡散層ＤＦ１からなるソース・ドレイン領域とゲート電極Ｇ１とを有するｎチャネル型高耐圧ＭＯＳＦＥＴＱ１が形成される。また、ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｃには、エクステンション領域Ｅ３および拡散層ＤＦ３からなるソース・ドレイン領域とゲート電極Ｇ３とを有するｎチャネル型低耐圧ＭＯＳＦＥＴＱ３が形成される。

次に、図２８に示すように、フォトレジスト膜ＰＲ７により、ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａおよびｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｃの半導体基板ＳＢの主面を覆った状態で、ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂおよびｐチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄの半導体基板ＳＢの主面にイオン注入を行い、拡散層ＤＦ２、ＤＦ４を形成する。このときのイオン注入では、ｐ型の不純物（例えばＢ（ホウ素））を、比較的高い濃度で、半導体基板ＳＢの主面に対して４５°の斜めの方向から打ち込むことでｎ型の半導体層である拡散層ＤＦ２、ＤＦ４を形成する。

拡散層ＤＦ２、ＤＦ４は、ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂおよびｐチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄにおいて、ゲート電極Ｇ２、Ｇ４のそれぞれの横方向（第１方向）の半導体基板ＳＢの主面に形成される。このとき、図示は省略するが、ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂの溝の側壁および底面にも拡散層ＤＦ２が形成される。

ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂにおいて、エクステンション領域Ｅ２および拡散層ＤＦ２はソース・ドレイン領域を構成している。同様に、ｐチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄにおいて、エクステンション領域Ｅ４および拡散層ＤＦ４はソース・ドレイン領域を構成している。上記工程により、ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ｂには、エクステンション領域Ｅ２および拡散層ＤＦ２からなるソース・ドレイン領域とゲート電極Ｇ２とを有するｐチャネル型高耐圧ＭＯＳＦＥＴＱ２が形成される。また、ｐチャネル型低耐圧ＭＯＳＦＥＴ形成領域１Ｄには、エクステンション領域Ｅ４および拡散層ＤＦ４からなるソース・ドレイン領域とゲート電極Ｇ４とを有するｐチャネル型低耐圧ＭＯＳＦＥＴＱ４が形成される。

エクステンション領域Ｅ１〜Ｅ４は、拡散層ＤＦ１〜ＤＦ４よりも不純物濃度が低い半導体領域である。このように、各領域のソース・ドレイン領域は、不純物濃度が比較的低いエクステンション領域と、当該エクステンション領域よりも不純物濃度が高い拡散層とを有するＬＤＤ（Lightly Doped Drain）構造を有している。

ｎチャネル型高耐圧ＭＯＳＦＥＴＱ１およびｐチャネル型高耐圧ＭＯＳＦＥＴＱ２は、ｎチャネル型低耐圧ＭＯＳＦＥＴＱ３およびｐチャネル型低耐圧ＭＯＳＦＥＴＱ４よりも高い電圧で駆動するトランジスタであり、例えばＩ／Ｏに用いられる。また、ｎチャネル型低耐圧ＭＯＳＦＥＴＱ３およびｐチャネル型低耐圧ＭＯＳＦＥＴＱ４はロジック回路など、高い動作速度が求められる回路に用いられるトランジスタである。

次に、図２９に示すように、フォトレジスト膜ＰＲ７を除去した後、周知のサリサイド技術を用いて、ゲート電極Ｇ１〜Ｇ４および拡散層ＤＦ１〜ＤＦ４のそれぞれの上面上にシリサイド層Ｓ１を形成する。シリサイド化の具体的な工程では、まず半導体基板ＳＢの主面上にスパッタリング法を用いて金属膜を堆積し、続いて半導体基板ＳＢを熱処理することで当該金属膜と半導体基板ＳＢとを反応させた後、未反応の金属膜をウェットエッチングで除去することで、シリサイド層Ｓ１を形成する。シリサイド層Ｓ１の部材としては、ニッケルシリサイド、コバルトシリサイド、チタンシリサイド、またはプラチナシリサイドを例示することができる。このとき、図示は省略するが、溝Ｄ３（図１９参照）の内側の表面であって、ゲート絶縁膜ＧＦ１、ＧＦ２、ゲート電極Ｇ１およびＧ２から露出している表面にも、シリサイド層Ｓ１が形成される。

次に、図３０に示すように、半導体基板ＳＢの主面上の全面に、例えばＣＶＤ法により窒化シリコン膜からなるストッパ絶縁膜ＥＳおよび酸化シリコン膜からなる層間絶縁膜Ｌ１を順次形成（堆積）する。その後、ＣＭＰ法により、層間絶縁膜Ｌ１の上面を研磨して平坦化する。

次に、図３１、図３２および図３３に示すように、層間絶縁膜Ｌ１の上面からストッパ絶縁膜ＥＳの裏面まで貫通し、拡散層ＤＦ１〜ＤＦ４のそれぞれの上面に形成されたシリサイド層Ｓ１に達するコンタクトホールを形成する。なお、図示していない領域では、ゲート電極Ｇ１〜Ｇ４の直上にも、シリサイド層Ｓ１の上面を露出するコンタクトホールを形成する。ここで、図３１は半導体基板を上方から見た場合の平面図であり、図３２に示すｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域１Ａは、図３１に示す平面図のＢ−Ｂ線における断面図であり、図３３は図３１に示す平面図のＣ−Ｃ線における断面図である。図３１では、半導体基板上に形成したオフセットスペーサ、サイドウォール、ストッパ絶縁膜および層間絶縁膜の図示を省略している。

続いて、コンタクトホール内にチタンまたは窒化チタン等の薄いバリア導体膜を形成した後、コンタクトホール内にタングステン膜を充填し、続いて、ＣＭＰ法を用いて層間絶縁膜Ｌ１上のタングステン膜を除去することで、複数のコンタクトホール内のそれぞれを埋め込む前記タングステン膜を含むコンタクトプラグＣＰを形成する。なお、図示していない他の領域では、同工程によって、層間絶縁膜Ｌ１およびストッパ絶縁膜ＥＳを貫通して、ゲート電極Ｇ１〜Ｇ４のそれぞれの上部に形成されたシリサイド層Ｓ１に達するコンタクトプラグＣＰが形成される。

ここで、図３３に示すように、溝Ｄ３の内側の表面には、シリサイド層Ｓ１が形成され、溝Ｄ３の底面には、シリサイド層Ｓ１を介してコンタクトプラグＣＰが電気的に接続されている。シリサイド層Ｓ１は、半導体基板ＳＢの上面に形成されたソース・ドレイン領域を構成する拡散層ＤＦ１と、コンタクトプラグＣＰとの間に介在し、拡散層ＤＦ１と、コンタクトプラグＣＰとの間の接触抵抗を低減する役割を有している。本実施の形態では、平坦な半導体基板ＳＢの主面に形成された拡散層ＤＦ１の直上のシリサイド層Ｓ１（図３２参照）のみでなく、図３３に示すように、溝Ｄ３の底面の拡散層ＤＦ１の直上のシリサイド層Ｓ１にも、コンタクトプラグＣＰを接続している。

図３１に示すように、第１方向において、ゲート溝Ｄ３は電極Ｇ１のゲート長よりも長く延在している。第１方向における溝Ｄ３の幅とゲート電極Ｇ１の幅とが同じとなり、平面視において溝Ｄ３およびゲート電極Ｇ１の第１方向の両端が重なる場合、ゲート電極Ｇ１の側壁と溝Ｄ３の側壁とが近接することで、ソース・ドレイン領域を形成するイオン注入工程において不純物イオンを溝Ｄ３の側壁に打ち込むことが困難になる。この場合、溝Ｄ３の側壁近傍の半導体層の抵抗値が高くなるため、ここではそれを防ぐために、ゲート電極Ｇ１のゲート長よりも溝Ｄ３を長く延在させている。

本実施の形態では、溝Ｄ３を第１方向においてゲート電極Ｇ１よりも延伸させて形成しているが、半導体基板ＳＢの平坦な主面に比べて、溝Ｄ３の側壁近傍はソース・ドレイン領域を形成するための不純物イオンを打ち込みにくい領域である。コンタクトプラグＣＰは、平坦な半導体基板ＳＢの主面にのみ接続することも考えられるが、ソース・ドレイン領域に均一で安定した電位を供給するため、ここでは溝Ｄ３の底面のソース・ドレイン領域にもコンタクトプラグＣＰを接続している。

次に、図３４に示すように、周知の技術であるダマシンプロセスによって、層間絶縁Ｌ１およびコンタクトプラグＣＰ上に層間絶縁膜Ｌ２および金属配線Ｍ１を形成することで、本実施の形態の半導体装置が完成する。

すなわち、層間絶縁膜Ｌ１およびコンタクトプラグＣＰ上に、ＣＶＤ法などにより層間絶縁膜Ｌ２を形成した後、フォトリソグラフィ技術およびドライエッチングを用いて層間絶縁膜Ｌ２を加工し、層間絶縁膜Ｌ１およびコンタクトプラグＣＰの上面を露出する配線溝を形成する。間絶縁膜Ｌ２は、例えばＳｉＯＣからなる絶縁膜である。

その後、層間絶縁膜Ｌ２の上面および上記配線溝の内壁および底部に、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）等またはそれらの積層膜からなるバリア導体膜と、銅（Ｃｕ）からなるシード膜とをスパッタリング法などにより形成した後、その上に銅（Ｃｕ）を主成分とする主導体膜をめっき法などにより形成する。続いて、上記したバリア導体膜、シード膜および主導体膜をＣＭＰ法により研磨して層間絶縁膜Ｌ２の上面を露出させることにより、層間絶縁膜Ｌ２を貫通する配線溝の内部に金属配線Ｍ１が形成される。

以上に説明したように、本実施の形態の製造方法により形成したｎチャネル型高耐圧ＭＯＳＦＥＴＱ１は、図３１に示すように、第２方向に延在するゲート電極Ｇ１を有し、その直下に、第１方向に延在する溝Ｄ３を複数有しているため、ゲート電極Ｇ１は第２方向において複数の箇所で折り畳まれるような形状となっている。これにより、キャリアが流れる経路を３次元化することができるため、ゲート電極Ｇ１のゲート幅およびチャネル領域の幅を縮小することができ、第２方向におけるｎチャネル型高耐圧ＭＯＳＦＥＴＱ１の幅を縮小させることが可能となる。

ここで、コンタクトプラグＣＰは、ゲート電極Ｇ１のゲート長方向（第１方向）の外側に延在する溝Ｄ３の底面の、同方向における端部の直上にシリサイド層Ｓ１を介して形成されており、コンタクトプラグＣＰの直下のソース・ドレイン領域に電気的に接続されている。また、コンタクトプラグＣＰは、溝Ｄ３の外側の、半導体基板ＳＢの主面に形成されたソース・ドレイン領域の直上にも、シリサイド層Ｓ１を介して形成されている（図３２、図３３参照）。つまり、ｎチャネル型高耐圧ＭＯＳＦＥＴＱ１のソース・ドレイン領域に電気的に接続されるコンタクトプラグＣＰは、溝Ｄ３の外側および溝Ｄ３の内側の両方に形成されている。コンタクトプラグＣＰは、ゲートで極Ｇ１の左右のソース・ドレイン領域のそれぞれの上部において、第２方向に複数並んで配置されている。

また、図２０に示すように、半導体基板ＳＢの主面には、ゲート電極Ｇ１を折り畳むための溝Ｄ３の他に、素子分離領域ＩＥを埋め込むための溝Ｄ４が形成されている。溝Ｄ４は溝Ｄ３よりも深い溝であり、溝Ｄ３および溝Ｄ４はいずれもｎチャネル型高耐圧ＭＯＳＦＥＴＱ１のチャネル領域Ｃ１に接している。ｎチャネル型高耐圧ＭＯＳＦＥＴＱ１を動作させる際、チャネル領域Ｃ１内において局所的に電界が集中することを防ぐ目的により、溝Ｄ３および溝Ｄ４の側壁の上端の角部はいずれも丸められており、溝Ｄ３の方が溝Ｄ４よりも大きく弧を描いて丸められている。

なお、ここではｎチャネル型高耐圧ＭＯＳＦＥＴＱ１の折り畳みゲート構造について説明したが、この構造は例えばＩ／Ｏに用いられる高耐圧トランジスタに適用するものであり、図３４に示すｐチャネル型高耐圧ＭＯＳＦＥＴＱ２も、図２０、図３１および図３３に示すｎチャネル型高耐圧ＭＯＳＦＥＴＱ１と同様のゲート構造およびチャネル構造を有している。

以下に、本実施の形態の半導体装置の製造方法の効果、および本実施の形態の半導体装置の効果について説明する。

Ｉ／Ｏなどに用いられる高耐圧ＭＯＳＦＥＴでは、チャネル領域に電界が集中しやすく、特に、半導体基板の主面に複数の溝を形成することで、チャネル領域の上面を波状の形状にした場合、上述したように、ゲート幅を縮小する効果を得ることができる。しかし、この場合、平坦な半導体基板にチャネル領域を形成する場合に比べて、チャネル領域を一定の濃度で形成することが困難となる。このため、ウエルおよびエクステンション領域間に空乏層が拡がる際にパンチスルーが起きやすくなり、また、チャネル領域に電界が集中しやすくなるため、インパクトイオン化によりＭＯＳＦＥＴの耐圧が低下する問題が生じる。

このような問題が生じる理由の一つは、半導体基板の表面に溝が形成されている場合に、１回または２回程度の少ない回数のイオン注入でチャネル領域を形成しようとすると、チャネル領域を半導体基板の表面近傍に均一な濃度で形成することが困難なため、チャネル領域の濃度分布にばらつきが生じ、チャネル領域内において局所的に電界が集中しやすくなることにある。また、チャネル領域の濃度にばらつきが生じることで、当該濃度が薄いところではＭＯＳＦＥＴのしきい値電圧が低下する。したがって、しきい値電圧が高いＭＯＳＦＥＴと低いＭＯＳＦＥＴとが形成されるため、ＭＯＳＦＥＴの特性にばらつきが生じ、半導体装置の信頼性が低下する問題が生じる。

また、チャネル領域に電界が集中しやすくなる他の理由の一つは、半導体基板の表面に溝が形成された領域にチャネル領域を形成し、その上にゲート電極を形成した場合に、溝の側壁の上端と半導体基板の主面との交点の角部に電界が集中しやすくなることにある。

そこで、本実施の形態では、図１４〜図１６を用いて説明したように、半導体基板ＳＢの主面に対し、垂直な方向から不純物イオンを複数のエネルギー条件で３回以上の多段注入を行い、イオン注入層Ｃ１ａ〜Ｃ１ｃを形成した後にアニールを行うことで、半導体基板ＳＢの上面の近傍の領域に、濃度分布が均一なチャネル領域Ｃ１、Ｃ２を形成することを可能としている。これにより、チャネル領域Ｃ１、Ｃ２内の濃度分布がばらつくことを防ぐことができる。したがって、ＭＯＳＦＥＴを動作させた際（オン状態のとき）に、チャネル領域Ｃ１、Ｃ２のそれぞれの内部において電界が局所的に集中し、電流値の増加に誘起されてインパクトイオンが生じることに起因して、当該ＭＯＳＦＥＴの耐圧が低下することを防ぐことができる。

つまり、ゲート電極の下地に溝を形成した高耐圧ＭＯＳＦＥＴを形成する場合には、１回または２回のイオン注入ではチャネル領域を均一な濃度で形成することが困難であるが、本実施の形態のように、多段注入を用いて注入深さを変えた複数のイオン注入層を形成することで、濃度分布にばらつきがないチャネル領域を形成することができる。また、チャネル領域内の不純物の濃度分布が均一になることで、ＭＯＳＦＥＴのしきい値電圧が場所によってばらつくことを防ぐことができ、半導体装置の特性のばらつきを抑えることができる。したがって、高耐圧ＭＯＳＦＥＴの耐圧を高めることができるため、溝を形成してゲート幅を縮小したことによる半導体装置の微細化と、半導体装置の信頼性の向上とを両立させることができる。

また、本実施の形態では、図２〜図１２を用いて説明したように、上端の角部が丸みを帯びている溝Ｄ３および溝Ｄ４を形成している（図１２参照）。チャネル領域内では、ゲート電極と隣接する表面が角張っている程電界が集中しやすくなるため、上記のように角を丸めることにより、半導体基板ＳＢの表面に形成されたチャネル領域内で電界が集中することを防ぐことができる。本実施の形態では、溝Ｄ３の側壁の上端の角部を大きく丸めるために、図４を用いて説明したエッチング工程により半導体基板ＳＢの主面の一部を露出させ、図５を用いて説明した酸化工程において半導体基板ＳＢの主面が酸化する範囲を大きくしている。これにより、溝Ｄ３（図１２参照）の側壁の上端の角部を大きく丸めることが可能となる。

このような工程は図７〜図１２に示したように素子分離領域ＩＥを埋め込む溝Ｄ４の側壁の上端を丸めるためにも行われる。なおここでは、より電界集中が起こりやすい領域に設けられた溝Ｄ３の側壁の上端を、溝Ｄ４の側壁の上端よりも大きく丸めることにより、電界集中の発生をより効果的に抑えることができる。

角部を丸める量に差を設ける方法の一つには、図７を用いて説明したように、ウェットエッチングによるエッチング量を、図４を用いて説明したエッチング工程による後退量よりも小さくする方法がある。また、角部を丸める量に差を設ける方法の一つには、図８を用いて説明したように、酸化工程による酸化量を、図５を用いて説明した酸化工程による酸化量よりも小さくし、形成する酸化膜Ｘ３の膜厚を酸化膜Ｘ２より薄くする方法がある。

上述した製造工程により完成した高耐圧ＭＯＳＦＥＴを含む半導体装置では、ゲート電極の直下の溝Ｄ３（図３１参照）の側壁の上端を、素子分離領域ＩＥの側壁の上端より大きく丸めた構造を有しているため、高耐圧ＭＯＳＦＥＴの動作時にチャネル領域Ｃ１、Ｃ２（図３４参照）のそれぞれの内部で電界集中が起こることを防ぐことができる。また、溝Ｄ４を溝Ｄ３よりも深くする形成することで、素子間の分離耐圧を保つことができる。本実施の形態では、ゲート電極の下地に溝を形成した高耐圧ＭＯＳＦＥＴの耐圧を高めることができるため、ゲート幅縮小により半導体装置の微細化と、半導体装置の信頼性の向上とを両立させることができる。

以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態では、半導体基板上にＭＯＳＦＥＴを形成する場合について説明したが、半導体素子はＭＩＳ（Metal Insulator Semiconductor）型のＦＥＴであってもよい。

１Ａ ｎチャネル型高耐圧ＭＯＳＦＥＴ形成領域
１Ｂ ｐチャネル型高耐圧ＭＯＳＦＥＴ形成領域
１Ｃ ｎチャネル型低耐圧ＭＯＳＦＥＴ形成領域
１Ｄ ｐチャネル型低耐圧ＭＯＳＦＥＴ形成領域
Ｃ１〜Ｃ４ チャネル領域
Ｃ１ａ〜Ｃ１ｃ イオン注入層
ＣＰ コンタクトプラグ
Ｄ１〜Ｄ４ 溝
ＩＥ 素子分離領域
ＥＳ ストッパ絶縁膜
Ｅ１〜Ｅ４ エクステンション領域
Ｇ１〜Ｇ４ ゲート電極
ＧＦ１〜ＧＦ４ ゲート絶縁膜
Ｌ１、Ｌ２ 層間絶縁膜
Ｍ１ 金属配線
Ｎ１ 窒化シリコン膜
ＯＳ オフセットスペーサ
ＰＲ１〜ＰＲ７ フォトレジスト膜
Ｑ１ ｎチャネル型高耐圧ＭＯＳＦＥＴ
Ｑ２ ｐチャネル型高耐圧ＭＯＳＦＥＴ
Ｑ３ ｎチャネル型低耐圧ＭＯＳＦＥＴ
Ｑ４ ｐチャネル型低耐圧ＭＯＳＦＥＴ
Ｓ１ シリサイド層
ＳＢ 半導体基板
ＤＦ１〜ＤＦ４ 拡散層
ＳＷ サイドウォール
Ｗ１、Ｗ３ ｐウエル
Ｗ２、Ｗ４ ｎウエル
Ｘ１、Ｘ２ 酸化シリコン膜

Claims (17)

1. （ａ１）半導体基板を準備する工程と、
   （ｂ１）前記半導体基板の主面に沿う第１方向に延在する第１溝を、前記半導体基板の主面に形成する工程と、
   （ｃ１）前記半導体基板の主面に対して垂直な方向から、前記第１溝を形成した前記半導体基板の主面に対してイオン注入を複数回行い、第１導電型のチャネル領域を形成する工程と、
   （ｄ１）前記チャネル領域上に、ゲート絶縁膜を介して、前記第１方向に直交する第２方向に延在するゲート電極を形成し、前記ゲート電極により前記第１溝を埋め込む工程と、
   （ｅ１）前記ゲート電極の横の前記半導体基板の主面にソース・ドレイン領域を形成する工程と、
   を有し、前記ゲート電極、前記チャネル領域および前記ソース・ドレイン領域を含む第１電界効果トランジスタを形成する、半導体装置の製造方法。
2. 前記第１方向において、前記第１溝の両端は前記ゲート電極の外側に位置している、請求項１記載の半導体装置の製造方法。
3. （ｆ１）前記（ｅ１）工程の後に、前記第１溝の底面および前記第１溝の外側の前記半導体基板の主面のそれぞれに形成された前記ソース・ドレイン領域の上面にコンタクトプラグを接続する工程をさらに有する、請求項２記載の半導体装置の製造方法。
4. （ｇ１）前記（ｅ１）工程の後、前記（ｆ１）工程の前に、前記第１溝の内側の表面および前記第１溝の外側の前記半導体基板の主面のそれぞれに形成された前記ソース・ドレイン領域の表面にシリサイド層を形成する工程をさらに有する、請求項３記載の半導体装置の製造方法。
5. 前記（ｅ１）工程は、
   （ｅ２）前記半導体基板の主面に対して斜めの方向から、前記第１溝を形成した前記半導体基板の主面に対してイオン注入を行い、前記ゲート電極の横の前記半導体基板の主面に前記第１導電型とは異なる第２導電型のエクステンション領域を形成する工程と、
   （ｅ３）前記半導体基板の主面に対して斜めの方向から、前記第１溝を形成した前記半導体基板の主面に対してイオン注入を行い、前記ゲート電極の横の前記半導体基板の主面に前記第２導電型の拡散層を、前記エクステンション領域よりも高い不純物濃度で形成する工程と、
   を有し、
   前記エクステンション領域および前記拡散層からなる前記ソース・ドレイン領域を形成する、請求項１記載の半導体装置の製造方法。
6. 前記半導体基板上に、前記第１電界効果トランジスタよりも低い電圧で駆動する第２電界効果トランジスタを形成する、請求項１記載の半導体装置の製造方法。
7. 前記半導体基板の主面に形成した第２溝内に、前記第１電界効果トランジスタと他の素子とを電気的に分離する素子分離領域を有し、
   前記第１溝の深さは、前記第２溝よりも浅い、請求項１記載の半導体装置の製造方法。
8. 前記半導体基板の主面に形成した第２溝内に、前記第１電界効果トランジスタと他の素子とを電気的に分離する素子分離領域を有し、
   前記第１溝は、前記第２溝よりも、側壁の上端の角部が大きく丸みを帯びている、請求項１記載の半導体装置の製造方法。
9. 前記（ｂ１）工程は、
   （ｂ２）前記半導体基板の主面に沿う第１方向に延在する第３溝を、前記半導体基板の主面に形成する工程と、
   （ｂ３）前記第３溝の内側の表面を酸化させて第１酸化膜を形成する工程と、
   （ｂ４）前記第１酸化膜を除去することで、前記第１酸化膜と前記半導体基板とが接していた表面から構成され、側壁の上端の角部が大きく丸みを帯びている前記第１溝を形成する工程と、
   （ｂ５）第４溝を前記半導体基板の主面に形成する工程と、
   （ｂ６）前記第４溝の内側の表面を酸化させて第２酸化膜を形成することで、前記第２酸化膜と前記半導体基板とが接する表面に前記第２溝を形成する工程と、
   （ｂ７）前記（ｂ６）工程の後、前記第１溝内および前記第４溝内に絶縁膜を埋め込む工程と、
   （ｂ８）前記第１溝内の前記絶縁膜を残し、前記第４溝内の前記絶縁膜を除去する工程と、
   を有し、
   前記第２溝内に、前記第２酸化膜および前記絶縁膜を含む前記素子分離領域を形成する、請求項８記載の半導体装置の製造方法。
10. 前記（ｃ１）工程では、複数回の前記イオン注入をそれぞれ異なるエネルギー条件で行い、
    前記半導体基板の主面近傍の前記半導体基板内の、それぞれ異なる深さの領域に不純物を打ち込むことで前記チャネル領域を形成する、請求項１記載の半導体装置の製造方法。
11. 前記（ｃ１）工程では、複数回の前記イオン注入の後に熱処理を行うことで、前記半導体基板の主面に打ち込んだ前記不純物を拡散させて前記チャネル領域を形成する、請求項１０記載の半導体装置の製造方法。
12. 半導体基板と、
    前記半導体基板の主面に形成され、前記半導体基板の主面に沿う第１方向に延在する第１溝と、
    前記第１溝の周りの前記半導体基板の主面に形成された第２溝と、
    前記第２溝に埋め込まれた素子分離領域と、
    前記第１溝が形成された前記半導体基板の主面に形成されたチャネル領域と、
    前記半導体基板上にゲート絶縁膜を介して形成され、前記第１溝を埋め込み、前記第１方向に直交する第２方向に延在するゲート電極と、
    前記ゲート電極の横の前記半導体基板の主面に形成されたソース・ドレイン領域と、
    を含み、
    前記第１溝は、前記第２溝よりも、側壁の上端の角部が大きく丸みを帯びている、半導体装置。
13. 前記第２溝は前記第１溝よりも深い、請求項１２記載の半導体装置。
14. 前記チャネル領域、前記ゲート電極、および前記ソース・ドレイン領域は第１電界効果トランジスタを構成し、
    前記半導体基板上には、前記第１電界効果トランジスタよりも低い電圧で駆動する第２電界効果トランジスタが形成されている、請求項１２記載の半導体装置。
15. 前記第１方向において、前記第１溝の両端は前記ゲート電極の外側に位置している、請求項１２記載の半導体装置。
16. 前記第１溝の底面および前記第１溝の外側のそれぞれの前記ソース・ドレイン領域の上面にコンタクトプラグが接続されている、請求項１５記載の半導体装置。
17. 前記第１溝の内側および外側のそれぞれの前記ソース・ドレイン領域の表面に接してシリサイド層が形成されており、
    前記ソース・ドレイン領域上には前記シリサイド層を介してコンタクトプラグが接続されている、請求項１５記載の半導体装置。

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