KR101035615B1 - 수평형 디모스 트랜지스터 및 그의 제조 방법 - Google Patents

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Abstract

수평형 디모스 트랜지스터 및 그의 제조 방법이 개시된다. 이 트랜지스터는, 반도체 기판의 상부 전면에 형성된 제1 절연막과, 제1 절연막의 상부 전면에 적층된 복수개의 제2 절연막과, 제1 및 제2 절연막들을 관통하여 활성 영역에서 서로 이격되어 형성된 복수 개의 콘텍 플러그들 및 서로 이격된 콘텍 플러그들을 가로 질러 서로 연결시키면서 제2 절연막의 내부에 형성된 브릿지 금속 배선을 구비하는 것을 특징으로 한다. 그러므로, 콘텍 플러그들을 가로 질러 콘텍 플러그들을 서로 연결시키는 브릿지 금속 배선을 형성하기 때문에, 동일한 크기에서 일반적인 수평형 디모스 트랜지스터 보다 더 많은 전류량을 흘릴 수 있는 효과를 갖는다.
수평형 디모스 트랜지스터, 콘텍

Description

수평형 디모스 트랜지스터 및 그의 제조 방법{LDMOS transistor and method for manufacturing the transistor}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 특히 수평형 디모스(LDMOS:Lateral Double Diffused Metal Oxide Semiconductor) 트랜지스터 및 그의 제조 방법에 관한 것이다.
이하, 일반적인 수평형 디모스 트랜지스터에 대해 첨부된 도면들을 참조하여 다음과 같이 설명한다.
도 1은 일반적인 수평형 디모스 트랜지스터의 평면도를 나타낸다.
도 1을 참조하면, 금속 배선(20)과 콘텍(22)이 형성되어 있고, 금속 배선(20) 사이에는 절연막(10)이 형성되어 있다.
도 2는 도 1에 도시된 수평형 디모스 트랜지스터를 A-A' 방향으로 절단한 단면도이다. 도 3은 도 1에 도시된 수평형 디모스 트랜지스터를 B-B' 방향으로 절단한 단면도이다.
도 2 및 도 3을 참조하면, 소자분리막(36)에 의해 활성 영역이 한정되는 n-형 반도체 기판(30)에 n형 웰(38)이 형성되어 있고, n형 웰(38)의 내부에 p형 바디 영역(60)과 n-형 확장된 드레인 영역(34 및 40)이 상호 일정 간격 이격되도록 배치된다. p형 바디 영역(60)의 상부에는 n+형 소스 영역(62)이 배치된다. p형 바디 영역(60)의 상부 영역중 n+형 소스 영역(62)에 인접하고 게이트 절연막(72) 및 게이트 도전막(70)과 중첩되는 부분은 채널 영역이다. n- 형 확장된 드레인 영역(34 및 40)의 상부에는 n+형 드레인 영역(32 및 42)이 배치된다. 채널 영역 위에는 게이트 절연막(72)과 게이트 도전막(70)이 순차적으로 적층되고, 게이트 도전막(70)의 측벽에는 게이트 스페이서막(76)이 형성된다. 스페이서막(76)은 두 개의 절연막들(72 및 74)로 형성될 수 있다. 비록 도면에 상세하게 나타내지는 않았지만, 게이트 스페이서막(76)을 형성하기 전에 1차 이온 주입 공정을 수행하고, 게이트 스페이서막(76)을 형성한 후에 2차 이온 주입 공정을 수행하여 2중 확산(double diffuse)시킴으로써 디모스 트랜지스터 구조가 만들어진다.
전술한 바와 같은 구조의 상부에 절연막들(80, 82, 84, 90, 92, 94, 96, 100 및 102)이 형성되어 있고, 해당하는 절연막을 관통하여 콘텍 플러그(22)가 형성되어 있다. 각 콘텍 플러그는 해당하는 금속층(91, 93 및 98)과 접촉한다. 콘텍 플러그(22)의 외곽에는 콘텍 베리어층(24)이 형성되어 있다. 또한, 드레인 영역(32 및 42), 소스 영역(62) 및 게이트 도전막(70)이 콘텍 플러그(22)와 접촉하는 부분에 실리사이드층(50)이 형성되어 있다.
전술한 수평형 디모스 트랜지스터는 짧은 시간에 많은 동작 전압(Operation Voltage) 및 전류(Current)를 갖기 위해 최소 디자인 룰(Minimum Design Rule)을 적용하여 가능한 많은 콘텍 플러그를 정의한다. 이러한 경우 특히, 전류량을 많게 하기 위해서 콘텍 플러그의 개수가 많으면 유리하지만, 소자의 크기에 따라 콘텍 플러그의 개수를 추가하는 것은 한계를 갖는다.
본 발명이 이루고자 하는 기술적 과제는, 정해진 트랜지스터의 크기 및 정해진 콘텍 플러그의 개수에서, 가능한 최대한 많은 전류량을 흘릴 수 있는 수평형 디모스 트랜지스터 및 그의 제조 방법을 제공하는 데 있다.
삭제
상기 과제를 이루기 위한 본 발명에 의한 수평형 디모스 트랜지스터의 제조 방법은, 반도체 기판의 상부 전면에 제1 절연막을 형성하는 단계와, 상기 제1 절연막의 상부 전면에 서로 다른 밀도를 갖는 복수개의 제2 절연막을 순차적으로 형성하는 단계와, 활성 영역에서, 상기 제1 및 상기 제2 절연막들을 식각하여 서로 이격된 복수 개의 콘텍 영역을 오픈하는 단계와, 상기 오픈된 콘텍 영역을 세정하여, 상기 서로 다른 밀도를 갖는 복수개의 상기 제2 절연막들중 가장 낮은 밀도를 갖는 상기 제2 절연막에 상기 콘텍 영역을 가로 지르는 방향으로 브릿지 금속 배선 영역을 형성하는 단계 및 상기 오픈된 콘텍 영역 및 상기 브릿지 금속 배선 영역에 금속을 매립하여 복수 개의 서로 이격된 콘텍 플러그들 및 브릿지 금속 배선을 각각 형성하는 단계로 이루어지는 것이 바람직하다.
본 발명에 의한 수평형 디모스 트랜지스터 및 그의 제조 방법은 콘텍 플러그들을 가로 질러 콘텍 플러그들을 서로 연결시키는 브릿지 금속 배선을 형성하기 때문에, 동일한 크기에서 일반적인 수평형 디모스 트랜지스터 보다 더 많은 전류량을 흘릴 수 있는 효과를 갖는다.
이하, 본 발명의 실시예에 의한 수평형 디모스 트랜지스터를 첨부한 도면을 참조하여 다음과 같이 설명한다.
도 4는 본 발명의 실시예에 의한 수평형 디모스 트랜지스터의 단면도로서, 도 1에 도시된 B-B'선을 따라 절취한 단면도이다.
본 발명에 의한 수평형 디모스 트랜지스터를 도 1에 도시된 A-A'선을 절취한 단면도는 도 2에 도시된 바와 같으므로 이에 대한 설명은 생략한다. 이하, 본 발명의 이해를 돕기 위해, n형 수평형 디모스 트랜지스터에 국한시켜 본 발명을 설명하지만, p형 수평형 디모스 트랜지스터에 대해서도 동일한 원리가 적용됨은 물론이다.
도 4를 참조하면, 소자분리막(201)에 의해 활성 영역이 한정되는 n-형 반도체 기판(200)에 n형 웰(202)이 형성되어 있고, n형 웰(202)의 내부에 p형 바디 영역(204)이 형성되어 있다. 도 4에 경우 소자 분리막(201)은 LOCOS(Local Oxidation of Silicon) 공정에 의해 형성되지만, STI(Shallow Trench Isolation) 공정에 의해 형성될 수도 있음은 물론이다. p형 바디 영역(204)의 상부에는 n+형 소스 영역(206)이 배치된다. 또한, 소스 영역(206)과 콘텍 플러그(224)와 접촉하는 부분은 실리사이드층(220)이 형성되어 있다.
또한, 소자 분리막(201) 사이의 활성 영역에서, 반도체 기판(200)의 상부에 절연막들(210, 212, 214, 230, 250, 232, 252, 234 및 254)이 형성되어 있고, 해당하는 절연막을 관통하여 다수 개의 콘텍 플러그(224)가 형성되어 있다. 절연막(212 및 214)는 ILD(interlayer dielectrics)에 해당하고, 절연막(230, 250, 232, 252, 234 및 254)는 층간 절연막(IMD:Inter Metal Dielectric)에 해당한다. 절연막(250, 252 및 254)는 TEOS(Tetra Ethyl Ortho Silicate)로 구현될 수 있다. 각 콘텍 플러그는 해당하는 금속층(240)과 접촉한다. 콘텍 플러그(224)의 외곽에는 콘텍 베리어층(222)이 형성되어 있다. 콘텍 베리어층(222)은 TiN 또는 Ti로 구현될 수 있다. 도 4에 도시된 트랜지스터에서 도 3에 도시된 트랜지스터와 상이한 부분만을 구체적으로 살펴보면 다음과 같다.
제1 절연막(210)은 반도체 기판(200)의 상부 전면에 형성되어 있다. 예를 들면, 제1 절연막(210)은 SiO2일 수 있다.
제2 절연막(216)은 제1 절연막(210)의 상부 전면에 적층되어 있다. 제2 절연막(216)은 단일 막일 수도 있고 도 4에 도시된 바와 같이 복수 개의 막(212 및 214)일 수도 있다. 예를 들어, 제2 절연막(216)은 PSG(Phosphorous Silicate Glass) 또는 BPSG(Boron Phosphorous Silicate Glass)로 구현될 수 있다.
복수 개의 콘텍 플러그들(224)이 제1 및 제2 절연막들(210 및 216)을 관통하여 활성 영역에서 서로 이격되어 형성되어 있다. 콘텍 플러그들(224)은 텅스텐으로 구현될 수 있다.
도 3에 도시된 일반적인 수평형 디모스 트랜지스터와 달리, 본 발명에 의한 수평형 디모스 트랜지스터는 브릿지(bridge) 금속 배선(226)을 더 갖는다. 브릿지 금속 배선(226)은 서로 이격된 콘텍 플러그들(224)을 가로 질러 서로 연결시키면서 제2 절연막(216)의 내부에 형성되어 있다. 도 3에 도시된 일반적인 트랜지스터와 달리, 본 발명에 의한 수평형 디모스 트랜지스터는 브릿지 금속 배선(226)을 더 갖기 때문에, 일반적인 트랜지스터와 동일한 크기에서 일반적인 트랜지스터 보다 더 많은 전류량을 흘릴 수 있다.
본 발명에 의하면, 브릿지 금속 배선(226)의 상부에 존재하는 제2 절연막(212 또는 216)의 두께(h1)와 브릿지 금속 배선(226)의 하부에 제2 절연막[(212) 또는 (212 및 210)의 두께(h2)의 비율은 1:5/3 내지 1:3 바람직하게는 3:7일 수 있다.
한편, 콘텍 베리어층(222)은 콘텍 플러그들(224)과 제2 절연막(212)의 사이 및 콘텍 플러그들(222)과 제1 절연막(210)의 사이에 형성되어 있다.
이하, 본 발명의 실시예에 의한 수평형 디모스 트랜지스터의 제조 방법을 첨부한 도면들을 참조하여 다음과 같이 설명한다. 본 발명에 의한 수평형 디모스 트랜지스터의 제조 방법에서 브릿지 금속 배선(226)이 형성되는 방법만을 구체적으로 다음과 같이 설명한다. 그러나, 설명되지 않은 다른 부분들의 형성 방법은 일반적 인 경우와 동일하므로 여기서는 생략한다.
도 5a 내지 도 5f들은 본 발명의 실시예에 의한 수평형 디모스 트랜지스터의 제조 방법에 의한 공정 단면도들을 나타낸다.
도 5a 내지 도 5f들은 도 4에 도시된 부분(300)이 형성되는 방법을 나타낸다.
도 5a에 도시된 바와 같이, 소스 영역(206)의 상부에 형성된 실리사이드층(220)의 상부 전면에 제1 절연막(210A)을 형성한다. 여기서, 제1 절연막(210A)은 전금속 유전막(PMD:Pre Metal Dielectric)에 해당하며, SiO2일 수 있다. 이후, 제1 절연막(210A)의 상부 전면에 서로 다른 밀도를 갖는 복수개의 제2 절연막(216A)을 순차적으로 적층하여 형성한다. 여기서, 제2 절연막(216A)은 제2 절연막(212)만을 의미할 수도 있다. 예를 들어, 복수개의 제2 절연막(216A)은 다음과 같이 형성될 수 있다. 도 5a의 경우 제2 절연막(216A)은 6번의 증착 공정에 의해 형성된 것으로 도시하였지만, 본 발명은 이에 국한되지 않고 6번 보다 많거나 적은 증착 공정을 수행하여 제2 절연막(216A)을 형성할 수 있음은 물론이다.
먼저, 제1 절연막(210A)의 상부에 제2 절연막들(216A)중 일부(242A, 244A, 246A 및 248A)를 순차적으로 적층하여 형성한다. 이후, 적층된 제2 절연막들중 일부(242A, 244A, 246A 및 248A)의 상부에 절연막(242A 내지 252)중 가장 낮은 밀도를 갖는 제2 절연막(250A)을 형성한다. 이후, 제2 절연막(250A)의 상부에 제2 절연막들(216A)중 나머지(252A)를 형성한다. 본 발명에 의하면, 제2 절연막들중 일부(242A, 244A, 246A 및 248A)의 두께와 제2 절연막들중 나머지(252A)의 두께의 비 율은 1:5/3 내지 1:3 바람직하게는 3:7일 수 있다. 예를 들어, 제2 절연막들중 일부(242A, 244A, 246A 및 248A)의 두께는 6000 내지 7000Å일 수 있다. 즉, 제2 절연막들(242A, 244A, 246A 및 248A) 각각을 1500Å의 두께로 순차적으로 적층하여 형성할 수 있다. 이 경우, 제2 절연막(250A)의 두께는 1500Å이고, 제2 절연막들중 나머지(252A)의 두께는 1500 내지 2500Å일 수 있다.
여기서, 알칼리(alkali) 이온인 Na 또는 K의 침투를 막기 위해 캡쳐링(capturing) 기능이 우수한 인(phosphorous)을 도핑하고 약 800℃의 고온에서 플로우(flow) 특성을 갖는 보론을 첨가하여 평탄화 특성을 좋게 하면서 식각율을 증가시키기 위해, 제2 절연막(216A)으로서 PSG 또는 BPSG을 사용할 수 있다. 이때, 가장 낮은 밀도를 갖는 제2 절연막(250A)의 농도는 다른 제2 절연막(242A, 244A, 246A, 248A 또는 252A)의 농도와 다르다. 다른 제2 절연막(242A, 244A, 246A, 248A 또는 252A)의 BPSG에 포함되는 보론(Boron)의 농도는 3wt/%이고, 인(phosphorous)의 농도는 5wt/%일 수 있다. 본 발명에 의하면, 제2 절연막(216A)을 형성한 결과물에, 650℃ 내지 750℃ 바람직하게는 700℃의 온도에서 질소(N2) 분위기에서 열처리를 수행할 수도 있다.
전술한 바와 같이, 제2 절연막(216A)을 형성하기 위해 BPSG를 수회에 걸쳐 증착한 후, 최상부의 제2 절연막(250A)의 평탄화를 위해, 화학적 기계적 연마(CMP:Chemical Mechanical Polishing) 공정에 의해 제2 절연막(216A)을 평탄화활 수도 있다.
이후, 도 5b에 도시된 바와 같이, 반도체 기판(200)의 활성 영역에서, 제1 및 제2 절연막들(210A 및 216A)을 식각하여 서로 이격된 복수 개의 콘텍 영역(400 및 402)을 오픈한다. 예를 들어, 포토 리소그라피(photo lithography) 공정에 의해 제2 절연막(216A)의 상부에 콘텍 영역(400 및 402)이 형성될 제2 절연막(252A)의 부분을 노출시키는 포토 레지스트 패턴(미도시)을 형성하고, 형성된 포토 레지스트 패턴을 식각 마스크로 이용하여 제1 및 제2 절연막들(210A 및 216A)을 식각하여 도 5b에 도시된 바와 같이 콘텍 영역(400 및 402)을 형성할 수 있다.
이후, 도 5c 및 도 5d에 도시된 바와 같이, 오픈된 콘텍 영역(400 및 402)을 세정한다. 케미컬(chemical)을 이용한 적어도 한 번의 세정 공정에 의해, 서로 다른 밀도를 갖는 복수개의 제2 절연막들(216B)중 가장 낮은 밀도를 갖는 제2 절연막(250D)에 콘텍 영역(400 및 402)을 가로 지르는 방향으로 브릿지 금속 배선 영역(406)이 형성된다.
예를 들어, 본 발명에 의하면, 2번의 세정 공정이 수행될 수 있다. 먼저, 제1 및 제2 절연막들(210A 및 216A)을 식각한 후에 야기되는 찌꺼기(residue)를 제거하기 위해, 일차적으로 오픈된 콘텍 영역(400 및 402)을 식각하면, 도 5c에 도시된 바와 같이 브릿지 제2 절연막(250C)의 상하부가 손실(404)된다. 이후, 도 5f에 도시된 금속(224)을 매립하기 이전에 오픈된 콘텍 영역(400 및 402)을 다시 세정하면, 도 5d에 도시된 바와 같이, 제2 절연막(250C)을 수평 방향으로 관통하여 콘텍 영역(400 및 402)을 가로 지르는 방향으로 브릿지 금속 배선 영역(406)이 형성된다. 전술한 바와 같이, 밀도가 약한 제2 절연막(250B)은 다른 절연막들(248B 및 252B)와 결합력이 약하다. 따라서, 일반적인 수평형 디모스 트랜지스터에 기본적으 로 수행되는 전술한 두 번의 세정 공정을 수행하면, 밀도가 약한 제2 절연막(250B)이 자연스럽게 수평 방향으로 제거되어, 브릿지 금속 영역(406)이 형성될 수 있다. 여기서, 브릿지 금속 영역(406)을 형성하기 위한 세정 공정의 횟수는 2번에 국한되지 않고 더 많을 수도 있고 더 작을 수도 있다. 본 발명에서 요구하는 세정 공정의 횟수는 제2 절연막(250B)의 밀도에 따라 달라질 수 있다.
이후, 도 5e에 도시된 바와 같이, 금속(224)을 매립하기 전에, 콘텍 영역(400 및 402)의 측부 및 하부에 콘텍 배리어층(222)을 형성한다. 콘텍 베리어층(222)은 TiN 또는 Ti를 이용하여 형성할 수 있다.
이후, 도 5f에 도시된 바와 같이, 오픈된 콘텍 영역(400 및 402)에 금속(224)을 매립하여 복수 개의 서로 이격된 콘텍 플러그들(224)을 형성한다. 예를 들어, 금속(224)은 텅스텐일 수 있다. 콘텍 플러그들(224)을 형성하는 동안 브릿지 금속 배선 영역(406)에도 금속이 매립되어 브릿지 금속 배선(226)이 형성됨을 알 수 있다. 따라서, 브릿지 금속 배선(226)에 의해 각 콘텍 플러그(224)가 상호 연결(inter connection)될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1은 일반적인 수평형 디모스 트랜지스터의 평면도를 나타낸다.
도 2는 도 1에 도시된 수평형 디모스 트랜지스터를 A-A' 방향으로 절단한 단면도이다.
도 3은 도 1에 도시된 수평형 디모스 트랜지스터를 B-B' 방향으로 절단한 단면도이다.
도 4는 본 발명의 실시예에 의한 수평형 디모스 트랜지스터의 단면도이다.
도 5a 내지 도 5f들은 본 발명의 실시예에 의한 수평형 디모스 트랜지스터의 제조 방법에 의한 공정 단면도들을 나타낸다.
* 도면의 주요부분에 대한 부호의 설명
200 : 반도체 기판 201 : 소자 분리막
202 : 웰 204 : 바디 영역
206 : 소스 영역 210 : 제1 절연막
216 : 제2 절연막 220 : 실리사이드층
222 : 콘텍 베이러 224 : 콘텍 플러그
226 : 브릿지 금속 배선 240 : 금속층

Claims (13)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 반도체 기판의 상부 전면에 제1 절연막을 형성하는 단계;
    상기 제1 절연막의 상부 전면에 서로 다른 밀도를 갖는 복수개의 제2 절연막을 순차적으로 형성하는 단계;
    활성 영역에서, 상기 제1 및 상기 제2 절연막들을 식각하여 서로 이격된 복수 개의 콘텍 영역을 오픈하는 단계;
    상기 오픈된 콘텍 영역을 세정하여, 상기 서로 다른 밀도를 갖는 복수개의 상기 제2 절연막들중 가장 낮은 밀도를 갖는 상기 제2 절연막에 상기 콘텍 영역을 가로 지르는 방향으로 브릿지 금속 배선 영역을 형성하는 단계; 및
    상기 오픈된 콘텍 영역 및 상기 브릿지 금속 배선 영역에 금속을 매립하여 복수 개의 서로 이격된 콘텍 플러그들 및 브릿지 금속 배선을 각각 형성하는 단계를 구비하는 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조 방법.
  7. 제6 항에 있어서, 상기 수평형 디모스 트랜지스터의 제조 방법은
    상기 금속을 매립하기 전에, 상기 콘텍 영역에 콘텍 배리어층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조 방법.
  8. 제6 항에 있어서, 상기 복수개의 제2 절연막을 형성하는 단계는
    상기 제1 절연막의 상부에 제2 절연막들중 일부를 순차적으로 적층하여 형성하는 단계;
    적층된 상기 제2 절연막들중 일부의 상부에 상기 가장 낮은 밀도를 갖는 제2 절연막을 형성하는 단계; 및
    상기 가장 낮은 밀도를 갖는 제2 절연막의 상부에 상기 제2 절연막들중 나머지를 형성하는 단계를 구비하는 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조 방법.
  9. 제8 항에 있어서, 상기 제2 절연막들중 일부의 두께와 상기 제2 절연막들중 나머지의 두께의 비율은 1:5/3 내지 1:3 인 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조 방법.
  10. 제6 항에 있어서, 상기 제2 절연막은 BPSG(Boron Phosphorous Silicate Glass)인 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조 방법.
  11. 제10 항에 있어서, 가장 낮은 밀도를 갖는 제2 절연막의 농도는 다른 제2 절연막의 농도와 다른 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조 방법.
  12. 제6 항에 있어서, 상기 수평형 디모스 트랜지스터의 제조 방법은,
    상기 제2 절연막을 형성한 결과물에, 650℃ 내지 750℃의 온도에서 질소(N2) 분위기에서 열처리를 수행하는 단계를 더 구비하는 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조 방법.
  13. 제6 항에 있어서, 상기 세정하는 단계는
    상기 제1 및 제2 절연막들을 식각한 후에 일차적으로 상기 오픈된 콘텍 영역을 식각하는 단계; 및
    상기 금속을 매립하기 이전에 상기 오픈된 콘텍 영역을 다시 세정하는 단계를 구비하는 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조 방법.
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