KR20040008901A - 반도체소자의 금속배선 형성방법 - Google Patents

반도체소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 반도체소자 제조방법에 관한 것으로, 특히 다층 구조의 금속배선 형성에 따른 금속배선의 스트레스 발생을 억제할 수 있는 반도체소자의 금속배선 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 제1절연막을 관통하여 제1금속배선에 의해 상호 연결될 적어도 두개의 도전영역에 콘택되며, 그 상부가 평탄화된 다수의 플러그를 형성하는 단계; 상기 플러그가 형성된 전체 구조 상부에 제2절연막을 형성하는 단계; 상기 제2절연막을 선택적으로 식각하여 상기 다수의 제1플러그 표면을 라인 형태로 동시에 노출시키는 오픈부를 형성하는 단계; 살리사이드 공정을 통해 상기 오픈부를 통해 노출된 상기 다수의 제1플러그를 상호 연결하는 제1금속배선을 형성하는 단계; 상기 제1금속배선이 형성된 전체 구조 상부에 제3절연막을 형성하는 단계; 및 상기 제1 내지 제3절연막을 관통하여 상기 다수의 도전영역에 상호 연결하는 제2금속배선을 형성하는 단계를 포함하는 반도체소자의 금속배선 형성방법을 제공한다.

Description

반도체소자의 금속배선 형성방법{METHOD FOR FORMING METAL LINE OF SEMICONDUCTOR DEVICE}
본 발명은 반도체소자 제조방법에 관한 것으로 특히, 살리사이드(Self align silicide; salicide) 공정을 이용한 금속배선 형성방법에 관한 것이다.
반도체소자의 고집적화에 따라 그 디자인룰은 계속 감소하게 되고 그에 따라 포토리소그라피(Photo lithograpgy) 공정에서의 마진은 갈수록 감소하여 약간의 오정렬이 발생하더라도 전도체간 또는 배선간의 전기적 단락 등을 유발하여 반도체소자의 치명적인 오류를 초래하게 된다.
도 1은 종래기술에 따른 금속배선이 형성된 반도체소자의 단면도이다.
도 1을 참조하면, 반도체소자를 이루기 위한 여러요소가 형성된 기판(10) 상에 폴리실리콘(Poly-silicon), 텅스텐(W), 텅스텐 실리사이드(WSix) 등이 단독 또는 적층되어 형성된 게이트전극(11)과 그 측면에 후속 공정에 게이트전극(11)의 손실을 방지하기 위한 스페이서(12)가 형성되어 있다. 게이트전극(11)은 기판(10)과의 접촉 계면에 게이트산화막(도시하지 않음)을 구비하고 그 상부에는 주로 질화막 계열을 이용한 하드마스크(도시하지 않음)를 구비한다. 게이트전극(11)과 접하는 기판(10) 하부에 소스영역과 드레인영역이 이온주입과 열공정에 따른 확산을 통해 형성되어 있으나, 도면의 간략화를 위해 생략하였다.
게이트전극(13)과 기판(10) 상부에 산화막 계열의 절연막(13)이 형성되어 있으며, 절연막(13)을 관통하여 기판(10) 상의 도전영역에 콘택된 플러그(15)가 형성되어 있으며, 절연막(13)과 평탄화된 플러그(15) 상에 알루미늄(Al)등의 금속배선(16, 17)이 형성되어 있다.
여기서, 플러그(15) 물질로는 텅스텐을 주로 사용하고 텅스텐과 기판(10)의 도전영역과의 계면에서는 Ti/TiN 등의 확산방지막이 형성되어 있으며, 도면부호 '16'의 금속배선은 소스/드레인영역 간의 상호연결(Interconnection)을 위한 것으로 사용되고 있으며, 도면부호 '17'의 금속배선은 또다른 소스/드레인영역 간의 상호연결을 위한 것이다.
한편, 점차 고집적화 되어 가는 상황에서 금속배선(16, 17)의 임계치수가 좁아지며, 이웃하는 금속배선(16, 17) 간의 간격 또한 좁아져 금속배선(16, 17)의 패터닝시 그 마진이 감소하여 공정이 어렵게 된다.
이러한 문제점을 해결하기 위해 금속배선 형성을 위한 콘택 패드 즉, 다층 구조의 플러그를 이용하여 금속배선을 형성함으로써, 포토리소그라피 공정의 마진을 확보하고자 하는 노력이 강구되어졌다.
도 2는 개선된 종래기술에 따른 금속배선이 형성된 반도체소자의 단면도이다.
도 2를 참조하면, 반도체소자를 이루기 위한 여러요소가 형성된 기판(20) 상에 폴리실리콘, 텅스텐 또는 텅스텐 실리사이드 등이 단독 또는 적층되어 형성된 게이트전극(21)과 그 측면에 후속 공정에 게이트전극(21)의 손실을 방지하기 위한 스페이서(22)가 형성되어 있다. 게이트전극(21)은 기판(20)과의 접촉 계면에 게이트산화막(도시하지 않음)을 구비하고 그 상부에는 주로 질화막 계열을 이용한 하드마스크(도시하지 않음)를 구비한다. 게이트전극(21)과 접하는 기판(20) 하부에 소스영역과 드레인영역이 이온주입과 열공정에 따른 확산을 통해 형성되어 있으나,도면의 간략화를 위해 생략하였다.
게이트전극(23)과 기판(20) 상부에 산화막 계열의 제1절연막(23)과 제2절연막(27) 적층 구조로 형성되어 있으며, 제1절연막(23)을 관통하여 기판(20) 상의 도전영역에 콘택된 플러그(25)가 형성되어 있으며, 절연막(23)과 평탄화된 플러그(25) 상에 소스/드레인영역 등을 상호 연결하기 위한 알루미늄(Al)등의 제1금속배선(26)이 형성되어 있다.
기판(20) 상의 다른 영역에는 제2절연막(27) 및 제1절연막(23)을 관통하여 확산방지막(24)과 플러그(24)를 매개로 기판(20)의 도전영역에 콘택되어 연결된 제2금속배선(28)이 형성되어 있다. 여기서, 제1금속배선(26)은 주로 티타늄(Ti)을 사용한다.
전술한 바와 같이 이루어지는 개선된 종래기술에서는 배선간을 다층구조로 분리하여 형성함으로써, 패터닝에 따른 금속배선간의 단락과 공정 마진의 감소를 어느 정도는 해결할 수 있다.
그러나, 전술한 티타늄 등을 이용한 제1금속배선은 그 두께의 한계가 있어, 그 상부에 있는 제2절연막의 두께가 증가할 수록 그 스트레스가 증가하며, 저항의 증가와 심할 경우에는 단선의 문제점을 갖고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 다층 구조의 금속배선 형성에 따른 금속배선의 스트레스 발생을 억제할 수 있는 반도체소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 금속배선이 형성된 반도체소자의 단면도.
도 2는 개선된 종래기술에 따른 금속배선이 형성된 반도체소자의 단면도.
도 3a 내지 도 3h는 본 발명의 일실시예에 따른 반도체소자의 금속배선 형성 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
30 : 기판31 : 게이트전극
32 : 스페이서33 : 제1절연막
34, 43 : 확산방지막35, 44 : 플러그
36 : 제2절연막41 : 제1금속배선
42 : 제3절연막45 : 제2금속배선
상기의 목적을 달성하기 위해 본 발명은, 제1절연막을 관통하여 제1금속배선에 의해 상호 연결될 적어도 두개의 도전영역에 콘택되며, 그 상부가 평탄화된 다수의 플러그를 형성하는 단계; 상기 플러그가 형성된 전체 구조 상부에 제2절연막을 형성하는 단계; 상기 제2절연막을 선택적으로 식각하여 상기 다수의 제1플러그 표면을 라인 형태로 동시에 노출시키는 오픈부를 형성하는 단계; 살리사이드 공정을 통해 상기 오픈부를 통해 노출된 상기 다수의 제1플러그를 상호 연결하는 제1금속배선을 형성하는 단계; 상기 제1금속배선이 형성된 전체 구조 상부에 제3절연막을 형성하는 단계; 및 상기 제1 내지 제3절연막을 관통하여 상기 다수의 도전영역에 상호 연결하는 제2금속배선을 형성하는 단계를 포함하는 반도체소자의 금속배선 형성방법을 제공한다.
본 발명은 기판의 도전영역간의 상호 연결을 위한 다층 구조의 금속배선 형성시 하부에 있는 금속배선을 살리사이드 공정을 적용하여 형성함으로써, 스트레스 증가에 따른 금속배선의 저항의 증가와 단선의 발생 확률을 감소시키고 안정적인 공정을 확보하고자 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세히 후술한다.
도 3a 내지 도 3h는 본 발명의 일실시예에 따른 반도체소자의 금속배선 형성 공정을 도시한 단면도이며, 이를 참조하여 상세히 살펴본다.
먼저, 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(30) 상에 이웃하며, 그 상부에 하드마스크(도시하지 않음)를 구비하는 다수의 도전패턴 예컨대, 게이트전극 패턴을 형성한다.
구체적으로, 산화막계열의 게이트절연막(도시하지 않음)과 폴리실리콘, 텅스텐, 텅스텐 실리사이드 또는 텅스텐질화막 등을 단독 또는 혼합하여 게이트전극(31)을 형성하고, 텅스텐, 텅스텐 실리사이드, 텅스텐질화막 또는 질화막을 이용하여 하드마스크를 형성한다.
게이트전극(31) 패턴 사이의 스페이스를 충분히 채울 수 있을 정도로 BPSG막, APL막 또는 HDP산화막 등을 사용하여 일정 두께로 제1절연막(33)을 형성한 다음, CMP 또는 전면식각을 통해 제1절연막(33)을 평탄화시켜 후속 포토리소그라피 공정에서의 마진을 확보한다. 게이트전극(31)과 접하는 기판(30) 하부에 소스영역과 드레인영역이 이온주입과 열공정에 따른 확산을 통해 형성되어 있으나, 도면의 간략화를 위해 생략하였다.
금속배선 형성을 위한 포토레지스트 패턴(도시하지 않음), 포토레지스트 패턴을 식각마스크로 제1절연막(33)을 선택적으로 식각하여 기판(30)의 활성영역 예컨대, 소스/드레인영역 표면을 노출시킨 다음, 노출된 부위에 Ti/TiN 등의 확산방지막(34)과 텅스텐 등을 사용한 플러그(35)가 노출된 기판(30)의 활성영역과 콘택되도록 한 다음, CMP 공정에 의한 평탄화 공정을 통해 플러그(35) 간을 격리시킨다.
다음으로, 도 3b에 도시된 바와 같이, 플러그(35)가 형성된 전체구조 상부에 산화막 계열의 제2절연막(26)을 형성하는 바, 이 때 600Å ∼ 1000Å의 두께가 되도록 하는 것이 바람직하다.
이어서, 제2절연막(36) 상에 제1금속배선이 형성될 영역을 오픈시키기 위한 포토레지스트 패턴(37)을 형성한 다음, 포토레지스트 패턴(37)을 식각마스크로 제2절연막(36)을 선택적으로 식각하여 제1금속배선이 형성될 적어도 두개의 플러그(35) 표면을 노출시키는 오픈부(38)를 형성하는 바, 도 3c는 다수의 플러그(35) 표면을 라인 형태로 동시에 노출시키는 오픈부(38)가 형성된 상태를 나타낸다.
이어서, 포토레지스트 패턴(37)을 제거한 다음, 제1금속배선이 형성될 오픈부(38)가 형성된 전체 구조 상부에 금속과 실리콘의 선택적 반응을 통한 살리사이드 형성을 위해 폴리실리콘막(39)을 증착하여 제1금속배선이 형성될 적어도 두개의 플러그(35)가 서로 연결되도록 한다. 이 때, 폴리실리콘막(39)은 800Å ∼ 1200Å의 두께로 증착하는 것이 바람직하며, 폴리실리콘막(39)은 언도프드(Undoped) 폴리실리콘 또는 도프드(Doped) 폴리실리콘 모두 사용 가능하다. 도 3d는 폴리실리콘막(39)이 형성된 상태를 나타낸다.
이어서, 전면식각을 통해 폴리실리콘막(39)의 일부를 제거하는 바, 제1금속배선이 형성될 영역 즉, 오픈부(38) 내에서만 폴리실리콘막(39')이 잔류하도록 즉, 리세스(Recess)되도록 하기 위해 식각되는 폴리실리콘막(39)이 500Å ∼ 900Å 정도의 두께가 되도록 한다. 도 3e는 오픈부(38) 내에서만 폴리실리콘막(39')이 잔류하고, 제1금속배선이 형성되지 않는 영역에서는 제2절연막(36)이 전면에 노출된 상태를 나타내고 있다.
이러한 전면식각의 경우 습식과 건식의 방법을 모두 사용할 수 있으며, 질화막계열에 대한 식각이 일어나지 않고, 폴리실리콘에 대해 식각이 잘 이루어지도록 한다.
따라서, 습식의 경우 질산(HNO3)과 불산(HF)의 혼합용액을 사용하며, 이 때 촉매제로 초산(CH3COOH)을 첨가하여 사용할 수 있다. 이 때 혼합용액의 온도는 상온 ∼ 200℃ 정도가 바람직하다.
건식의 경우 통상적인 폴리실리콘 식각시 사용되는 염소계(Cl) 및 산소계(O2) 가스의 플라즈마를 이용하는 바, Cl2/O2가스를 이용하거나 Cl2/O2에 추가로 N2와 HBr을 첨가하여 사용할 수 있다.
한편, 식각 부산물에 의한 오염을 방지하고 식각의 균일성을 향상시키기 위해 메가소닉(Meganic) 장비를 사용할 수도 있다.
다음으로, 리세스된 폴리실리콘막(39') 상에 코발트(Co)막 또는 티타늄(Ti)막 등의 금속막(40)을 전면에 증착한 다음, 열처리를 통해 금속막(40)과 폴리실리콘막(39')의 계면에서 금속과 실리콘의 반응에 의한 금속 실리사이드(41)를 형성하는 바, 도 3f 내지 도 3g는 이러한 살리사이드 공정을 도시한다. 이 때, 산화막계열인 제2절연막(36)은 금속막(40)과 반응을 일으키지 않고 그대로 잔류하게 되는 바, 이 때, 금속막(40)은 400Å ∼ 600Å 정도의 두께로 증착한다.
금속막(40) 재료로 코발트를 사용하는 경우 Co + Si --> CoSi의 반응을 주로 하는 1차 열반응의 경우 350℃ ∼ 600℃의 온도범위에서 열처리를 실시하고, CoSi + Si --> CoSi2의 반응을 주로 하여 금속실리사이드(41)를 형성하는 2차 열반응의 경우 600℃ ∼ 800℃의 온도범위에서 열처리를 실시한다.
또한, 금속막(40) 재료로 티타늄을 사용하는 경우 Ti + 2Si --> TiSi2(C49상)의 반응을 주로 하는 1차 열반응의 경우 600℃ ∼ 700℃의 온도범위에서 열처리를 실시하며, 이렇게 형성된 C49상의 TiSi2의 경우 매우 불안정하기 때문에 안정한 C54상을 만들기 위해 즉, TiSi2(C49상) --> TiSi2(C54상)의 반응을 위해 700℃ ∼ 800℃의 온도범위에서 열처리를 실시한다.
다음으로, 습식식각을 통해 미반응 금속막(40)을 제거함으로써, 도 3g에 도시된 바와 같이 플러그(35) 간을 상호 연결하는 금속 실리사이드(41)를 이용한 제1금속배선이 형성된다.
이어서, 도 3h에 도시된 바와 같이, 금속 실리사이드(41)에 의한 제1금속배선이 형성된 전면에 산화막 계열의 제3절연막(42)을 형성한 다음, 제1금속배선과 이격되어 기판(30)의 또다른 활성영역 간을 상호 연결하기 위한 제2금속배선(45)을 형성하는 바, 제3 내지 제1절연막(42, 36, 33)을 관통하여 형성된 오픈부(도시하지않음)를 통해 Ti/TiN 등의 확산방지막(43)과 텅스텐 등의 플러그(44)를 매개로 알루미늄 등을 사용하여 형성한다.
여기서, 제1 내지 제3절연막(33, 36, 42)의 전체 두께는 8500Å ∼ 10000Å 정도기 되도록 하는 것이 바람직하다.
전술한 본 발명에서는 다수의 상호연결용 금속배선 형성시 다층 구조로 형성하여 포토리소그라피 공정에서의 마진을 향상시킬 수 있고, 그 하층에 위치하는 금속배선 형성시 살리사이드 공정을 적용함으로써, 공정의 안정성을 향상시킬 수 있고 스트레스 증가에 따른 금속배선의 단선과 저항 증가의 문제를 해결할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, 금속배선 형성시 공정의 안정성과 포토리소그라피 공정의 한계를 극복할 수 있도록 하여, 궁극적으로 반도체소자의 특성 및 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (18)

  1. 제1절연막을 관통하여 제1금속배선에 의해 상호 연결될 적어도 두개의 도전영역에 콘택되며, 그 상부가 평탄화된 다수의 플러그를 형성하는 단계;
    상기 플러그가 형성된 전체 구조 상부에 제2절연막을 형성하는 단계;
    상기 제2절연막을 선택적으로 식각하여 상기 다수의 제1플러그 표면을 라인 형태로 동시에 노출시키는 오픈부를 형성하는 단계;
    살리사이드 공정을 통해 상기 오픈부를 통해 노출된 상기 다수의 제1플러그를 상호 연결하는 제1금속배선을 형성하는 단계;
    상기 제1금속배선이 형성된 전체 구조 상부에 제3절연막을 형성하는 단계; 및
    상기 제1 내지 제3절연막을 관통하여 상기 다수의 도전영역에 상호 연결하는 제2금속배선을 형성하는 단계
    를 포함하는 반도체소자의 금속배선 형성방법.
  2. 제 1 항에 있어서,
    상기 제1금속배선은 금속 실리사이드인 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  3. 제 2 항에 있어서,
    상기 제1금속배선을 형성하는 단계는,
    상기 오픈부가 형성된 전면에 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막을 전면식각하여 상기 오픈부에만 잔류시키는 단계;
    상기 잔류된 폴리실리콘막 상에 금속막을 형성하는 단계;
    열처리를 통해 상기 폴리실리콘막과 상기 금속막의 반응에 의한 금속 실리사이드를 형성하는 단계; 및
    미반응된 상기 금속막을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  4. 제 3 항에 있어서,
    상기 폴리실리콘막은 언도프드 폴리실리콘막 또는 도프드 폴리실리콘막을 포함하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  5. 제 4 항에 있어서,
    상기 폴리실리콘막은 800Å 내지 1200Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  6. 제 3 항에 있어서,
    상기 폴리실리콘막을 전면식각하는 단계에서 500Å 내지 900Å의 두께가 식각되도록 하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  7. 제 6 항에 있어서,
    상기 전면식각하는 단계에서 염소와 산소를 포함하는 플라즈마를 이용하여 건식식각하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  8. 제 7 항에 있어서,
    상기 염소와 산소를 포함하는 플라즈마에 질소를 더 포함하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  9. 제 6 항에 있어서,
    상기 전면식각하는 단계에서 질산과 불산을 포함하는 혼합용액을 이용하여 습식식각하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  10. 제 9 항에 있어서,
    상기 혼합용액에 초산을 더 포함하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  11. 제 3 항에 있어서,
    상기 금속막은 티타늄막 또는 코발트막인 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  12. 제 11 항에 있어서,
    상기 Ti막을 열처리하여 금속 실리사이드를 형성하는 단계에서,
    600℃ 내지 700℃에서 1차 열처리한 다음, 700℃ 내지 800℃에서 2차 열처리하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  13. 제 11 항에 있어서,
    상기 Co막을 열처리하여 금속 실리사이드를 형성하는 단계에서,
    350℃ 내지 600℃에서 1차 열처리한 다음, 600℃ 내지 800℃에서 2차 열처리하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  14. 제 3 항에 있어서,
    상기 금속막은 400Å 내지 600Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  15. 제 1 항에 있어서,
    상기 제2절연막은 600Å 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  16. 제 1 항에 있어서,
    상기 제1 내지 제3절연막은 그 총합을 8500Å 내지 10000Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  17. 제 1 항에 있어서,
    상기 플러그는 텅스텐을 포함하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  18. 제 1 항에 있어서,
    상기 제2금속배선은 알루미늄을 포함하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
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