KR20000046074A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 제조 방법에 관한 것이다
2. 발명이 해결하고자 하는 기술적 과제
본 발명은 액티브 콘택을 필드 산화막상에 형성하여 액티브의 면적을 최소화시키므로서 소자의 사이즈를 줄이고자 한다.
3. 발명의 해결 방법의 요지
본 발명은 반도체 기판에 필드 산화막을 형성하여 액티브 영역을 정의하는 단계와; 상기 필드 산화막 가장자리의 일부를 포함하여 상기 액티브 영역의 일부에 비정질 실리콘층을 각각 형성하는 단계와; 상기 비정질 실리콘층 사이의 액티브 영역 및 필드 산화막 상에 각각의 게이트 전극을 형성하는 단계와; 상기 액티브 영역의 게이트 전극 하부의 기판에 소오스/드레인 접합부를 형성하는 단계와; 상기 비정질 실리콘층 및 게이트 전극상에 티타늄을 증착한 후, 열처리를 실시하여 실리사이드를 형성하는 단계와; 상기 전체 구조상에 층간 절연막을 형성한 후 액티브 영역상의 게이트 전극 일측부의 접합부에 전기적으로 연결되는 제 1 금속 배선과, 액티브 영역상의 게이트 전극 다른측의 접합부가 필드 산화막상의 게이트 전극과 전기적으로 연결되는 제 2 금속 배선을 형성하는 단계로 이루어진다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 더욱 상세히는 액티브 콘택을 필드 산화막 상에 형성하여 액티브의 면적을 최소화시키므로서 소자의 사이즈(size)를 줄일 수 있는 반도체 소자의 제조 방법에 관한 것이다.
금속 산화막 반도체(MOS; Metal-Oxide-Semiconductor) 소자는 이중접합 트랜지스터(bipolar transistor)와는 달리 전기적 특성을 갖는 트랜지스터의 형성을 가능하게 한다. MOSFET(Metal-Oxide-Semiconductor Field-Effect-Transistor) 또는 IGFET(Insulated-Gate Field-Effect-Transistor)라고 불리는 이 트랜지스터는 1960년 벨 연구소(Bell Lab.)에서 Khang와 Atalla에 의해 처음으로 개발되었다. MOSFET는 그 동작이 간단하고 집적도가 매우 높아 메모리 소자(memory device) 또는 절연-반도체 인터페이스(Insulator-Semiconductor Interface)를 제어(control)하는 것이 매우 어려워 표면(surface)을 인버젼(inversion)시키는 것은 거의 불가능하여 MOSFET는 실현 가능성이 거의 없었다. 그러나, 반도체 기술이 점점 발전하여 산화막-실리콘 인터페이스(Oxide-Silicon Interface)의 특성을 충분히 이해하게 되고 제어할 수 있게 되어 MOSFET는 그 가능성을 인정받기 시작하였다. 이러한 연혁을 통해 발전해온 MOSFET는 현재에 이르게 되었다.
종래의 MOS 소자의 구현시 면적을 가장 많이 차지하는 부분이 액티브 콘택을 위한 면적을 할당하는데 있다. 이에 따라, 이 면적을 할당시 일반적으로 0.35 ㎛ 기술에서는 0.4 ㎛의 콘택을 사용하는데, 이에 오버 랩(over lap)을 위하여 0.2 ㎛ 정도의 마진을 추가하여야 한다.
따라서, 액티브의 전체 면적은 게이트의 채널 길이(channel length)인 0.35 ㎛보다 훨씬 큰 0.6 ㎛ 이상의 면적을 요구하게 된다. 또한, 콘택 마스크(contact mask)의 미스 얼라인(missalign) 보다 클 때, 콘택 식각을 하면서 필드 산화막 쪽에 리세스(recess)가 생겨 콘택 누설 전류 경로가 발생하여 소자의 오동작을 야기시키거나 전력 소비량이 늘어나게 된다. 이를 도 1에 도시하였는데, 도 1은 오버 랩 마진(over lap margin)이 작은 소자의 콘택 식각시의 필드 산화막의 리세스(recess) 형태를 나타낸다.
이와 같이, 종래의 기술에서는 액티브 콘택을 반드시 액티브 영역에 형성해야만 하기 때문에 채널 길이가 짧아지고, 기술이 발달하여도 실질적인 소자의 사이즈를 줄이는데 그 한계가 대두되었다.
따라서, 본 발명의 목적은 상기한 문제점을 해결하기 위해 액티브 콘택을 비교적 여유 면적이 많은 필드 산화막 상에 형성하는 방법을 구현하는 방법으로서, 종래의 소자 분리 영역을 형성한 후 비정질 폴리실리콘을 얇게 증착하고 요구되는 만큼(콘택을 형성할 부분)의 면적을 제외하고 식각하여 액티브와 연장된 전도판(비정질 폴리실리콘)을 필드 산화막 상에 형성할 수 있고, 또한 후속 공정에서 실리사이드를 형성하여 전도판을 실리사이즈(silicise)화하면서 저항도 낮출 수 있기 때문에 액티브 영역을 필드 산화막 상에까지 연장할 수 있어 요구되는 만큼의 액티브 면적을 필드 산화막 상에 구현할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판에 필드 산화막을 형성하여 액티브 영역을 정의하는 단계와; 상기 필드 산화막 가장자리의 일부를 포함하여 상기 액티브 영역의 일부에 비정질 실리콘층을 각각 형성하는 단계와; 상기 비정질 실리콘층 사이의 액티브 영역 및 필드 산화막 상에 각각의 게이트 전극을 형성하는 단계와; 상기 각각의 게이트 전극 양측부에 스페이서를 형성하는 단계와; 상기 액티브 영역의 게이트 전극 하부의 기판에 소오스/드레인 접합부를 형성하는 단계와; 상기 비정질 실리콘층 및 게이트 전극상에 티타늄을 증착한 후, 열처리를 실시하여 실리사이드를 형성하는 단계와; 상기 전체 구조상에 층간 절연막을 형성한 후 액티브 영역상의 게이트 전극 일측부의 접합부에 전기적으로 연결되는 제 1 금속 배선과, 액티브 영역상의 게이트 전극 다른측의 접합부가 필드 산화막상의 게이트 전극과 전기적으로 연결되는 제 2 금속 배선을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1은 오버 랩 마진(over lap margin)이 작은 소자의 콘택 식각시의 필드 산화막의 리세스(recess) 형태를 나타낸 도면.
도 2(a) 내지 도 2(f)는 본 발명에 따른 반도체 소자의 제조 방법을 순차적으로 설명하기 위한 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
1 : 반도체 기판 2 : 필드 산화막
3 : 비정질 실리콘층(amorphous polysilicon layer)
4 : 감광막 패턴 5 : 게이트 산화막
6 : 폴리실리콘층 7 : 감광막 패턴
8 : 라이틀리 도프트 드레인(LDD) 영역
9 : 절연막 스페이서 10 : 소오스/드레인 영역
11 : 실리사이드층 12 : 층간 절연막
13 및 14 : 금속 배선
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 도 2(f)는 본 발명에 따른 반도체 소자의 제조 방법을 순차적으로 설명하기 위한 단면도이다.
도 2(a)를 참조하여 설명하면, 반도체 기판(1)에 필드 산화막(2)을 형성하여 액티브 영역을 정의한 후, 상기 액티브 영역을 포함하는 전체 구조상에 비정질 실리콘층(3; amorphous silicon layer)을 증착한다. 상기 비정질 실리콘층(3)상의 선택된 영역에 제 1 감광막 패턴(4)을 형성한다.
도 2(b)를 참조하여 설명하면, 필드 산화막(2) 경계의 일부를 포함하여 액티브 영역의 일부에 형성되도록 상기 제 1 감광막 패턴(4)을 마스크로 이용한 식각 공정을 통해 상기 비정질 실리콘층(3)을 식각한다. 상기 제 1 감광막 패턴(4)을 제거한 후, 상기 비정질 실리콘층(3)을 포함하는 전체 구조상에 게이트 산화막(5)을 형성한다.
도 2(c)를 참조하여 설명하면, 상기 게이트 산화막(5)을 포함하는 전체 구조상에 폴리실리콘층(6)을 형성한다. 게이트 전극 형성을 위해 상기 폴리실리콘층(6)상의 선택된 영역에 제 2 감광막 패턴(7)을 형성한다.
도 2(d)를 참조하여 설명하면, 상기 제 2 감광막 패턴(7)을 마스크로 이용한 식각 공정을 통해 폴리실리콘층(6)을 식각하여 폴리실리콘 패턴(6)을 형성한다. 상기 제 2 감광막 패턴(7)을 제거한 후, 마스크(도시 안됨)를 이용한 불순물 이온 주입 공정을 실시하여 폴리실리콘 패턴(6) 하부의 반도체 기판 양측부에 라이틀리 도프트 드레인(LDD) 영역(8)을 형성한다.
도 2(e)를 참조하여 설명하면, 스페이서를 형성하기 위해 상기 폴리실리콘 패턴(6)을 포함하는 전체 구조상에 스페이서 산화막(도시 안됨)을 증착한 후, 블랑켓(blanket) 식각 공정을 실시하여 폴리실리콘 패턴(6) 각각의 양측부에 산화막 스페이서(9)를 형성한다. 상기 스페이서(9)가 형성된 전체 구조상에 마스크(도시 안됨)를 이용한 불순물 이온 주입 공정을 실시하여 폴리실리콘 패턴(6) 하부의 반도체 기판 양측부에 소오스/드레인 영역(10)을 형성한다.
상기 스페이서 산화막은 1200Å 정도의 두께로 증착된다.
도 2(f)를 참조하여 설명하면, 실리사이드(silicide)를 형성하기 위해 상기 폴리실리콘 패턴(6)을 포함하는 전체 구조상에 티타늄층(Ti)을 형성한다. 상기 전체 구조상에 열처리 및 서냉(annealing )을 실시하고 패터닝하여 비정질 실리콘층(3) 및 폴리실리콘 패턴(6)상에 실리사이드층(11)을 형성한다. 상기 전체 구조상에 층간 절연막(12)을 형성한 후 평탄화 공정을 실시한다. 콘택 마스크를 이용한 식각 공정을 통해 상기 층간 절연막(12)의 선택된 영역을 식각하고, 이로 인하여 각각의 비정질 실리콘층(3) 및 필드 산화막(2)상의 폴리실리콘 패턴(6)에 각각의 콘택홀(도시 안됨)이 형성된다. 금속 배선을 형성하기 위해 상기 콘택홀을 포함하는 전체 구조상에 금속층을 형성한 후, 패터닝하여 액티브 영역상의 게이트 전극 일측부의 접합부에 전기적으로 연결되는 제 1 금속 배선(14)과, 액티브 영역상의 게이트 전극 다른측의 접합부가 필드 산화막(2)상의 게이트 전극과 전기적으로 연결되는 제 2 금속 배선(13)을 형성한다.
상기 비정질 실리콘층(3)은 소오스/드레인 영역(10) 형성시 더불어 불순물 이온 주입이 되어 접합부 역할을 수행한다. 그리고, 실리사이드층을 형성하기 위한 티타늄층은 400 Å 정도의 두께로 증착된다.
상기에서 알 수 있듯이, 콘택은 필드 산화막 상에 형성되어 있고, 실제 액티브 영역의 면적은 매우 작아진 것을 알 수 있다. 또한, 필드 산화막의 리세스(recess)가 없어 누설 전류 경로(leakage current path)가 존재하지 않고, 비정질 폴리실리콘의 저항을 낮추기 위해 실리사이드를 형성하였다.
상술한 바와 같이, 본 발명에 의하면 액티브 콘택을 필드 산화막 상에 구현하므로서 필드 산화막 상의 게이트 전극의 콘택과 액티브 콘택 간의 단차를 줄일 수 있고, 콘택 오버 랩 마진이 적기 때문에 발생할 수 있는 필드 산화막의 가장자리로 유출되는 누설 전류를 방지할 수 있다. 또한, 액티브 면적을 줄일 수 있기 때문에 소자의 사이즈를 줄일 수 있고, 콘택 누설 전류가 발생되지 않으므로 전력 소비를 줄일 수 있으며, 콘택 오버 랩 사이즈가 작은 소자의 누설 전류 방지를 위한 플러그 이온 주입 공정을 생략할 수 있다.
Claims (4)
- 반도체 기판에 필드 산화막을 형성하여 액티브 영역을 정의하는 단계와;상기 필드 산화막 가장자리의 일부를 포함하여 상기 액티브 영역의 일부에 비정질 실리콘층을 각각 형성하는 단계와;상기 비정질 실리콘층 사이의 액티브 영역 및 필드 산화막 상에 각각의 게이트 전극을 형성하는 단계와;상기 각각의 게이트 전극 양측부에 스페이서를 형성하는 단계와;상기 액티브 영역의 게이트 전극 하부의 기판에 소오스/드레인 접합부를 형성하는 단계와;상기 비정질 실리콘층 및 게이트 전극상에 티타늄을 증착한 후, 열처리를 실시하여 실리사이드를 형성하는 단계와;상기 전체 구조상에 층간 절연막을 형성한 후 액티브 영역상의 게이트 전극 일측부의 접합부에 전기적으로 연결되는 제 1 금속 배선과, 액티브 영역상의 게이트 전극 다른측의 접합부가 필드 산화막상의 게이트 전극과 전기적으로 연결되는 제 2 금속 배선을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 스페이서는 1200Å 정도의 두께로 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 비정질 실리콘층은 상기 소오스/드레인 영역 형성시 불순물 이온이 주입되어 접합부 역할을 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 티타늄은 실리사이드층을 형성하기 위한 400 Å 정도의 두께로 증착된 것을 특징으로 하는 반도체 소자의 제조 방법.
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1998
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| KR100863130B1 (ko) * | 2002-07-19 | 2008-10-15 | 매그나칩 반도체 유한회사 | 반도체소자의 금속배선 형성방법 |
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