TW201539529A - 半導體裝置之製造方法 - Google Patents

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Abstract

本發明使半導體裝置的性能提高。在本發明之半導體裝置的製造方法中，於形成溝部TP之後，藉由使用含有O3 氣體以及TEOS氣體的氣體的CVD法，形成由氧化矽膜所構成的絶緣膜IF1，並藉由絶緣膜IF1，覆蓋溝部TP的側面。接著，藉由PECVD法，形成由氧化矽膜所構成的絶緣膜IF2，並藉由絶緣膜IF2隔著絶緣膜IF1覆蓋溝部TP的側面。接著，藉由使用含有O3 氣體以及TEOS氣體的氣體的CVD法，形成由氧化矽膜所構成的絶緣膜IF3，藉由絶緣膜IF3，在溝部TP內留下空間SP並閉塞溝部TP。

Description

半導體裝置之製造方法
本發明係關於一種半導體裝置的製造方法，例如，可適當應用於具有溝部的半導體裝置的製造方法
存在一種具有在形成於半導體基板的作為主面的表面的溝部內形成絶緣膜的元件分離構造的半導體裝置。另外，存在一種具有在具備溝部的深度相對於溝部的寬度的比（亦即深寬比）比1更高的高深寬比的溝部內形成絶緣膜的元件分離（Deep Trench Isolation；DTI，深溝渠隔離）構造的半導體裝置。
日本特開2011－66067號公報（專利文獻1）揭示了一種半導體裝置的製造方法，其具備：在半導體基板的主表面上形成在俯視下包圍元件的溝部的步驟；以及在元件上以及溝部內形成絶緣膜的步驟。上述專利文獻1所記載的技術，記載了以覆蓋在元件上且在溝部內形成空間的方式形成絶緣膜的技術內容。 ［先前技術文獻］ ［專利文獻］
［專利文獻1］ 日本特開2011－66067號公報
［發明所欲解決的問題］
像這樣，當在具有高深寬比的溝部內形成絶緣膜時，例如有時會藉由化學氣相沉積（Chemical Vapor Deposition；CVD）法形成由氧化矽膜所構成的絶緣膜，藉此在溝部內留下空間並閉塞溝部。此時，在溝部的上部形成於溝部的側面的絶緣膜的膜厚，容易比在溝部的底部形成於溝部的側面的絶緣膜的膜厚更厚。因此，藉由在溝部的側面形成絶緣膜，便可在溝部內留下空間並閉塞溝部。當在溝部內存在空間時，比起在溝部內並無空間的情況而言，藉由DTI構造使各元件之間絶緣而實行元件分離作用的元件分離特性會提高。
然而，當藉由CVD法形成由氧化矽膜所構成的絶緣膜時，欲精度良好地進行調整，使溝部內所殘留之空間的上端位置（亦即閉塞位置）位於所期望的高度位置，有其困難。因此，在溝部內所殘留之空間的閉塞位置，可能會比所期望的位置更高。
當空間的閉塞位置比所期望的位置更高時，在形成絶緣膜之後，例如在研磨絶緣膜而使絶緣膜的表面平坦化時，絶緣膜的表面的高度位置可能會比空間的閉塞位置更低，使空間露出於絶緣膜的表面，進而導致研磨用的漿料進入到空間內，或是在之後的洗淨步驟中洗淨液進入到空間內。之後，可能會因為將進入到空間內的漿料或是洗淨液從空間吹出而產生異物等，使半導體裝置的形狀發生缺陷，進而導致半導體裝置的性能降低。
其他的問題與新穎性特徴，根據本說明書的記述以及所附圖式應可明瞭。 ［解決問題的手段］
根據本發明一實施態樣，在半導體裝置的製造方法中，於形成溝部之後，藉由使用含有臭氧氣體以及四乙氧基矽烷氣體的氣體的化學氣相沉積法，形成由氧化矽膜所構成的第1絶緣膜，並藉由第1絶緣膜，覆蓋溝部的側面。接著，藉由電漿化學氣相沉積法，形成由氧化矽膜所構成的第2絶緣膜，並藉由第2絶緣膜，隔著第1絶緣膜覆蓋溝部的側面。接著，藉由使用含有臭氧氣體以及四乙氧基矽烷氣體的氣體的化學氣相沉積法，形成由氧化矽膜所構成的第3絶緣膜，並藉由第3絶緣膜，在溝部內留下空間並閉塞溝部。 ［發明的功效］
根據本發明一實施態樣，可使半導體裝置的性能提高。
在以下的實施態樣中，於便宜作法上有其必要時，會分割成複數個段落或實施態樣進行説明，惟除了特別明示的情況之外，該等內容並非互無相關，而係具有其中一方為另一方的部分或全部的變化實施例、詳細說明、補充説明等的關係。
另外，在以下的實施態樣中，當提及要件的數目等（包含個數、數値、數量、範圍等）時，除了特別明示的情況以及在原理上明顯限定於特定數值的情況等之外，並非僅限於該特定的數值，在該特定的數值以上或以下均可。
再者，在以下的實施態樣中，其構成要件（亦包含要件步驟等），除了特別明示的情況以及認為在原理上明顯為必須的情況等之外，並非必定為必要構件，自不待言。同樣地，在以下的實施態樣中，當提及構成要件等的形狀、位置關係等時，除了特別明示的情況以及認為在原理上明顯並非如此的情況等之外，亦包含實質上與該形狀等近似或類似的態樣等。此點，針對上述數値以及範圍也是同樣。
以下，根據圖式詳細説明代表性實施態樣。另外，在用來説明實施態樣的全部圖式中，具有相同功能的構件會附上相同的符號，其重複説明省略。另外，在以下的實施態樣中，除了特別有其必要的情況以外，同一或相同部分的説明原則上不重複。
再者，在實施態樣所使用的圖式中，即使是剖面圖，為了使圖式更容易檢視，有時也會省略影線。
［實施態樣1］ ＜半導體裝置的構造＞ 首先，説明實施態樣1的半導體裝置的構造。圖1，係表示實施態樣1的半導體裝置的構造的俯視圖。圖2，係表示實施態樣1的半導體裝置的構造的部分斷開立體圖。圖3以及圖4，係表示實施態樣1的半導體裝置的構造的主要部位剖面圖。圖4，係表示DTI構造的周邊構造的擴大剖面圖。
另外，圖4，為了容易理解，係顯示出在2個n通道型的MISFETQN之間形成DTI構造DS的例子。然而，如圖3所示的，DTI構造DS，亦可形成在LDMOSFETQH與p通道型的MISFETQP之間，或是形成在其他各種元件之間。
如圖1所示的，本實施態樣1的半導體裝置，為BiC－DMOS（Bipolar Complementary Double-diffused Metal Oxide Semiconductor，雙極互補式雙擴散金屬氧化物半導體）的半導體晶片CHP。半導體晶片CHP，例如，具有半導體基板SUB、輸出驅動部HV、邏輯部LG。輸出驅動部HV，包含形成於半導體基板SUB的高耐壓MOS電晶體等。邏輯部LG，包含形成於半導體基板SUB的低耐壓CMOS（Complementary Metal Oxide Semiconductor，互補式金屬氧化物半導體）電晶體等。另外，如之後參照圖3所述的，高耐壓MOS電晶體形成區域，稱為高耐壓MOS區域HMA，低耐壓MOS電晶體形成區域，稱為低耐壓MOS區域LMA。
在本實施態樣1中，係針對形成了横向擴散MOSFET（Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor；LDMOSFET，横向擴散金屬氧化物半導體場效電晶體）作為高耐壓MOS電晶體的例子進行説明。另外，在本實施態樣1中，係針對形成了由p通道型的MISFET（Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣半導體場效電晶體）以及n通道型的MISFET所構成的CMOS電晶體作為低耐壓MOS電晶體的例子進行説明。
另外，在本案說明書中，當提及MOSFET或LDMOSFET時，除了於閘極絶緣膜使用氧化膜的MISFET之外，更包含將氧化膜以外的絶緣膜使用於閘極絶緣膜的MISFET。
如圖2所示的，在輸出驅動部HV中，形成高耐壓MOS電晶體的高耐壓MOS區域HMA，在俯視下，被DTI構造所包含的溝部TP包圍。溝部TP，形成於半導體基板SUB的作為主面的表面。另外，在圖2中圖式雖省略，惟在邏輯部LG中，形成低耐壓MOS電晶體的低耐壓MOS區域LMA（參照圖3），亦可在俯視下，被構成DTI構造的溝部TP所包圍。
另外，在本案說明書中，所謂在俯視下，係指從與半導體基板SUB的作為主面的表面垂直的方向觀察的情況。
如圖3所示的，本實施態樣1的半導體裝置，具有具備高耐壓MOS區域HMA以及低耐壓MOS區域LMA的半導體基板SUB。半導體基板SUB，例如係由p型的單結晶矽（Si）所構成，並具有形成於半導體基板SUB的作為主面的表面的溝部TP。在溝部TP內形成了絶緣膜IFT。藉由該溝部TP與絶緣膜IFT，形成DTI構造DS。
如圖3所示的，在高耐壓MOS區域HMA以及低耐壓MOS區域LMA中，於半導體基板SUB的作為主面的表面側，形成了n型埋入區域NBR，在n型埋入區域NBR上，形成了p－ 型磊晶層EP。
在高耐壓MOS區域HMA中，於p－ 型磊晶層EP的表面，形成了LDMOSFETQH作為高耐壓MOS電晶體。LDMOSFETQH，具有：p－ 型磊晶層EP、p型井區域PWH、n＋ 型源極區域NSH、n型偏置汲極區域NODH、n＋ 型汲極區域NDH、閘極絶緣膜GI、閘極電極GE。
LDMOSFET，採用在汲極側隔著低雜質濃度的偏置汲極區域設置高雜質濃度的汲極區域，以確保高汲極耐壓的構造。因此，n＋ 型汲極區域NDH中的n型雜質濃度，比n型偏置汲極區域NODH中的n型雜質濃度更高。另外，LDMOSFETQH的閘極電極GE，稱為閘極電極GEH。
p型井區域PWH，形成於p－ 型磊晶層EP的上層部。n＋ 型源極區域NSH，形成於p型井區域PWH的上層部。n＋ 型源極區域NSH與p型井區域PWH形成pn接合。
n型偏置汲極區域NODH，形成於p－ 型磊晶層EP的上層部。n型偏置汲極區域NODH與p－ 型磊晶層EP形成pn接合。n＋ 型汲極區域NDH，形成於n型偏置汲極區域NODH的上層部。
n型偏置汲極區域NODH，形成在俯視下與p型井區域PWH分離的位置。因此，在n＋ 型源極區域NSH與n型偏置汲極區域NODH之間，沿著半導體基板SUB的表面，夾著p型井區域PWH與p－ 型磊晶層EP。
閘極電極GEH的源極側的部分，隔著閘極絶緣膜GI形成在被n＋ 型源極區域NSH與n型偏置汲極區域NODH所夾住的p型井區域PWH上以及p－ 型磊晶層EP上。另外，閘極電極GEH的汲極側的部分，以跨疊在形成於n型偏置汲極區域NODH的表面的偏置絶緣膜OIF上的方式形成。以覆蓋閘極電極GEH的側壁的方式，形成了側壁間隔件SW。
在p型井區域PWH的上層部，且夾著n＋ 型源極區域NSH的閘極電極GEH的相反側的部分，形成了p＋ 型接觸區域PCH。p＋ 型接觸區域PCH，例如係用來調節p型井區域PWH的電位的構件。
在n＋ 型源極區域NSH、n＋ 型汲極區域NDH以及p＋ 型接觸區域PCH的各自的表面，形成了矽化物層SIL。另外，圖式雖省略，惟亦可在閘極電極GEH的表面，也形成矽化物層。或者，在n＋ 型源極區域NSH、n＋ 型汲極區域NDH或p＋ 型接觸區域PCH的表面，亦可不形成矽化物層SIL。
在低耐壓MOS區域LMA中，於p－ 型磊晶層EP的表面，形成了p通道型的MISFETQP與n通道型的MISFETQN，作為低耐壓MOS電晶體。藉由p通道型的MISFETQP與n通道型的MISFETQN，形成CMOS電晶體。
p通道型的MISFETQP，具有：n型井區域NWL、p＋ 型源極區域PSL、p＋ 型汲極區域PDL、閘極絶緣膜GI、閘極電極GE。另外，p通道型的MISFETQP的閘極電極GE，稱為閘極電極GEP。
n型井區域NWL，在低耐壓MOS區域LMA且p通道型的MISFETQP的形成區域中，形成於p－ 型磊晶層EP的上層部。p＋ 型源極區域PSL與p＋ 型汲極區域PDL，在n型井區域NWL的上層部，以互相分離的方式形成。
p通道型的MISFETQP的閘極電極GEP，在被p＋ 型源極區域PSL與p＋ 型汲極區域PDL所夾住的部分的n型井區域NWL上，隔著閘極絶緣膜GI形成。以覆蓋閘極電極GEP的側壁的方式，形成了側壁間隔件SW。
在p＋ 型源極區域PSL以及p＋ 型汲極區域PDL的各自的表面，形成了矽化物層SIL。另外，圖式雖省略，惟亦可在閘極電極GEP的各自的表面，也形成矽化物層。另外，於p＋ 型源極區域PSH以及p＋ 型汲極區域PDL的其中任一區域的表面，亦可不形成矽化物層SIL。
n通道型的MISFETQN，具有：p型井區域PWL、n＋ 型源極區域NSL、n＋ 型汲極區域NDL、閘極絶緣膜GI、閘極電極GE。另外，n通道型的MISFETQN的閘極電極GE，稱為閘極電極GEN。
p型井區域PWL，在低耐壓MOS區域LMA且n通道型的MISFETQN的形成區域中，形成於p－ 型磊晶層EP的上層部。p型井區域PWL，形成在俯視下與n型井區域NWL分離的位置。n＋ 型源極區域NSL與n＋ 型汲極區域NDL，在p型井區域PWL的上層部，以互相分離的方式形成。
n通道型的MISFETQN的閘極電極GEN，隔著閘極絶緣膜GI形成在被n＋ 型源極區域NSL與n＋ 型汲極區域NDL所夾住的部分的p型井區域PWL上。以覆蓋閘極電極GEN的側壁的方式，形成了側壁間隔件SW。
在n＋ 型源極區域NSL以及n＋ 型汲極區域NDL的各自的表面，形成了矽化物層SIL。另外，圖式雖省略，惟亦可在閘極電極GEN的各自的表面，也形成矽化物層。另外，在n＋ 型源極區域NSL以及n＋ 型汲極區域NDL的其中任一區域的表面，亦可不形成矽化物層SIL。
以覆蓋LDMOSFETQH上、p通道型的MISFETQP上以及n通道型的MISFETQN上的方式，形成了絶緣膜HM1。絶緣膜HM1，例如由氮化矽膜所構成。
在高耐壓MOS區域HMA中，以在俯視下包圍LDMOSFETQH的方式，形成了DTI構造DS。如前所述的，DTI構造DS，具有形成於半導體基板SUB的作為主面的表面的溝部TP，以及形成於溝部TP內的絶緣膜IFT。另外，在低耐壓MOS區域LMA中，亦可以在俯視下包圍p通道型的MISFETQP以及n通道型的MISFETQN之中的1個或2個以上的MISFET的方式，形成DTI構造DS。
溝部TP，貫通絶緣膜HM1、元件分離區域IR、p－ 型磊晶層EP以及n型埋入區域NBR，到達半導體基板SUB之中比n型埋入區域NBR更下方的部分。
包含溝部TP內部在內，在絶緣膜HM1上，形成了絶緣膜IFT。藉由絶緣膜IFT，溝部TP，保留了空間SP，而被閉塞。亦即，溝部TP的內部，並未完全被絶緣膜IFT填埋，而是在溝部TP的內部形成了空間SP。
藉由在溝部TP內形成空間SP，可減少DTI構造DS所分離的元件的漏電流，提高崩潰電壓，並緩和與溝部TP接觸之部位的電場強度。當像本實施態樣1那樣，於高耐壓MOS區域HMA形成LDMOSFETQH時，可使減少DTI構造DS所分離之LDMOSFETQH的漏電流、提高崩潰電壓、緩和與溝部TP接觸之部位的電場強度的功效增大。
另外，藉由在溝部TP內形成空間SP，可抑制妨礙空乏層延伸的來自鄰接元件的電場作用（亦即逆場板效應），結果，可使分離耐壓提高。另外，藉由在溝部TP內形成空間SP，可降低溝部TP內的應力，故亦可抑制因為該應力而產生結晶缺陷的情況。
較佳的態樣為，溝部TP形成在俯視下與元件分離區域IR重疊的區域。藉此，由於DTI構造DS形成於元件分離區域IR，故可緩和應力集中在溝部TP的上部的情況。藉此，便可更進一步抑制結晶缺陷的發生。
如圖4所示的，絶緣膜IFT，係依照絶緣膜IF1、IF2、IF3以及IF4的順序堆疊的絶緣膜。絶緣膜IF1，係由使用含有臭氧（O3 ）氣體以及四乙氧基矽烷（Tetraethoxysilane；TEOS）氣體的氣體的化學氣相沉積（CVD）法所形成的氧化矽膜所構成。絶緣膜IF2，係由藉由電漿化學氣相沉積（Plasma-Enhanced Chemical Vapor Deposition；PECVD）法所形成的氧化矽膜所構成。絶緣膜IF3，係由使用含有O3 氣體以及TEOS氣體的氣體的CVD法所形成的氧化矽膜所構成。絶緣膜IF4，係由藉由PECVD法所形成的氧化矽膜所構成。
如圖3所示的，於絶緣膜IFT以及絶緣膜HM1形成了接觸孔CH，在接觸孔CH內形成了栓塞PG。在高耐壓MOS區域HMA中，栓塞PG，與n＋ 型源極區域NSH、n＋ 型汲極區域NDH以及p＋ 型接觸區域PCH的各個區域，透過矽化物層SIL電連接。另外，在低耐壓MOS區域LMA中，栓塞PG，與p＋ 型源極區域PSL、p＋ 型汲極區域PDL、n＋ 型源極區域NSL以及n＋ 型汲極區域NDL的各個區域，透過矽化物層SIL電連接。
另外，圖式雖省略，惟在高耐壓MOS區域HMA以及低耐壓MOS區域LMA中，栓塞PG，與閘極電極GEH、GEP以及GEN的各個電極亦電連接。
如圖3所示的，在絶緣膜IFT上，形成了第1層的配線M1。配線M1，與接觸孔CH內的栓塞PG電連接。另外，包含第1層的配線M1之上在內，在絶緣膜IFT上，形成了層間絶緣膜IL1。於層間絶緣膜IL1，形成了貫通層間絶緣膜IL1並到達配線M1的栓塞PG1。
在層間絶緣膜IL1上，形成了第2層的配線M2。配線M2，與貫通層間絶緣膜IL1的栓塞PG1電連接。另外，包含第2層的配線M2上在內，在層間絶緣膜IL1上，形成了層間絶緣膜IL2。於層間絶緣膜IL2，形成了貫通層間絶緣膜IL2並到達配線M2的栓塞PG2。
在層間絶緣膜IL2上，形成了第3層的配線M3。配線M3，與貫通層間絶緣膜IL2的栓塞PG2電連接。另外，包含第3層的配線M3上在內，在層間絶緣膜IL2上，形成了層間絶緣膜IL3。
＜半導體裝置的製造方法＞ 接著，針對本實施態樣的半導體裝置的製造方法進行説明。圖5以及圖6，係表示實施態樣1的半導體裝置的製造步驟的一部分的製造步驟流程圖。圖6，係表示圖5的步驟S17所包含的製造步驟。圖7～圖23，係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。其中的圖14～圖22，係表示圖6的步驟S17所包含的製造步驟中的DTI構造的周邊構造的擴大剖面圖。
另外，在圖14～圖16、圖18以及圖20～圖22中，為了容易理解，係顯示出在2個n通道型的MISFETQN之間形成DTI構造DS的例子。然而，如圖13以及圖23所示的，DTI構造DS，亦可形成在LDMOSFETQH與p通道型的MISFETQP之間，或是形成在其他各種元件之間。
首先，如圖7所示的，準備半導體基板SUB（圖5的步驟S11）。在該步驟S11中，準備例如由p型的單結晶矽（Si）所構成，且由電阻率（比電阻）為例如1～10mΩ‧cm左右的低電阻基板所構成的半導體基板SUB。半導體基板SUB，在半導體基板SUB的作為主面的表面側的區域，具備高耐壓MOS區域HMA以及低耐壓MOS區域LMA。在半導體基板SUB的作為主面的表面側，形成了n型埋入區域NBR。之後，在半導體基板SUB的表面上，用習知的磊晶成長法，形成例如由p型的單結晶Si所構成的p－ 型磊晶層EP。
接著，如圖8所示的，形成元件分離區域IR（圖5的步驟S12）。在該步驟S12中，於半導體基板SUB的作為主面的表面，亦即p－ 型磊晶層EP的表面，藉由例如STI（Shallow Trench Isolation，淺溝渠隔離）法或是LOCOS（Local Oxidization of Silicon，矽局部氧化）法等，形成作為絶緣膜的元件分離區域IR。在此，針對藉由STI法形成元件分離區域IR的情況進行説明。
首先，藉由以圖中未顯示的光阻圖案作為蝕刻遮罩的乾蝕刻，將元件分離區域IR的形成區域的p－ 型磊晶層EP除去，形成元件分離溝。
接著，在p－ 型磊晶層EP的表面上用CVD法等堆積由氧化矽所構成的絶緣膜，藉此在元件分離溝的內部埋入絶緣膜。換言之，於半導體基板SUB的表面，形成由氧化矽膜所構成的絶緣膜。氧化矽膜的材料，可使用例如由使用含有臭氧（O3 ）氣體與四乙氧基矽烷（TEOS）的氣體的CVD法所形成的氧化矽膜等流動性良好的氧化矽膜。另外，針對流動性的定義，容後詳述。
接著，用CMP（Chemical Mechanical Polishing，化學機械研磨）法等研磨絶緣膜，使絶緣膜的表面平坦化。藉此，形成作為埋入元件分離溝的絶緣膜的元件分離區域IR。
另外，步驟S12，在高耐壓MOS區域HMA中，於p－ 型磊晶層EP的表面，有別於元件分離區域IR，例如藉由實行使用遮罩的熱氧化處理的LOCOS法，形成由氧化矽膜所構成的偏置絶緣膜OIF。另外，亦可取代LOCOS法，藉由STI法形成偏置絶緣膜OIF。
接著，如圖9所示的，形成閘極電極GE（圖5的步驟S13）。在該步驟S13中，首先，使用圖中未顯示的光阻圖案作為遮罩對p－ 型磊晶層EP的一部分藉由離子注入方式導入硼（B）等的p型雜質，藉此在高耐壓MOS區域HMA形成p型井區域PWH，並在低耐壓MOS區域LMA形成p型井區域PWL。亦可在離子注入後，實行用來使所導入之雜質活性化的退火處理，亦即熱處理。
另外，使用圖中未顯示的光阻圖案作為遮罩對p－ 型磊晶層EP的一部分藉由離子注入方式導入磷（P）或砷（As）等的n型雜質，藉此在高耐壓MOS區域HMA形成n型偏置汲極區域NODH，並在低耐壓MOS區域LMA形成n型井區域NWL。此時，將n型偏置汲極區域NODH形成在俯視下與p型井區域PWH分離的位置。亦可在離子注入後，實行用來使所導入之雜質活性化的退火處理，亦即熱處理。
接著，對半導體基板SUB進行例如熱氧化處理等，藉此於p－ 型磊晶層EP的表面形成由氧化矽膜等所構成的閘極絶緣膜GI。亦可取代熱氧化膜，使用含氮的氧化矽膜，亦即所謂的氧氮化膜，作為閘極絶緣膜GI。
接著，在閘極絶緣膜GI上，藉由CVD法等形成例如由導入了n型雜質的多結晶矽膜所構成的導體膜。
接著，藉由微影以及乾蝕刻，使導體膜以及閘極絶緣膜GI形成圖案。藉此，在高耐壓MOS區域HMA形成LDMOSFETQH（參照圖10）的閘極電極GE，亦即閘極電極GEH。另外，在低耐壓MOS區域LMA形成p通道型的MISFETQP（參照圖10）的閘極電極GE，亦即閘極電極GEP，並在低耐壓MOS區域LMA形成n通道型的MISFETQN（參照圖10）的閘極電極GE，亦即閘極電極GEN。
在高耐壓MOS區域HMA中，閘極電極GEH，從p型井區域PWH上，經過p－ 型磊晶層EP上，形成到n型偏置汲極區域NODH上的偏置絶緣膜OIF上。亦即，閘極電極GEH的源極側的部分，隔著閘極絶緣膜GI形成在p型井區域PWH上以及p－ 型磊晶層EP上。另外，閘極電極GEH的汲極側的部分，隔著偏置絶緣膜OIF形成在n型偏置汲極區域NODH上。
另一方面，在低耐壓MOS區域LMA中，閘極電極GEP形成在n型井區域NWL上，閘極電極GEN形成在p型井區域PWL上。
接著，如圖10所示的，形成LDMOSFETQH（圖5的步驟S14）。在該步驟S14中，對半導體基板SUB的表面的一部分藉由離子注入方式導入硼（B）等的p型雜質，並對半導體基板SUB的表面的另一部分藉由離子注入方式導入磷（P）或砷（As）等的n型雜質。
另外，在閘極電極GEH、GEP以及GEN的側壁，形成由氧化矽膜等的絶緣膜所構成的側壁間隔件SW。側壁間隔件SW，例如，係在半導體基板SUB上藉由CVD法等堆積氧化矽膜等的絶緣膜，之後對所堆積的絶緣膜進行異向性蝕刻所形成。
再者，在形成了側壁間隔件SW之後，對半導體基板SUB的表面的一部分藉由離子注入方式導入硼（B）等的p型雜質，並對半導體基板SUB的表面的另一部分藉由離子注入方式導入磷（P）或砷（As）等的n型雜質。
藉此，在高耐壓MOS區域HMA中，於p型井區域PWH的上層部，形成n－ 型源極區域NSH。n－ 型源極區域NSH，以n－ 型源極區域NSH的端部與閘極電極GEH整合的方式形成。另外，在p型井區域PWH的上層部，且在夾著n－ 型源極區域NSH的閘極電極GEH的相反側的部分，形成p＋ 型接觸區域PCH。
另外，在高耐壓MOS區域HMA中，於n型偏置汲極區域NODH的上層部，形成n＋ 型汲極區域NDH。n＋ 型汲極區域NDH，形成在元件分離區域IR與偏置絶緣膜OIF所夾住的部分的n型偏置汲極區域NODH的上層部。
藉此，在高耐壓MOS區域HMA中，形成具有p－ 型磊晶層EP、p型井區域PWH、n＋ 型源極區域NSH、n型偏置汲極區域NODH、n＋ 型汲極區域NDH、閘極絶緣膜GI以及閘極電極GEH的LDMOSFETQH。LDMOSFET，係採用在汲極側隔著低雜質濃度的偏置汲極區域設置高雜質濃度的汲極區域，以確保高汲極耐壓的構造。因此，n＋ 型汲極區域NDH中的n型雜質濃度，比n型偏置汲極區域NODH中的n型雜質濃度更高。
另一方面，在低耐壓MOS區域LMA中，於n型井區域NWL的上層部，形成p＋ 型源極區域PSL與p＋ 型汲極區域PDL。p＋ 型源極區域PSL與p＋ 型汲極區域PDL，在夾著閘極電極GEP而彼此位於相反側的2個部分的n型井區域NWL的上層部，以與閘極電極GEP整合的方式形成。
藉此，在低耐壓MOS區域LMA中，形成具有n型井區域NWL、p＋ 型源極區域PSL、p＋ 型汲極區域PDL、閘極絶緣膜GI以及閘極電極GEP的p通道型的MISFETQP。
另外，在低耐壓MOS區域LMA中，於p型井區域PWL的上層部，形成n＋ 型源極區域NSL與n＋ 型汲極區域NDL。n＋ 型源極區域NSL與n＋ 型汲極區域NDL，在夾著閘極電極GEN而彼此位於相反側的2個部分的p型井區域PWL的上層部，以與閘極電極GEN整合的方式形成。
藉此，在低耐壓MOS區域LMA中，形成具有p型井區域PWL、n＋ 型源極區域NSL、n＋ 型汲極區域NDL、閘極絶緣膜GI以及閘極電極GEN的n通道型的MISFETQN。
另外，n＋ 型源極區域NSH、n＋ 型源極區域NSL以及n＋ 型汲極區域NDL的各個區域，可為由n－ 型半導體區域與具有比n－ 型半導體區域中的n型雜質濃度更高的n型雜質濃度的n＋ 型半導體區域所構成的LDD（Lightly Doped Drain，輕摻雜汲極）構造的源極、汲極區域。另外，p＋ 型源極區域PSL以及p＋ 型汲極區域PDL的各個區域，可為由p－ 型半導體區域與具有比p－ 型半導體區域中的p型雜質濃度更高的p型雜質濃度的p＋ 型半導體區域所構成的LDD構造的源極、汲極區域。
接著，如圖11所示的，形成矽化物層SIL（圖5的步驟S15）。該步驟S15，在高耐壓MOS區域HMA中，於n＋ 型源極區域NSH、n＋ 型汲極區域NDH以及p＋ 型接觸區域PCH的各個區域的表面，形成矽化物層SIL。另外，在低耐壓MOS區域LMA中，於p＋ 型源極區域PSL、p＋ 型汲極區域PDL、n＋ 型源極區域NSL以及n＋ 型汲極區域NDL的各個區域的表面，形成矽化物層SIL。矽化物層SIL，例如係由鈷矽化物膜等的金屬矽化物膜所構成。例如可使用自我對準金屬矽化物（Self Aligned Silicide；Salicide）處理程序，形成矽化物層SIL。
藉此，便可使n＋ 型源極區域NSH、n＋ 型汲極區域NDH、p＋ 型接觸區域PCH、p＋ 型源極區域PSL、p＋ 型汲極區域PDL、n＋ 型源極區域NSL以及n＋ 型汲極區域NDL的各個區域與栓塞PG（參照圖23）之間的接觸電阻降低。
接著，如圖12所示的，形成絶緣膜HM1以及HM2（圖5的步驟S16）。在該步驟S16中， 包含作為絶緣膜的元件分離區域IR上、LDMOSFETQH上、p通道型的MISFETQP上以及n通道型的MISFETQN上在內，在半導體基板SUB的表面上，形成例如由氮化矽膜所構成的絶緣膜HM1。另外，在形成了絶緣膜HM1之後，於絶緣膜HM1上，形成例如由氧化矽膜所構成的絶緣膜HM2。絶緣膜HM2的膜厚，比絶緣膜HM1的膜厚更厚。由氮化矽膜所構成的絶緣膜HM1以及由氧化矽膜所構成的絶緣膜HM2，可藉由例如CVD法形成。在絶緣膜HM2堆積後，可因應需要藉由CMP法等使絶緣膜HM2的表面平坦化。
由氮化矽膜所構成的絶緣膜HM1，具有在形成之後參照圖13等所述的DTI構造時作為蝕刻停止膜的功能，或是具有在形成之後參照圖23所述的接觸孔CH時作為蝕刻停止膜的功能。
接著，如圖13所示的，形成DTI構造DS（圖5的步驟S17）。在該步驟S17中，於半導體基板SUB的表面，形成溝部TP，並以封閉溝部TP的方式，形成絶緣膜IFT。步驟S17，包含圖6的步驟S171～步驟S177的步驟。以下，參照圖14～圖22以及圖4説明圖6的步驟S171～步驟S177的步驟。
首先，如圖14所示的，形成開口部OP（圖6的步驟S171）。該步驟S171，在DTI構造DS的形成區域中，貫通絶緣膜HM2、絶緣膜HM1以及作為絶緣膜的元件分離區域IR，形成到達例如p型井區域PWL等半導體基板SUB的表面的開口部OP。
在絶緣膜HM2上，塗布光阻，並藉由微影使所塗布的光阻形成圖案。藉此，形成具有貫通光阻並到達絶緣膜HM2之開口部的抗蝕劑圖案RP。然後，使用抗蝕劑圖案RP作為蝕刻遮罩，依序蝕刻絶緣膜HM2、絶緣膜HM1以及元件分離區域IR。藉此，貫通絶緣膜HM2、絶緣膜HM1以及元件分離區域IR，形成到達例如p型井區域PWL等半導體基板SUB的表面的開口部OP。
另外，亦可不形成絶緣膜HM2，此時，係貫通絶緣膜HM1以及元件分離區域IR，形成到達例如p型井區域PWL等半導體基板SUB的表面的開口部OP。
或者，亦可絶緣膜HM2以及絶緣膜HM1均不形成，此時，係貫通元件分離區域IR，形成到達例如p型井區域PWL等半導體基板SUB的表面的開口部OP。
接著，如圖15所示的，形成溝部TP（圖6的步驟S172）。該步驟S172，例如在除去抗蝕劑圖案RP之後，使用形成了開口部OP的絶緣膜HM2、絶緣膜HM1以及元件分離區域IR作為蝕刻遮罩，藉由乾蝕刻等蝕刻在開口部OP的底面所露出的p型井區域PWL等例如由單結晶Si所構成的半導體基板SUB。藉此，於半導體基板SUB的表面，形成與開口部OP連通，貫通在開口部OP的底面所露出的p型井區域PWL等，並到達半導體基板SUB的厚度方向的中途的溝部TP。
溝部TP的深度DPT，例如可為15μm，溝部TP的寬度WDT，例如可為1μm。
在圖15所示的例子中，溝部TP，係形成在俯視下與元件分離區域IR重疊的區域。然而，溝部TP，亦可形成在俯視下並未與元件分離區域IR重疊的區域。此時，開口部OP，貫通絶緣膜HM2以及絶緣膜HM1，到達例如p型井區域PWL等半導體基板SUB的表面。
另外，在圖15中雖並未圖示，惟溝部TP，亦可以在俯視下包圍LDMOSFETQH、p通道型的MISFET以及n通道型的MISFETQN的其中任一個的方式形成。
在該步驟S172之後，由氧化矽膜所構成的絶緣膜HM2，如圖16所示的，例如藉由等向性蝕刻除去。
當藉由乾蝕刻形成深度DPT相對於寬度WDT的比（亦即深寬比）較大的溝部TP時，重複例如使用含有六氟化硫（SF6 ）氣體的氣體蝕刻半導體基板SUB的步驟以及例如使用含有C4 F8 氣體等的氟化碳（fluorocarbon）氣體的氣體覆蓋溝部TP的側面的步驟。因此，如將圖16的溝部TP的周邊更進一步放大顯示的剖面圖，亦即圖17所示的，溝部TP，沿著深度方向，寬度較寬的部分與寬度較窄的部分交替重複形成，而於溝部TP的側面，形成海扇貝（scallop）狀的凹凸。
接著，如圖18所示的，形成絶緣膜IF1（圖6的步驟S173）。該步驟S173，在開口部OP內、溝部TP內以及半導體基板SUB的表面上，藉由使用含有臭氧（O3 ）氣體以及四乙氧基矽烷（TEOS）氣體的氣體的CVD法，形成由氧化矽膜所構成的絶緣膜IF1。另外，藉由絶緣膜IF1，覆蓋作為半導體元件的LDMOSFETQH、p通道型的MISFETQP以及n通道型的MISFETQN，並覆蓋開口部OP的側面以及溝部TP的側面。由使用含有該O3 氣體以及TEOS氣體的氣體的CVD法所形成的氧化矽膜，稱為O3 TEOS膜。
較佳的態樣為，可藉由準常壓CVD法，作為使用含有O3 氣體以及TEOS氣體的氣體的CVD法，形成由氧化矽膜所構成的絶緣膜IF1。由於準常壓CVD法的成膜時的壓力，比常壓CVD法的成膜時的壓力（亦即大氣壓）更小，且比減壓CVD法的成膜時的壓力（亦即13～390Pa左右的壓力）更大，故例如比390Pa更大，且比0.1MPa更小。
該O3 TEOS膜，具有良好的高低差覆蓋性，且具有良好的流動性。在此，膜層的流動性，例如，在M. Matsuura et al., “Film characteristics of APCVD oxide using organic silicon and ozone”, Japanese Journal of Applied Physics, Vol.30, 1991, pp.1530-1538.中，用圖9説明。根據上述文獻，所謂膜層的流動性良好，係指例如在藉由某一膜層覆蓋角部的情況下，覆蓋角部的部分的膜層的膜厚減少且膜層整體趨向平坦化的意思。另外，如上述文獻的圖9所示的，相對於覆蓋平面部的部分的膜層的膜厚，角部與覆蓋角部的部分的膜層的表面的最短距離的比越小，膜層的流動性越良好，膜層整體越趨向平坦化。
因此，即使是如圖17所示的在溝部TP的側面形成了海扇貝（scallop）狀的凹凸的情況，藉由在溝部TP的側面形成由O3 TEOS膜所構成的絶緣膜IF1，便可如圖19所示的使形成於溝部TP的側面的絶緣膜IF1的表面平坦化。
另外，形成於溝部TP的側面的絶緣膜IF1的膜厚TH1，例如可為100nm。
接著，如圖20所示的，形成絶緣膜IF2（圖6的步驟S174）。該步驟S174，在絶緣膜IF1上，藉由PECVD法，形成由氧化矽膜所構成的絶緣膜IF2。另外，藉由絶緣膜IF2，隔著絶緣膜IF1覆蓋開口部OP的側面以及溝部TP的側面。
例如，在步驟S174中，可藉由使用含有四乙氧基矽烷（TEOS）氣體的氣體的PECVD法，形成由氧化矽膜所構成的絶緣膜IF2。由使用含有該TEOS氣體的氣體的PECVD法所形成的氧化矽膜，稱為PTEOS膜。
或者，在步驟S174中，可取代TEOS氣體，而藉由使用含有矽烷（SiH4 ）氣體的氣體的PECVD法，形成由氧化矽膜所構成的絶緣膜IF2。由使用含有該SiH4 氣體的氣體的PECVD法所形成的氧化矽膜，稱為P－SiO膜。
該PTEOS膜以及P－SiO膜的其中任一種的高低差覆蓋性，均比O3 TEOS膜的高低差覆蓋性更低，且PTEOS膜以及P－SiO膜的其中任一種的流動性，均比O3 TEOS膜的流動性更低。因此，形成於開口部OP的側面以及溝部TP的側面的絶緣膜IF2的膜厚，越靠近開口部OP的開口端越厚。換言之，形成於開口部OP的側面的絶緣膜IF2的厚度，比在溝部TP的上部形成於溝部TP的側面的絶緣膜IF2的膜厚更厚，在溝部TP的上部形成於溝部TP的側面的絶緣膜IF2的膜厚，比在溝部TP的底部形成於溝部TP的側面的絶緣膜IF2的膜厚更厚。因此，可使形成於開口部OP的兩側面以及溝部TP的兩側面的絶緣膜IF2之間的間隔，越靠近開口部OP的開口端越小。另外，該等功效，在絶緣膜IF2由PTEOS膜或P－SiO膜所構成時，非常顯著。
具體而言，如圖20所示的，形成於溝部TP的側面的絶緣膜IF2的膜厚TH21，比形成於開口部OP的側面的絶緣膜IF2的膜厚TH22更小。因此，可使形成於溝部TP的兩側面的絶緣膜IF2之間的間隔，比形成於開口部OP的兩側面的絶緣膜IF2之間的間隔DST更大。
另外，較佳的態樣為，步驟S174，以在俯視下無論在哪個位置均不會封閉溝部TP的方式，形成絶緣膜IF2。藉此，便可藉由參照圖21在之後所述的絶緣膜IF3，封閉溝部TP。
另外，形成於開口部OP的側面的絶緣膜IF2的膜厚TH22例如可為250nm。然後，如前所述的，當溝部TP的寬度WDT例如為1μm，形成於溝部TP的側面的絶緣膜IF1的膜厚TH1例如為100nm時，便可使形成於開口部OP的兩側面的絶緣膜IF2之間的間隔DST例如為300nm。
接著，如圖21所示的，形成絶緣膜IF3（圖6的步驟S175）。該步驟S175，在絶緣膜IF2上，藉由使用含有臭氧（O3 ）氣體以及四乙氧基矽烷（TEOS）氣體的氣體的CVD法，形成由氧化矽膜所構成的絶緣膜IF3。另外，藉由絶緣膜IF3，閉塞溝部TP，並在溝部TP內留下空間SP。
較佳的態樣為，可藉由準常壓CVD法，作為使用含有O3 氣體以及TEOS氣體的氣體的CVD法，形成由氧化矽膜所構成的絶緣膜IF1。由於準常壓CVD法的成膜時的壓力，比常壓CVD法的成膜時的壓力（亦即大氣壓）更小，且比減壓CVD法的成膜時的壓力（亦即13～390Pa左右的壓力）更大，故例如比390Pa更大，且比0.1MPa更小。
與絶緣膜IF1同樣，由使用含有O3 氣體以及TEOS氣體的氣體的CVD法所形成的氧化矽膜，稱為O3 TEOS膜，該O3 TEOS膜，具有良好的高低差覆蓋性，且具有良好的流動性。亦即，O3 TEOS膜的高低差覆蓋性，比PTEOS膜以及P－SiO膜的其中任一種的高低差覆蓋性更高，且O3 TEOS膜的流動性，比PTEOS膜以及P－SiO膜的其中任一種的流動性更高。因此，形成於開口部OP的側面的絶緣膜IF3的膜厚，以及，形成於溝部TP的側面的絶緣膜IF3的膜厚，彼此大略相等。因此，藉由在溝部TP的側面形成由O3 TEOS膜所構成的絶緣膜IF3，便可如圖21所示的，閉塞溝部TP，並在溝部TP內留下空間SP。
在溝部TP內所留下的空間SP的上端的位置，稱為閉塞位置CP。藉由絶緣膜IF1，便能夠以平坦性良好的方式覆蓋形成了海扇貝（scallop）狀等凹凸的溝部TP的側面，藉由使用絶緣膜IF2以及IF3閉塞溝部TP，便可確實地在溝部TP內留下空間SP。另外，如參照圖25在之後所述的，藉由調整形成於開口部OP的側面的絶緣膜IF2的膜厚TH22，使閉塞位置CP下降到所期望的位置，在進行過調整的狀態下，便可輕易在溝部TP內留下空間SP。
另外，形成於絶緣膜IF2的表面之中的平面部位的絶緣膜IF3的膜厚，例如可為700nm。
接著，如圖22所示的，使絶緣膜IF3平坦化（圖6的步驟S176）。在該步驟S176中，使用CMP法等研磨絶緣膜IF3，使絶緣膜IF3的表面平坦化。圖22，表示研磨絶緣膜IF3以及絶緣膜IF2，使絶緣膜IF3以及絶緣膜IF2的表面平坦化的例子。
接著，形成絶緣膜IF4（圖6的步驟S177）。在該步驟S177中，藉由PECVD法，形成由氧化矽膜所構成的絶緣膜IF4。藉此，如圖4所示的，在絶緣膜IF3上，形成絶緣膜IF4，進而形成由絶緣膜IF1、IF2、IF3以及IF4所構成的絶緣膜IFT。
例如，在步驟S177中，可藉由使用含有四乙氧基矽烷（TEOS）氣體的氣體的PECVD法，形成由氧化矽膜所構成的絶緣膜IF4。與絶緣膜IF2同樣，由使用含有該TEOS氣體的氣體的PECVD法所形成的氧化矽膜，稱為PTEOS膜。
或者，在步驟S177中，亦可取代TEOS氣體，藉由使用含有矽烷（SiH4 ）氣體的氣體的PECVD法，形成由氧化矽膜所構成的絶緣膜IF4。與絶緣膜IF2同樣，由使用含有該SiH4 氣體的氣體的PECVD法所形成的氧化矽膜，稱為P－SiO膜。
當藉由絶緣膜IF3閉塞溝部TP時，有時會在位於溝部TP的上方的部分的絶緣膜IF3的中央部位，形成稱為接合口（seam）的接縫。當在之後的步驟進行使用蝕刻液的濕蝕刻時，蝕刻液可能會滲入該接縫。
另一方面，藉由在絶緣膜IF3上形成絶緣膜IF4，便可覆蓋位於溝部TP的上方的部分的絶緣膜IF3所形成的接縫。藉此，當在之後的步驟進行使用蝕刻液的濕蝕刻時，便可防止或抑制蝕刻液滲入該接縫。另外，該等功效，在絶緣膜IF4由PTEOS膜或P－SiO膜所構成時，非常顯著。
另外，絶緣膜IF4的膜厚，例如可為100nm。
如是，便可如圖13所示的，形成DTI構造。另外，在蝕刻液並無滲入絶緣膜IF3的接縫之虞的情況下，亦可省略步驟S177，不形成絶緣膜IF4。
另外，在參照圖13的説明以及以下的説明中，為了更容易理解，將絶緣膜IF1、IF2、IF3以及IF4一體化為絶緣膜IFT進行説明。
接著，如圖23所示的，形成栓塞PG（圖5的步驟S18）。在該步驟S18中，形成貫通絶緣膜IFT以及絶緣膜HM1，並到達n＋ 型源極區域NSH、n＋ 型汲極區域NDH、p＋ 型接觸區域PCH、p＋ 型源極區域PSL、p＋ 型汲極區域PDL、n＋ 型源極區域NSL以及n＋ 型汲極區域NDL等各個區域的栓塞PG。
首先，使用光阻圖案（圖中未顯示）作為蝕刻遮罩對絶緣膜IFT以及絶緣膜HM1進行乾蝕刻。藉此，形成貫通絶緣膜IFT以及絶緣膜HM1，並到達n＋ 型源極區域NSH、n＋ 型汲極區域NDH、p＋ 型接觸區域PCH、p＋ 型源極區域PSL、p＋ 型汲極區域PDL、n＋ 型源極區域NSL以及n＋ 型汲極區域NDL的各個區域的接觸孔CH。
接著，在接觸孔CH的內部形成栓塞PG。例如，在包含接觸孔CH的內部在內的絶緣膜IFT上，藉由CVD法形成由氮化鈦膜所構成的障壁膜，之後，以填埋接觸孔CH的方式，在障壁膜上，藉由CVD法形成由鎢膜所構成的導體膜。之後，將絶緣膜IFT上不要的導體膜以及障壁膜藉由CMP法或回蝕法等除去。藉此，便可在接觸孔CH的內部，形成包含例如由鎢膜所構成的導體膜的栓塞PG。
接著，在絶緣膜IFT上，形成例如以鋁（Al）合金膜為主體的第1層的配線M1。配線M1，與接觸孔CH內的栓塞PG電連接。之後，包含第1層的配線M1之上在內，在絶緣膜IFT上，形成例如由氧化矽膜所構成的層間絶緣膜IL1，然後形成貫通層間絶緣膜IL1並到達配線M1的栓塞PG1。
接著，在層間絶緣膜IL1上，形成例如以Al合金膜為主體的第2層的配線M2。配線M2，與貫通層間絶緣膜IL1的栓塞PG1電連接。之後，包含第2層的配線M2之上在內，在層間絶緣膜IL1上，形成例如由氧化矽膜所構成的層間絶緣膜IL2，然後形成貫通層間絶緣膜IL2並到達配線M2的栓塞PG2。
接著，在層間絶緣膜IL2上，形成例如以Al合金膜為主體的第3層的配線M3。配線M3，與貫通層間絶緣膜IL2的栓塞PG2電連接。之後，包含第3層的配線M3之上在內，在層間絶緣膜IL2上，形成例如由氧化矽膜所構成的層間絶緣膜IL3。如是，形成圖1所示的半導體裝置。
＜關於閉塞位置＞ 接著，針對在溝部內留下空間並閉塞溝部時的空間的閉塞位置，一邊與比較例的半導體裝置的製造方法作對比，一邊進行説明。圖24，係比較例的半導體裝置的製造步驟中的主要部位剖面圖。
比較例的半導體裝置的製造方法，在溝部TP內，形成由絶緣膜IF101以及IF102所構成的絶緣膜IFT100。絶緣膜IF101，係由使用含有添加了硼（B）以及磷（P）的TEOS（BP－TEOS）氣體的氣體的CVD法所形成的氧化矽膜所構成，亦稱為BPSG（Boro-Phosphate Silicate Glass，硼磷矽玻璃）膜。絶緣膜IF102，係由PECVD法所形成的氧化矽膜所構成。
比較例的半導體裝置的製造方法，係在實施態樣1的半導體裝置的製造方法中，在進行圖6的步驟S172並形成溝部TP之後，藉由使用含有BP－TEOS氣體的氣體的CVD法，形成由氧化矽膜所構成的絶緣膜IF101。之後，藉由PECVD法，形成由氧化矽膜所構成的絶緣膜IF102。另外，藉由絶緣膜IF102，在溝部TP內留下空間SP100並閉塞溝部TP。
該BPSG膜的高低差覆蓋性並不良好，且BPSG膜的流動性也不良好。因此，當在溝部TP的側面形成了海扇貝（scallop）狀的凹凸時，並無法使形成於溝部TP的側面的絶緣膜IF1的表面上的凹凸的深度減少，故無法使絶緣膜IF1的表面平坦化。
另一方面，PTEOS膜的高低差覆蓋性並不良好，且PTEOS膜的流動性也不良好。此時，形成於開口部OP的側面以及溝部TP的側面的絶緣膜IF102的膜厚，越靠近開口部OP的開口端越厚。換言之，形成於開口部OP的側面的絶緣膜IF102的厚度，比在溝部TP的上部形成於溝部TP的側面的絶緣膜IF102的膜厚更厚，在溝部TP的上部形成於溝部TP的側面的絶緣膜IF102的膜厚，比在溝部TP的底部形成於溝部TP的側面的絶緣膜IF102的膜厚更厚。因此，雖然可藉由在溝部TP的側面形成絶緣膜IF102，以在溝部TP內留下空間SP100並閉塞溝部TP，然而空間SP100的閉塞位置CP100可能會比所期望的位置更高。
若空間SP100的閉塞位置CP100比所期望的位置更高，在形成了絶緣膜IF102之後，例如在研磨絶緣膜IF102，使絶緣膜IF102的表面平坦化時，絶緣膜IF102的表面的高度位置可能會比空間SP100的閉塞位置CP100更低，而使空間SP100露出於絶緣膜IF102的表面。因此，研磨用的漿料可能會進入到空間SP100內，或者在之後的洗淨步驟中洗淨液可能會進入到空間SP100內。另外，之後，可能會因為將進入到空間SP100內的漿料或是洗淨液從空間SP100吹出而產生異物等，使半導體裝置的形狀發生缺陷，進而使半導體裝置的性能降低。
另外，由於使絶緣膜IF102的表面平坦化之後的絶緣膜IF102的表面的高度位置上升，故貫通絶緣膜IF102、絶緣膜IF101以及絶緣膜HM1，到達例如n＋ 型源極區域NSL等的接觸孔CH（參照圖23）的深度相對於寬度的比，亦即深寬比變高。因此，可能會無法以形狀精度良好的方式形成接觸孔CH以及栓塞PG（參照圖23），而使半導體裝置的性能降低。
或者，在形成由BPSG膜所構成的絶緣膜IF101的情況下，硼（B）或磷（P）可能會從BPSG膜中擴散到p－ 型磊晶層EP等。因此，例如LDMOSFETQH、p通道型的MISFETQP或n通道型的MISFETQN的閾値電壓等可能會產生變動而使電晶體特性劣化。
＜本實施態樣的主要特徴與功效＞ 另一方面，本實施態樣1的半導體裝置的製造方法，在形成了溝部TP之後，藉由使用含有O3 氣體以及TEOS氣體的氣體的CVD法，形成由氧化矽膜所構成的絶緣膜IF1，並藉由絶緣膜IF1，覆蓋溝部TP的側面。接著，藉由PECVD法，形成由氧化矽膜所構成的絶緣膜IF2，並藉由絶緣膜IF2隔著絶緣膜IF1覆蓋溝部TP的側面。接著，藉由使用含有O3 氣體以及TEOS氣體的氣體的CVD法，形成由氧化矽膜所構成的絶緣膜IF3，藉由絶緣膜IF3，在溝部TP內留下空間SP，並閉塞溝部TP。
絶緣膜IF1所包含的O3 TEOS膜，具有良好的高低差覆蓋性，且具有良好的流動性。因此，即使是在溝部TP的側面形成了海扇貝（scallop）狀的凹凸的情況下，亦可使絶緣膜IF1的表面平坦化。
另一方面，絶緣膜IF2所包含的PTEOS膜以及P－SiO膜的其中任一種的高低差覆蓋性，均比O3 TEOS膜的高低差覆蓋性更低，且絶緣膜IF2所包含的PTEOS膜以及P－SiO膜的其中任一種的流動性，均比O3 TEOS膜的流動性更低。因此，形成於開口部OP的側面以及溝部TP的側面的絶緣膜IF2的膜厚，越靠近開口部OP的開口端越厚。換言之，形成於開口部OP的側面的絶緣膜IF2的厚度，比在溝部TP的上部形成於溝部TP的側面的絶緣膜IF2的膜厚更厚，在溝部TP的上部形成於溝部TP的側面的絶緣膜IF2的膜厚，比在溝部TP的底部形成於溝部TP的側面的絶緣膜IF2的膜厚更厚。
因此，可使形成於開口部OP的兩側面以及溝部TP的兩側面的絶緣膜IF2之間的間隔，越靠近開口部OP的開口端越小。換言之，可使形成於開口部OP的兩側面的絶緣膜IF2之間的間隔，比在溝部TP的上部形成於溝部TP的兩側面的絶緣膜IF2之間的間隔更小。然後，可使在溝部TP的上部形成於溝部TP的兩側面的絶緣膜IF2之間的間隔，比在溝部TP的底部形成於溝部TP的兩側面的絶緣膜IF2之間的間隔更小。
另外，絶緣膜IF3所包含的O3 TEOS膜，具有良好的高低差覆蓋性，且具有良好的流動性。因此，形成於開口部OP的側面的絶緣膜IF3的膜厚，與在溝部TP的上部形成於溝部TP的側面的絶緣膜IF3的膜厚，以及，在溝部TP的底部形成於溝部TP的側面的絶緣膜IF3的膜厚，彼此之間大略相等。因此，可在溝部TP內留下空間SP並閉塞溝部TP。
圖25係表示由PTEOS膜所構成的絶緣膜IF2的膜厚與閉塞位置的關係圖。圖25的横軸係表示由PTEOS膜所構成的絶緣膜IF2的膜厚，圖25的縱軸係表示閉塞位置。另外，該由PTEOS膜所構成的絶緣膜IF2的膜厚，係指形成於開口部OP的側面的絶緣膜IF2的膜厚TH22（參照圖21）。另外，圖25係表示在溝部TP的深度DPT為15μm、溝部TP的寬度WDT為1μm、形成於溝部TP的側面的絶緣膜IF1的膜厚TH1為100nm的情況下，由PTEOS膜所構成的絶緣膜IF2的膜厚與閉塞位置的關係。再者，圖25的縱軸，係指從由氧化矽膜所構成的絶緣膜所形成的元件分離區域IR與n＋ 型汲極區域NDL等的p－ 型磊晶層EP的界面算起的閉塞位置CP的高度位置。
如圖25所示的，可知隨著絶緣膜IF2的膜厚的減少，亦即隨著形成於開口部OP的兩側面的絶緣膜IF2之間的間隔DST（參照圖21）的增加，閉塞位置CP會下降。這是因為，隨著形成於開口部OP的兩側面的絶緣膜IF2之間的間隔DST的增加，溝部TP變得難以閉塞，而閉塞位置CP會下降的關係。因此，若根據本實施態樣1，便可藉由調整絶緣膜IF2的膜厚，使閉塞位置CP下降到所期望的位置，並在經過調整的狀態下，於溝部TP內輕易留下空間SP。
另外，在並未形成絶緣膜IF2，而僅藉由由具有良好流動性的O3 TEOS膜所構成的絶緣膜IF1以及IF3閉塞溝部TP的情況下，O3 TEOS膜會填入溝部TP內部，而無法在溝部TP內留下空間SP並閉塞溝部TP。另外，在並未形成絶緣膜IF1以及IF3，而僅藉由由具有比O3 TEOS膜的流動性更低的流動性的PTEOS膜等所構成的絶緣膜IF2閉塞溝部TP的情況下，雖然可在溝部TP內留下空間SP並閉塞溝部TP，然而並無法輕易地使空間SP的閉塞位置CP下降。
另一方面，在本實施態樣1中，形成由具有良好流動性的O3 TEOS膜所構成的絶緣膜IF1，在絶緣膜IF1上，形成由具有比O3 TEOS膜的流動性更低的流動性的PTEOS膜所構成的絶緣膜IF2，在絶緣膜IF3上，形成由具有比PTEOS膜的流動性更高的流動性的O3 TEOS膜所構成的絶緣膜IF3。藉此，便可在溝部TP內留下空間SP並閉塞溝部TP，同時輕易地使空間SP的閉塞位置CP下降。
像這樣，若根據本實施態樣1，便可輕易地使空間SP的閉塞位置CP下降到所期望的位置。因此，例如在研磨絶緣膜IF3，使絶緣膜IF3的表面平坦化時，可防止或抑制絶緣膜IF3的表面的高度位置比空間SP的閉塞位置CP更低。另外，可防止或抑制空間SP露出於絶緣膜IF3的表面且研磨用的漿料進入到空間SP內，以及，在之後的洗淨步驟中洗淨液進入到空間SP內。因此，可防止或抑制之後因為將進入到空間SP內的漿料或洗淨液從空間SP吹出而產生異物，並防止或抑制半導體裝置的形狀發生缺陷，進而使半導體裝置的性能提高。
另外，由於在使絶緣膜IF3的表面平坦化之後，絶緣膜IF3的表面的高度位置會下降，故可使貫通絶緣膜IFT以及絶緣膜HM1並到達例如n＋ 型源極區域NSL等的接觸孔CH（參照圖23）的深度相對於寬度的比（亦即深寬比）降低。因此，能夠以形狀精度良好的方式形成接觸孔CH以及栓塞PG（參照圖23），並可使半導體裝置的性能提高。
或者，由於本實施態樣1與比較例不同，並未形成由BPSG膜所構成的絶緣膜IF101，故並無硼（B）或磷（P）從BPSG膜中擴散到p－ 型磊晶層之虞。因此，可防止或抑制例如LDMOSFETQH、p通道型的MISFETQP以及n通道型的MISFETQN的閾値電壓等發生變動而導致電晶體特性劣化。
另外，藉由在溝部TP內形成空間SP，可降低DTI構造DS所分離的元件的漏電流，提高崩潰電壓，並緩和與溝部TP接觸之部位的電場強度。
另外，藉由在溝部TP內形成空間SP，便可抑制妨礙空乏層延伸的來自鄰接元件的電場作用（亦即逆場板效應），結果可使分離耐壓提高。另外，藉由在溝部TP內形成空間SP，可降低溝部TP內的應力，故亦可抑制因為該應力而產生的結晶缺陷。
或者，藉由在元件分離區域IR形成DTI構造DS，可緩和應力集中在溝部TP的上部的情況。藉此，便可更進一步抑制結晶缺陷的產生。
［實施態樣2］ 實施態樣1的半導體裝置的製造方法，在形成與開口部連通並到達半導體基板的厚度方向的中途的溝部之後，在溝部內形成絶緣膜，藉由絶緣膜，在溝部內留下空間，並閉塞溝部。除此之外，實施態樣2的半導體裝置的製造方法，更在形成溝部之後且形成絶緣膜之前，使開口部的側面比溝部的側面更往後退。
本實施態樣2的半導體裝置的構造，與實施態樣1的半導體裝置的構造相同，故省略其説明。
＜半導體裝置的製造方法＞ 接著，針對本實施態樣2的半導體裝置的製造方法進行説明。圖26～圖38，係實施態樣2的半導體裝置的製造步驟中的主要部位剖面圖。圖26～圖38，係表示DTI構造的周邊構造的擴大剖面圖。
另外，圖29～圖31、圖34以及圖38，為了更容易理解，係顯示出在DTI構造的兩側形成MISFET的情況。然而，如實施態樣1的圖3所示的，DTI構造DS，亦可形成在LDMOSFETQH與p通道型的MISFETQP之間，或是形成在其他各種元件之間。
本實施態樣2，亦進行與在實施態樣1中參照圖7～圖12所説明的步驟（圖5的步驟S11～步驟S16）同樣的步驟，形成絶緣膜HM1以及絶緣膜HM2。
接著，本實施態樣2，亦進行在實施態樣1中參照圖14以及圖15所説明的步驟（圖6的步驟S171以及步驟S172），對例如由單結晶矽（Si）所構成的半導體基板SUB進行乾蝕刻，以形成溝部TP。
在形成該溝部TP時，於溝部TP的側面所露出之部分的矽受到蝕刻，如圖26所示的，溝部TP的側面有時會比開口部OP的側面更往後退。在此情況下，開口部OP的寬度WDO比溝部TP的寬度WDT更狹窄，空間SP的閉塞位置CP（參照後述的圖31）可能會上升。
因此，本實施態樣2，在形成了溝部TP之後，例如使用氟酸（HF）進行濕蝕刻。藉此，除去由氧化矽膜所構成的絶緣膜HM2。另外，蝕刻除去在開口部OP的側面所露出之部分的絶緣膜HM1以及元件分離區域IR。
藉此，如圖27所示的，使在開口部OP的側面所露出之部分的絶緣膜HM1的側面，以及，在開口部OP的側面所露出之部分的由絶緣膜所形成的元件分離區域IR的側面，比溝部TP的側面更往後退。換言之，令開口部OP的側面比溝部TP的側面更往後退。因此，開口部OP的寬度WDO比溝部TP的寬度WDT更寬。換言之，溝部TP的寬度WDT比開口部OP的寬度WDO更狹窄。在此，空間SP的閉塞位置CP，因為寬度比開口部OP相對更狹窄的溝部TP而受到影響。因此，可使空間SP的閉塞位置CP（參照後述的圖31）下降。
吾人可實行以下的方法，作為使該開口部OP的側面比溝部TP的側面更往後退的方法的第1變化實施例。
本第1變化實施例，在形成了溝部TP之後，進行例如使用含有氧（O2 ）氣以及三氟甲烷（CHF3 ）氣體的氣體的等向性乾蝕刻以及熱磷酸的濕蝕刻二者或其中任一者。藉此，如圖28所示的，使在開口部OP的側面所露出之部分的由氮化矽膜所構成的絶緣膜HM1的側面，比溝部TP的側面更往後退。
接著，例如使用氟酸（HF）進行濕蝕刻。藉此，如圖27所示的，蝕刻除去由氧化矽膜所構成的絶緣膜HM2。另外，藉由蝕刻在開口部OP的側面所露出之部分的由氧化矽膜所構成的元件分離區域IR，使元件分離區域IR的側面比溝部TP的側面更往後退。此時，藉由預先使在開口部OP的側面所露出之部分的絶緣膜HM1的側面比溝部TP的側面更往後退，便可防止或抑制絶緣膜HM1的端部從元件分離區域IR的側面伸出成屋簷狀。
本實施態樣2以及本第1變化實施例，接著，進行與在實施態樣1中參照圖18所説明的步驟（圖6的步驟S173）同樣的步驟，如圖29所示的，形成絶緣膜IF1，藉由絶緣膜IF1，覆蓋開口部OP的側面以及溝部TP的側面。然後，進行與在實施態樣1中參照圖20所説明的步驟（圖6的步驟S174）同樣的步驟，如圖30所示的，形成絶緣膜IF2，藉由絶緣膜IF2，隔著絶緣膜IF1覆蓋開口部OP的側面以及溝部TP的側面。然後，進行與在實施態樣1中參照圖21所説明的步驟（圖6的步驟S175）同樣的步驟，如圖31所示的，形成絶緣膜IF3，藉由絶緣膜IF3，在溝部TP內留下空間SP並閉塞溝部TP。
在本實施態樣2以及本第1變化實施例中，由於開口部OP的側面比溝部TP的側面更往後退，故可使形成於開口部OP的兩側面的絶緣膜IF2之間的間隔擴大，進而能夠輕易地使空間SP的閉塞位置CP下降。
之後，進行在實施態樣1中參照圖22、圖4以及圖23所説明的步驟（圖6的步驟S176、步驟S177以及圖5的步驟S18）以及其以後的步驟，便可製造出本實施態樣2的半導體裝置。
或者，吾人可實行以下的方法，作為使開口部OP的側面比溝部TP的側面更往後退的方法的第2變化實施例。
本第2變化實施例，在形成了溝部TP之後，例如使用氟酸（HF）進行濕蝕刻。此時，不完全除去由氧化矽膜所構成的絶緣膜HM2，而係調整成除去一部分，如圖32所示的，使在開口部OP的側面所露出之部分的由氧化矽膜所構成的絶緣膜HM2的端部，比溝部TP的側面更往後退。另外，藉由蝕刻在開口部OP的側面所露出之部分的由氧化矽膜所構成的元件分離區域IR，使元件分離區域IR的側面比溝部TP的側面更往後退。
接著，進行異向性乾蝕刻，除去從後退之絶緣膜HM2的端部以及後退之元件分離區域IR的側面突出的部分的由氮化矽膜所構成的絶緣膜HM1。藉此，如圖33所示的，除去並未從上下被絶緣膜HM2與元件分離區域IR所夾住的部分的由氮化矽膜所構成的絶緣膜HM1，使絶緣膜HM1的側面比溝部TP的側面更往後退。
在本實施態樣2的第2變化實施例中，接著，進行與在實施態樣1中參照圖18、圖20以及圖21所説明的步驟（圖6的步驟S173～步驟S175）同樣的步驟。藉此，如圖34所示的，藉由絶緣膜IF1，覆蓋開口部OP的側面以及溝部TP的側面，藉由絶緣膜IF2，隔著絶緣膜IF1覆蓋開口部OP的側面以及溝部TP的側面，藉由絶緣膜IF3，在溝部TP內留下空間SP並閉塞溝部TP。
在本第2變化實施例中，由於開口部OP的側面比溝部TP的側面更往後退，故可使形成於開口部OP的兩側面的絶緣膜IF2之間的間隔擴大，進而能夠輕易地使空間SP的閉塞位置CP下降。
然而，本第2變化實施例，在絶緣膜HM1與絶緣膜IF1之間殘留絶緣膜HM2此點，與實施態樣2不同。
之後，進行在實施態樣1中參照圖22、圖4以及圖23所説明的步驟（圖6的步驟S176、步驟S177以及圖5的步驟S18）以及其以後的步驟，便可製造出本實施態樣2的半導體裝置。
或者，吾人可實行以下的方法，作為使開口部OP的側面比溝部TP的側面更往後退的方法的第3變化實施例。
本第3變化實施例，在形成了溝部TP之後，例如使用氟酸（HF）進行濕蝕刻。藉此，除去由氧化矽膜所構成的絶緣膜HM2。另外，除去在開口部OP的側面所露出之部分的由氧化矽膜所構成的元件分離區域IR，如圖35所示的，使元件分離區域IR的側面比溝部TP的側面更往後退。亦即，使開口部OP的側面的一部分比溝部TP的側面更往後退。此時，由氮化矽膜所構成的絶緣膜HM1的端部從元件分離區域IR的側面伸出成屋簷狀。
本第3變化實施例，接著，進行與在實施態樣1中參照圖18以及圖20所説明的步驟（圖6的步驟S173以及步驟S174）同樣的步驟。藉此，如圖36所示的，藉由絶緣膜IF1，覆蓋開口部OP的側面以及溝部TP的側面，並藉由絶緣膜IF2，隔著絶緣膜IF1覆蓋開口部OP的側面以及溝部TP的側面。
然而，在本實施態樣2的第3變化實施例中，由於絶緣膜HM1的端部從元件分離區域IR的側面伸出成屋簷狀，故形成於開口部OP的兩側面的絶緣膜IF2之間的間隔縮小。
接著，用電漿蝕刻覆蓋開口部OP的側面的絶緣膜IF2。較佳的態樣為，例如使用比高頻電漿（Radio Frequency Plasma）等的一般電漿更高密度的高密度電漿（High Density Plasma；HDP）進行蝕刻。藉此，如圖37所示的，在開口部OP的開口端附近，絶緣膜IF2、絶緣膜IF1以及絶緣膜HM1受到蝕刻，形成於開口部OP的兩側面的絶緣膜IF2之間的間隔擴大。
接著，進行與在實施態樣1中參照圖21所説明的步驟（圖6的步驟S175）同樣的步驟，如圖38所示的，藉由絶緣膜IF3，在溝部TP內留下空間SP並閉塞溝部TP。
本第3變化實施例，使用HDP進行蝕刻，使形成於開口部OP的兩側面的絶緣膜IF2之間的間隔擴大，藉此便可輕易地使空間SP的閉塞位置CP下降。
之後，進行在實施態樣1中參照圖22、圖4以及圖23所説明的步驟（圖6的步驟S176、步驟S177以及圖5的步驟S18）以及其以後的步驟，便可製造出本實施態樣2的半導體裝置。
＜本實施態樣的主要特徴與功效＞ 本實施態樣2的半導體裝置的製造方法，具備與實施態樣1的半導體裝置的製造方法的特徴相同的特徴。因此，本實施態樣2的半導體裝置的製造方法，具有與實施態樣1的半導體裝置的製造方法所具有的功效相同的功效。
除此之外，本實施態樣2的半導體裝置的製造方法，更在形成溝部TP之後且形成絶緣膜IF1之前，使至少開口部OP的側面的一部分，比溝部TP的側面更往後退。藉此，開口部OP的寬度WDO比溝部TP的寬度WDT更寬。換言之，溝部TP的寬度WDT比開口部OP的寬度WDO更狹窄。在此，空間SP的閉塞位置CP，因為寬度比開口部OP相對更狹窄的溝部TP而受到影響。因此，可確實地使空間SP的閉塞位置CP下降。
像這樣，若根據本實施態樣2，比起實施態樣1而言，便可更容易使空間SP的閉塞位置CP下降到所期望的位置。因此，例如在研磨絶緣膜IF3，使絶緣膜IF3的表面平坦化時，便可更確實地防止或抑制絶緣膜IF3的表面的高度位置比空間SP的閉塞位置CP更低。另外，可更確實地防止或抑制空間SP露出於絶緣膜IF3的表面而漿料進入到空間SP內以及在之後的洗淨步驟中洗淨液進入到空間SP內。
因此，之後，可更確實地防止或抑制因為將進入到空間SP內的漿料或洗淨液從空間SP吹出而產生異物，故可更確實地防止或抑制半導體裝置的形狀發生缺陷，進而更確實地使半導體裝置的性能提高。
以上，係根據實施態樣具體説明本發明人的發明，本發明並非僅限於上述實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。
CH‧‧‧接觸孔
CHP‧‧‧半導體晶片
CP、CP100‧‧‧閉塞位置
DPT‧‧‧深度
DS‧‧‧DTI構造
DST‧‧‧間隔
EP‧‧‧p－型磊晶層
GE、GEH、GEN、GEP‧‧‧閘極電極
GI‧‧‧閘極絶緣膜
HM1、HM2‧‧‧絶緣膜
HMA‧‧‧高耐壓MOS區域
HV‧‧‧輸出驅動部
IF1～IF4、IF101、IF102、IFT、IFT100‧‧‧絶緣膜
IL1～IL3‧‧‧層間絶緣膜
IR‧‧‧元件分離區域
LG‧‧‧邏輯部
LMA‧‧‧低耐壓MOS區域
M1～M3‧‧‧配線
NBR‧‧‧n型埋入區域
NDH、NDL‧‧‧n＋型汲極區域
NODH‧‧‧n型偏置汲極區域
NSH、NSL‧‧‧n＋型源極區域
NWL‧‧‧n型井區域
OIF‧‧‧偏置絶緣膜
OP‧‧‧開口部
PCH‧‧‧p＋型接觸區域
PDL‧‧‧p＋型汲極區域
PG、PG1、PG2‧‧‧栓塞
PSH、PSL‧‧‧p＋型源極區域
PWH、PWL‧‧‧p型井區域
QH‧‧‧LDMOSFET
QN、QP‧‧‧MISFET
RP‧‧‧抗蝕劑圖案
SIL‧‧‧矽化物層
SP、SP100‧‧‧空間
SUB‧‧‧半導體基板
SW‧‧‧側壁間隔件
TH1、TH21、TH22‧‧‧膜厚
TP‧‧‧溝部
WDO、WDT‧‧‧寬度
S11~S18、S171~S177‧‧‧步驟
［圖1］係表示實施態樣1的半導體裝置的構造的俯視圖。 ［圖2］係表示實施態樣1的半導體裝置的構造的部分斷開立體圖。 ［圖3］係表示實施態樣1的半導體裝置的構造的主要部位剖面圖。 ［圖4］係表示實施態樣1的半導體裝置的構造的主要部位剖面圖。 ［圖5］係表示實施態樣1的半導體裝置的製造步驟的一部分的製造步驟流程圖。 ［圖6］係表示實施態樣1的半導體裝置的製造步驟的一部分的製造步驟流程圖。 ［圖7］係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。 ［圖8］係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。 ［圖9］係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。 ［圖10］係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。 ［圖11］係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。 ［圖12］係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。 ［圖13］係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。 ［圖14］係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。 ［圖15］係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。 ［圖16］係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。 ［圖17］係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。 ［圖18］係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。 ［圖19］係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。 ［圖20］係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。 ［圖21］係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。 ［圖22］係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。 ［圖23］係實施態樣1的半導體裝置的製造步驟中的主要部位剖面圖。 ［圖24］係比較例的半導體裝置的製造步驟中的主要部位剖面圖。 ［圖25］係表示由PTEOS膜所構成的絶緣膜的膜厚與閉塞位置的關係圖。 ［圖26］係實施態樣2的半導體裝置的製造步驟中的主要部位剖面圖。 ［圖27］係實施態樣2的半導體裝置的製造步驟中的主要部位剖面圖。 ［圖28］係實施態樣2的半導體裝置的製造步驟中的主要部位剖面圖。 ［圖29］係實施態樣2的半導體裝置的製造步驟中的主要部位剖面圖。 ［圖30］係實施態樣2的半導體裝置的製造步驟中的主要部位剖面圖。 ［圖31］係實施態樣2的半導體裝置的製造步驟中的主要部位剖面圖。 ［圖32］係實施態樣2的半導體裝置的製造步驟中的主要部位剖面圖。 ［圖33］係實施態樣2的半導體裝置的製造步驟中的主要部位剖面圖。 ［圖34］係實施態樣2的半導體裝置的製造步驟中的主要部位剖面圖。 ［圖35］係實施態樣2的半導體裝置的製造步驟中的主要部位剖面圖。 ［圖36］係實施態樣2的半導體裝置的製造步驟中的主要部位剖面圖。 ［圖37］係實施態樣2的半導體裝置的製造步驟中的主要部位剖面圖。 ［圖38］係實施態樣2的半導體裝置的製造步驟中的主要部位剖面圖。
CP‧‧‧閉塞位置
DST‧‧‧間隔
EP‧‧‧p-型磊晶層
GE‧‧‧閘極電極
GI‧‧‧閘極絶緣膜
HM1‧‧‧絶緣膜
IF1~IF3‧‧‧絶緣膜
IR‧‧‧元件分離區域
NBR‧‧‧n型埋入區域
NDL‧‧‧n+型汲極區域
NSL‧‧‧n+型源極區域
OP‧‧‧開口部
PWL‧‧‧p型井區域
QN‧‧‧MISFET
SIL‧‧‧矽化物層
SP‧‧‧空間
SUB‧‧‧半導體基板
SW‧‧‧側壁間隔件
TH22‧‧‧膜厚
TP‧‧‧溝部

Claims (15)

  1. 一種半導體裝置的製造方法，其特徵為包含： （a）於半導體基板的主面，形成溝部的步驟； （b）在該溝部內以及該半導體基板的該主面上，藉由使用含有臭氧氣體以及四乙氧基矽烷氣體之第1氣體的化學氣相沉積法，形成由氧化矽膜所構成的第1絶緣膜的步驟； （c）在該第1絶緣膜上，藉由電漿化學氣相沉積法，形成由氧化矽膜所構成的第2絶緣膜的步驟；以及 （d）在該第2絶緣膜上，藉由使用含有臭氧氣體以及四乙氧基矽烷氣體之第2氣體的化學氣相沉積法，形成由氧化矽膜所構成的第3絶緣膜的步驟； 在該（b）步驟中，藉由該第1絶緣膜，覆蓋該溝部的第1側面； 在該（c）步驟中，藉由該第2絶緣膜，隔著該第1絶緣膜覆蓋該溝部的該第1側面； 在該（d）步驟中，藉由該第3絶緣膜，在該溝部內留下空間並閉塞該溝部。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其中更包含： （e）在該第3絶緣膜上，藉由電漿化學氣相沉積法，形成由氧化矽膜所構成的第4絶緣膜的步驟。
  3. 如申請專利範圍第1項之半導體裝置的製造方法，其中更包含： （f）於該半導體基板的該主面，形成第5絶緣膜的步驟； 以及 （g）形成貫通該第5絶緣膜並到達該半導體基板之開口部的步驟；  在該（a）步驟中，蝕刻在該開口部所露出之該半導體基板，藉此形成與該開口部連通的該溝部； 在該（b）步驟中，藉由該第1絶緣膜，覆蓋該開口部的第2側面； 在該（c）步驟中，藉由該第2絶緣膜，隔著該第1絶緣膜覆蓋該開口部的該第2側面； 該半導體裝置的製造方法更包含： （h）於該（a）步驟之後且於該（b）步驟之前，使該開口部的該第2側面，比該溝部的該第1側面更往後退的步驟。
  4. 如申請專利範圍第3項之半導體裝置的製造方法，其中更包含： （i）在該第5絶緣膜上，形成由氮化矽膜所構成的第6絶緣膜的步驟； 在該（f）步驟中，形成由氧化矽膜所構成的該第5絶緣膜； 在該（g）步驟中，形成貫通該第6絶緣膜以及該第5絶緣膜並到達該半導體基板的該開口部。
  5. 如申請專利範圍第4項之半導體裝置的製造方法，其中更包含： （j）在該第6絶緣膜上，形成由氧化矽膜所構成的第7絶緣膜的步驟； 在該（g）步驟中，形成貫通該第7絶緣膜、該第6絶緣膜以及該第5絶緣膜並到達該半導體基板的該開口部； 該（h）步驟包含： （h1）蝕刻在該開口部的該第2側面所露出之部分的該第6絶緣膜，藉此使該第6絶緣膜比該溝部的該第1側面更往後退的步驟；以及 （h2）在該（h1）步驟之後，蝕刻除去該第7絶緣膜，並蝕刻在該開口部的該第2側面所露出之部分的該第5絶緣膜，藉此使該第5絶緣膜比該溝部的該第1側面更往後退的步驟。
  6. 如申請專利範圍第4項之半導體裝置的製造方法，其中更包含： （k）在該第6絶緣膜上，形成由氧化矽膜所構成的第8絶緣膜的步驟； 在該（g）步驟中，形成貫通該第8絶緣膜、該第6絶緣膜以及該第5絶緣膜並到達該半導體基板的該開口部； 該（h）步驟包含： （h3）蝕刻該第8絶緣膜，使其比該溝部的該第1側面更往後退，蝕刻在該開口部的該第2側面所露出之部分的該第5絶緣膜，藉此使該第5絶緣膜比該溝部的該第1側面更往後退的步驟；以及 （h4）在該（h3）步驟之後，蝕刻該第6絶緣膜，使其比該溝部的該第1側面更往後退的步驟。
  7. 如申請專利範圍第3項之半導體裝置的製造方法，其中更包含： （l）在該第5絶緣膜上，形成由氮化矽膜所構成的第9絶緣膜的步驟；以及 （m）在該第9絶緣膜上，形成由氧化矽膜所構成的第10絶緣膜的步驟； 在該（f）步驟中，形成由氧化矽膜所構成的該第5絶緣膜； 在該（g）步驟中，形成貫通該第10絶緣膜、該第9絶緣膜以及該第5絶緣膜並到達該半導體基板的該開口部； 在該（h）步驟中，蝕刻除去該第10絶緣膜，並蝕刻在該開口部的該第2側面所露出之部分的該第5絶緣膜，藉此使該第5絶緣膜比該溝部的該第1側面更往後退； 該半導體裝置的製造方法，更包含： （n）於該（c）步驟之後且於該（d）步驟之前，用電漿蝕刻覆蓋該開口部的該第2側面的該第2絶緣膜的步驟。
  8. 如申請專利範圍第1項之半導體裝置的製造方法，其中，在該（c）步驟中，以並未閉塞該溝部的方式，形成該第2絶緣膜。
  9. 如申請專利範圍第1項之半導體裝置的製造方法，其中，在該（c）步驟中，藉由使用含有四乙氧基矽烷氣體的第3氣體的電漿化學氣相沉積法，形成該第2絶緣膜。
  10. 如申請專利範圍第1項之半導體裝置的製造方法，其中，在該（c）步驟中，藉由使用含有矽烷氣體的第4氣體的電漿化學氣相沉積法，形成該第2絶緣膜。
  11. 如申請專利範圍第2項之半導體裝置的製造方法，其中，在該（e）步驟中，藉由使用含有四乙氧基矽烷氣體的第5氣體的電漿化學氣相沉積法，形成該第4絶緣膜。
  12. 如申請專利範圍第2項之半導體裝置的製造方法，其中，在該（e）步驟中，藉由使用含有矽烷氣體的第6氣體的電漿化學氣相沉積法，形成該第4絶緣膜。
  13. 如申請專利範圍第1項之半導體裝置的製造方法，其中更包含： （o）在該（a）步驟之前，於該半導體基板的該主面形成半導體元件的步驟； 在該（b）步驟中，藉由該第1絶緣膜，覆蓋該半導體元件。
  14. 如申請專利範圍第13項之半導體裝置的製造方法，其中， 在該（a）步驟中，以在俯視下包圍該半導體元件的方式，形成該溝部。
  15. 如申請專利範圍第13項之半導體裝置的製造方法，其中，該半導體元件為LDMOSFET。
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