JP6559499B2 - 半導体装置の製造方法 - Google Patents

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Description

本開示は、半導体装置の製造方法に関し、特に、溝を有する半導体装置の製造方法に関するものである。
高アスペクト比の溝内に絶縁膜を充填した素子分離（Deep Trench Isolation：ＤＴＩ）構造は、たとえば特開２０１１−１５１１２１号公報に開示されている。
この公報に記載の技術では、半導体基板の表面にソース領域およびドレイン領域を有する高耐圧ＭＯＳトランジスタが完成される。そのトランジスタを平面視において取り囲む溝が半導体基板の表面に形成される。そのトランジスタ上を覆うように、かつ溝内に中空を形成するようにトランジスタ上および溝に絶縁膜が形成される。
上記のようにＤＴＩ構造が形成された後に、半導体基板にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの電子素子が形成される。
特開２０１１−１５１１２１号公報
一方で、溝を形成する際には、酸化膜をトランジスタのゲート上に形成し、当該酸化膜をマスクとして異方性エッチングにより溝が形成される。そして、その後、溝内部に中空を形成するように絶縁膜が形成される。
この異方性エッチングの際に、酸化膜も所定膜厚分エッチング除去されることになる。当該異方性エッチング後の酸化膜の膜厚は、ウェハ面内でばらつくことになる。この絶縁膜の膜厚のばらつきは、コンタクトを形成する際の層間のばらつきを生じさせ、トランジスタ特性のばらつきの原因にもなる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施例によれば、半導体装置の製造方法であって、半導体基板の主表面に、複数のゲート電極を形成する工程と、複数のゲート電極間を埋め込むように複数のゲート電極上に第１の絶縁膜を形成する工程とを備える。さらに、第１の絶縁膜に対して材質が異なる第２の絶縁膜を第１の絶縁膜上に形成する工程と、第２の絶縁膜に対して材質が異なる第３の絶縁膜を第２の絶縁膜上に形成する工程とを備える。さらに、第３の絶縁膜上に感光体パターンを形成する工程と、感光体パターンをマスクとしてエッチングすることにより第１から第３の絶縁膜を貫通して半導体基板に達する溝を形成する工程とを備える。さらに、第３の絶縁膜が露出するように感光体パターンを除去する工程と、露出した第３の絶縁膜をマスクとしてエッチングすることにより溝を半導体基板の内部に延伸させる工程と、第３の絶縁膜と第２の絶縁膜とを除去する工程と、溝内に中空空間が生じるように溝内と第１の絶縁膜上とに第４の絶縁膜を形成する工程とを備える。
一実施例によれば、第３の絶縁膜をマスクとしてエッチングした後、第３の絶縁膜と第２の絶縁膜とを除去するためウェハ面内での絶縁膜のばらつき部分を除去することが可能である。これにより、絶縁膜の膜厚のばらつきを抑制してトランジスタの特性のばらつきを抑制することが可能である。
実施形態１に基づくチップ状態の半導体装置の構成を説明する概略平面図である。 図１に示す素子形成領域が平面視において溝に取り囲まれた様子を示す一部破断斜視図である。 図２で溝に取り囲まれた素子であって、実施形態１における半導体装置の構成を示す概略断面図である。 実施形態１に基づく半導体装置の製造方法の第１工程を示す概略断面図である。 実施形態１に基づく半導体装置の製造方法の第２工程を示す概略断面図である。 実施形態１に基づく半導体装置の製造方法の第３工程を示す概略断面図である。 実施形態１に基づく半導体装置の製造方法の第４工程を示す概略断面図である。 実施形態１に基づく半導体装置の製造方法の第５工程を示す概略断面図である。 実施形態１に基づく半導体装置の製造方法の第６工程を示す概略断面図である。 実施形態１に基づく半導体装置の製造方法の第７工程を示す概略断面図である。 実施形態１に基づく半導体装置の製造方法の第８工程を示す概略断面図である。 実施形態１に基づく半導体装置の製造方法の第９工程を示す概略断面図である。 実施形態１に基づく半導体装置の製造方法の第１０工程を示す概略断面図である。 比較例として従来例の半導体基板の上面にレジストパターンが形成された状態を模式的に示す断面図である。 レジストパターンをマスクにしてエッチングを行なった状態を模式的に示す断面図である。 実施形態２に基づく半導体装置の製造方法の第２工程を示す概略断面図である。 実施形態２に基づく半導体装置の製造方法の第２工程を模式的に説明する図である。 実施形態２に基づく半導体装置の製造方法の第３工程を示す概略断面図である。 実施形態２に基づく半導体装置の製造方法の第３工程を模式的に説明する図である。 実施形態２に基づく半導体装置の製造方法の第４工程を示す概略断面図である。 実施形態２に基づく半導体装置の製造方法の第４工程を模式的に説明する図である。 実施形態２に基づく半導体装置の製造方法の第５工程を示す概略断面図である。 実施形態２に基づく半導体装置の製造方法の第５工程を模式的に説明する図である。 実施形態２に基づく半導体装置の製造方法の第６工程を示す概略断面図である。 実施形態２に基づく半導体装置の製造方法の第６工程を模式的に説明する図である。 実施形態３に基づく半導体装置の製造方法の第２工程を示す概略断面図である。 実施形態３に基づく半導体装置の製造方法の第２工程を模式的に説明する図である。 実施形態３に基づく半導体装置の製造方法の第３工程を示す概略断面図である。 実施形態３に基づく半導体装置の製造方法の第３工程を模式的に説明する図である。 実施形態３に基づく半導体装置の製造方法の第４工程を示す概略断面図である。 実施形態３に基づく半導体装置の製造方法の第４工程を模式的に説明する図である。 実施形態３に基づく半導体装置の製造方法の第５工程を示す概略断面図である。 実施形態３に基づく半導体装置の製造方法の第５工程を模式的に説明する図である。 実施形態３に基づく半導体装置の製造方法の第６工程を示す概略断面図である。 実施形態３に基づく半導体装置の製造方法の第６工程を模式的に説明する図である。 実施形態４に基づく半導体装置の製造方法の第２工程を示す概略断面図である。 実施形態４に基づく半導体装置の製造方法の第３工程を示す概略断面図である。 実施形態４に基づく半導体装置の製造方法の第４工程を示す概略断面図である。 実施形態６に基づく半導体装置の製造方法の追加工程を示す概略断面図である。
実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
（実施形態１）
図１は、実施形態１に基づくチップ状態の半導体装置の構成を説明する概略平面図である。
図１を参照して、ＢｉＣ−ＤＭＯＳ（Bipolar Complementary Double-diffused Metal Oxide Semiconductor）の半導体チップＣＰは、たとえば低耐圧のＣＭＯＳ（Complementary MOS）トランジスタを集積したようなロジック部ＬＧと、高耐圧素子を用いた出力ドライバ部ＨＶとを有している。上記のロジック部ＬＧではその形成領域がＤＴＩ構造を成す溝ＤＴＲによって平面視において取り囲まれている。また、出力ドライバ部ＨＶでは素子の１つ１つの形成領域がＤＴＩ構造を成す溝ＤＴＲによって平面視において取り囲まれている。
図２は、図１に示す素子形成領域が平面視において溝に取り囲まれた様子を示す一部破断斜視図である。
図２を参照して、たとえば出力ドライバ部ＨＶでは、１つ１つの高耐圧素子の素子形成領域ＤＦＲがＤＴＩ構造をなす溝ＤＴＲにより平面的に取り囲まれている。この溝ＤＴＲは半導体基板ＳＵＢの表面に形成されている。
次に、上記の高耐圧素子として高耐圧の横型ＭＯＳトランジスタを用いた場合について説明する。
図３は、図２で溝に取り囲まれた素子であって、実施形態１における半導体装置の構成を示す概略断面図である。
図３を参照して、半導体基板ＳＵＢはたとえばシリコンよりなっており、主表面に選択的に溝ＳＴＲを有している。この溝ＳＴＲ内には埋め込み絶縁膜ＢＩＬが形成されている。この溝ＳＴＲと埋め込み絶縁膜ＢＩＬとによりＳＴＩ（Shallow Trench Isolation）構造が構成されている。
半導体基板ＳＵＢのｐ型領域ＰＲ上にはｐ-エピタキシャル領域ＥＰ１と、ｎ型埋め込み領域ＮＢＲとが形成されている。ｎ型埋め込み領域ＮＢＲ上には、ｐ型埋め込み領域ＰＢＲが選択的に形成されている。これらｎ型埋め込み領域ＮＢＲおよびｐ型埋め込み領域ＰＢＲ上には、ｐ-エピタキシャル領域ＥＰ２が形成されている。
上記のｐ-エピタキシャル領域ＥＰ２内であって半導体基板ＳＵＢの表面に、高耐圧の横型ＭＯＳトランジスタが形成されている。この高耐圧の横型ＭＯＳトランジスタは、ｎ型オフセット領域ＮＯＲと、ｎ型ウエル領域ＮＷＲと、ｐ型ウエル領域ＰＷＲと、ｎ+ドレイン領域ＤＲと、ｎ+ソース領域ＳＯと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを主に有している。
ｎ型オフセット領域ＮＯＲは、ｐ-エピタキシャル領域ＥＰ２とｐｎ接合を構成するように半導体基板ＳＵＢの表面に形成されている。ｎ型ウエル領域ＮＷＲはｎ型オフセット領域ＮＯＲと接するように形成されており、ｎ+ドレイン領域ＤＲはｎ型ウエル領域ＮＷＲと接するように半導体基板ＳＵＢの表面に形成されている。
ｐ型ウエル領域ＰＷＲは、ｐ-エピタキシャル領域ＥＰ２内であって半導体基板ＳＵＢの表面に形成されている。ｎ+ソース領域ＳＯは、ｐ型ウエル領域ＰＷＲとｐｎ接合を構成するように半導体基板ＳＵＢの表面に形成されている。ｎ+ソース領域ＳＯとｎ型オフセット領域ＮＯＲとの間には、半導体基板ＳＵＢの表面に沿ってｐ型ウエル領域ＰＷＲとｐ-エピタキシャル領域ＥＰ２とが挟まれている。
ゲート電極層ＧＥは、ｎ+ソース領域ＳＯとｎ型オフセット領域ＮＯＲとに挟まれるｐ型ウエル領域ＰＷＲとｐ-エピタキシャル領域ＥＰ２とにゲート絶縁膜ＧＩを介在して対向するように半導体基板ＳＵＢ上に形成されている。またゲート電極層ＧＥの一方端部は、ｎ型オフセット領域ＮＯＲ内に形成されたＳＴＩ構造上に乗り上げている。ゲート電極層ＧＥの側壁を追うように側壁絶縁層ＳＷが形成されている。
実施形態においては、ｎ+ソース領域ＳＯ、ｎ+ドレイン領域ＤＲおよびゲート電極層ＧＥのそれぞれの表面上にシリサイド層ＳＣが形成されていることが好ましいが、シリサイド層ＳＣは省略されてもよい。
またｐ-エピタキシャル領域ＥＰ２内には、ｐ型埋め込み領域ＰＢＲに接するようにｐ型シンカー（sinker）領域ＰＤＲが形成されており、このｐ型シンカー領域ＰＤＲの半導体基板ＳＵＢの表面側にｐ型ウエル領域ＰＷＲとｐ+コンタクト領域ＰＣＲとが形成されている。ｐ+コンタクト領域ＰＣＲとｎ+ソース領域ＳＯとを電気的に分離するために、ｐ+コンタクト領域ＰＣＲとｎ+ソース領域ＳＯとの間の半導体基板ＳＵＢの表面にはＳＴＩ構造が形成されている。
またｐ-エピタキシャル領域ＥＰ２内には、ｎ型埋め込み領域ＮＢＲに接するようにｎ型シンカー領域ＮＤＲが形成されており、このｎ型シンカー領域ＮＤＲの半導体基板ＳＵＢの表面側にｎ型ウエル領域ＮＷＲとｎ+コンタクト領域ＮＣＲとが形成されている。ｎ+コンタクト領域ＮＣＲとｐ+コンタクト領域ＰＣＲとのそれぞれの表面上にはシリサイド層ＳＣが形成されていることが好ましいが、シリサイド層ＳＣは省略されてもよい。
上記の高耐圧横型ＭＯＳトランジスタ上を覆うように、絶縁膜ＩＬ１、絶縁膜ＩＬ２、マスク材ＭＫおよび絶縁膜ＩＩが順に積層されている。絶縁膜ＩＬ１はたとえばシリコン酸化膜であり、絶縁膜ＩＬ２はたとえばシリコン窒化膜である。マスク材ＭＫは、たとえばシリコン酸化膜である。絶縁膜ＩＬ１、絶縁膜ＩＬ２、マスク材ＭＫは、複数のゲート電極層ＧＥのゲート電極間を埋め込むようにゲート電極層ＧＥ上に形成される。絶縁膜ＩＩは、マスク材ＭＫを覆うように形成されている。
絶縁膜ＩＩは、たとえばＢＰ−ＴＥＯＳ（Boro-Phospho-Tetra-Ethyl-Ortho-Silicate）と、その上にプラズマＣＶＤ（Chemical Vapor Deposition）法により形成されたシリコン酸化膜との積層構造よりなっている。なお、絶縁膜ＩＩに含まれるＢＰ−ＴＥＯＳ（ＢＰＳＧ：Boro-Phosphate Silicate Glass）は、Ｐ−ＴＥＯＳ（ＰＳＧ：Phosphorus Silicon Glass）、Ｂ−ＴＥＯＳ（ＢＳＧ：Boro Silicata Glass）のようなＩＩＩ族元素およびＶ族元素の少なくともいずれかの不純物を含んだ絶縁膜であればよい。
絶縁膜ＩＬ１、絶縁膜ＩＬ２、マスク材ＭＫおよび絶縁膜ＩＩにはコンタクトホールＣＨが形成されており、コンタクトホールＣＨ内にはプラグ導電層ＰＬが形成されている。絶縁膜ＩＩ上には配線層ＩＣＬが形成されている。配線層ＩＣＬはコンタクトホールＣＨ内のプラグ導電層ＰＬを介して高耐圧横型ＭＯＳトランジスタの導電部分（たとえばソース領域ＳＯ、ｎ+ドレイン領域ＤＲ、コンタクト領域ＮＣＲ、ＰＣＲ、ゲート電極層ＧＥなど）に電気的に接続されている。
上記の高耐圧横型ＭＯＳトランジスタの形成領域を平面視において取り囲むようにＤＴＩ構造が形成されている。このＤＴＩ構造は、半導体基板ＳＵＢの表面から内部に延びる溝（第１の溝）ＤＴＲと、その溝ＤＴＲ内に形成される絶縁膜ＩＩとを有している。溝ＤＴＲは、半導体基板ＳＵＢの表面からｐ-エピタキシャル領域ＥＰ２、ｎ型埋め込み領域ＮＢＲおよびｐ-エピタキシャル領域ＥＰ１を貫通してｐ型領域ＰＲに達するように形成されている。
上記の溝ＤＴＲ内に形成される絶縁膜ＩＩは、高耐圧横型ＭＯＳトランジスタ上に形成される層間絶縁膜である。また溝ＤＴＲ内は、絶縁膜ＩＩで完全に埋め込まれてはおらず、溝ＤＴＲの内部には中空（空隙）ＳＰが形成されている。
この中空ＳＰは、ｎ型埋め込み領域ＮＢＲとｐ-エピタキシャル領域ＥＰ１との接合部付近に少なくとも形成されていることが好ましい。中空ＳＰは溝の深さとほぼ同じ高さを有していてもよい。溝ＤＴＲのアスペクト比（深さ／幅Ｗ）は１以上であることが好ましい。また溝ＤＴＲの幅Ｗは８０Ｖのブレークダウン電圧を基準にして０．３μｍ以上であることが好ましい。
また溝ＤＴＲはＳＴＩ構造が形成された箇所に形成されてもよい。この場合、溝ＤＴＲはＳＴＩ構造の溝（第２の溝）ＳＴＲが形成された領域においてその溝ＳＴＲよりも深く形成されることになる。
次に、実施形態１に基づく半導体装置として、高耐圧横型ＭＯＳトランジスタだけでなく、ｐチャネルＭＯＳトランジスタ（ｐＭＯＳトランジスタと称する）、ＣＭＯＳトランジスタおよび不揮発性半導体メモリを有する半導体装置の製造方法について図４〜図１３を用いて説明する。
図４は、実施形態１に基づく半導体装置の製造方法の第１工程を示す概略断面図である。
図４を参照して、まず半導体基板ＳＵＢの表面に、各素子（高耐圧横型ＭＯＳトランジスタ、ｐＭＯＳトランジスタ、ＣＭＯＳトランジスタ、不揮発性半導体記憶素子）が完成される。
高耐圧横型ＭＯＳトランジスタは、ｎ型オフセット領域ＮＯＲと、ｎ型ウエル領域ＮＷＲと、ｐ型ウエル領域ＰＷＲと、ｎ+ドレイン領域ＤＲと、ｎ+ソース領域ＳＯと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを有するように形成される。
また高耐圧素子としてのｐＭＯＳトランジスタは、ｐ型オフセット領域ＰＯＲと、ｎ型ウエル領域ＮＷＲと、ｐ型ウエル領域ＰＷＲと、ｐ+ドレイン領域ＤＲと、ｐ+ソース領域ＳＯと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを有するように形成される。
またＣＭＯＳトランジスタは、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとが完成するように形成される。ｐＭＯＳトランジスタは、ｎ型ウエル領域ＮＷＲと、１対のＬＤＤ（Lightly Doped Drain）構造のｐ型ソース／ドレイン領域Ｓ／Ｄと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを有するように形成される。ｎＭＯＳトランジスタは、ｐ型ウエル領域ＰＷＲと、１対のＬＤＤ構造のｎ型ソース／ドレイン領域Ｓ／Ｄと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを有するように形成される。
また不揮発性半導体記憶素子は、たとえばスタックゲート型のメモリトランジスタにより形成される。このスタックゲート型のメモリトランジスタは、ｐ型ウエル領域ＰＷＲと、ＬＤＤ構造のｎ型ドレイン領域ＤＲと、ｎ-ソース領域ＳＯと、ゲート絶縁膜ＧＩと、フローティングゲート電極層ＦＧと、ゲート間絶縁膜ＧＢＩと、コントロールゲート電極層ＣＧとを有するように形成される。
なお各素子のソース領域、ドレイン領域などの不純物領域の表面およびゲート電極の表面にはシリサイド層ＳＣが形成されてもよい。また各素子のゲート電極層ＧＥ、ＦＧ、ＣＧの側壁を覆うように側壁絶縁層ＳＷが形成される。
本例においては、半導体基板ＳＵＢ上に各素子について複数のゲート電極が形成されている。
図５は、実施形態１に基づく半導体装置の製造方法の第２工程を示す概略断面図である。
図５を参照して、各素子上を覆うように、絶縁膜ＩＬ１、絶縁膜ＩＬ２およびマスク材ＭＫ１（「第１の絶縁膜」）、絶縁膜ＮＲ（「第２の絶縁膜」）、マスク材ＭＫ２（「第３の絶縁膜」）が順に積層される。絶縁膜ＩＬ１はたとえば２０ｎｍの厚みのノンドープのシリコン酸化膜より形成される。また絶縁膜ＩＬ２はたとえば５０ｎｍの厚みのシリコン窒化膜より形成される。マスク材ＭＫ１はたとえば２００ｎｍの厚みのノンドープのシリコン酸化膜より形成される。絶縁膜ＮＲはたとえば５０ｎｍの厚みのシリコン窒化膜より形成される。またマスク材ＭＫ２はたとえば８００ｎｍの厚みのノンドープのシリコン酸化膜より形成される。マスク材ＭＫ１とマスク材ＭＫ２とは同じ材質のシリコン酸化膜でも良いし、互いに異なるシリコン酸化膜とすることも可能である。
このマスク材ＭＫ２上に、レジストパターンＰＲＥ（「感光体パターン」）が塗布される。なお、本例においては、絶縁膜としてシリコン窒化膜の例を挙げて説明するが、シリコン窒化膜以外にシリコン窒化酸化膜、炭素含有シリコン窒化膜、シリコン炭窒化膜を用いることも可能である。
マスク材ＭＫ１は、複数のゲート電極間を埋め込むように複数のゲート電極上に形成される。
したがって、マスク材ＭＫ１とマスク材ＭＫ２との間に絶縁膜ＮＲが挟まれた構造となっている。
なお、マスク材ＭＫ２（「第３の絶縁膜」）が積層された後、本例においては、上面が例えば（Chemical Mechanical Polishing）法により研磨除去され、平坦化される。
平坦化することによりレジストパターンＰＲＥの形状を安定化させることが可能である。なお、本例においては、ＣＭＰ法により研磨除去する場合について説明するが、研磨除去しなくても良い。
図６は、実施形態１に基づく半導体装置の製造方法の第３工程を示す概略断面図である。
図６を参照して、レジストパターンＰＲＥは通常の写真製版技術によりパターニングされる。このパターニングされたレジストパターンＰＲＥをマスクとして、マスク材ＭＫ２、絶縁膜ＮＲ、マスク材ＭＫ１、絶縁膜ＩＬ２、絶縁膜ＩＬ１およびＳＴＩ構造が順に異方性エッチングされる。これにより半導体基板ＳＵＢの表面に溝ＤＴＲＡが形成される。
図７は、実施形態１に基づく半導体装置の製造方法の第４工程を示す概略断面図である。
図７を参照して、レジストパターンＰＲＥ（「感光体パターン」）がアッシング等によって除去される。これによりレジストパターンＰＲＥの下に形成されたマスク材ＭＫ２が露出される。
図８は、実施形態１に基づく半導体装置の製造方法の第５工程を示す概略断面図である。
図８を参照して、引き続き、マスク材ＭＫ２（「第３の絶縁膜」）をマスクとして半導体基板ＳＵＢに異方性エッチングが施される。これにより、半導体基板ＳＵＢの表面からｐ-エピタキシャル領域ＥＰ２、ｎ型埋め込み領域ＮＢＲおよびｐ-エピタキシャル領域ＥＰ１を貫通してｐ型領域ＰＲに達する溝ＤＴＲが形成される。
この異方性エッチングの際に、マスク材ＭＫ２も所定膜厚だけエッチング除去され、当初の厚みの３００ｎｍの厚みとなる。
図９は、実施形態１に基づく半導体装置の製造方法の第６工程を示す概略断面図である。
図９を参照して、マスク材ＭＫ２が異方性エッチングにより除去され、また、絶縁膜ＮＲが等方性エッチングもしくは異方性エッチングにより除去される。なお、異方性エッチングは、ドライエッチングにより行なう。なお、等方性エッチングは、ドライあるいはウェットエッチングにより行なう。
マスク材ＭＫ２（「第３の絶縁膜」）の除去は、絶縁膜ＮＲ（「第２の絶縁膜」）をストッパーとして除去する。また、絶縁膜ＮＲの除去は、マスク材ＭＫ１をストッパーとして除去する。
当該マスク材ＭＫ２および絶縁膜ＮＲの除去により、上記の第５工程において溝ＤＴＲを形成するためにマスク材ＭＫ２をマスクとしてエッチングした際のハードマスクの残膜ばらつきをリセットすることが可能である。
上記のマスク材ＭＫ２および絶縁膜ＮＲを除去することにより、マスク材ＭＫ１の上面が露出するが、マスク材ＭＫ２を異方性エッチングで除去するため、溝ＤＴＲの壁面において露出していたＳＴＩ構造の埋め込み絶縁膜ＢＩＬが図中横方向に膜減りすることはない（後退しない）。
図１０は、実施形態１に基づく半導体装置の製造方法の第７工程を示す概略断面図である。
図１０を参照して、各素子上を覆うように、かつ溝ＤＴＲ内に中空ＳＰを形成するように各素子上および溝ＤＴＲ内に絶縁膜ＩＩＡ（「第４の絶縁膜」）が形成される。この絶縁膜ＩＩＡは、たとえば１４５０ｎｍの厚みのＢＰ−ＴＥＯＳにより形成される。この絶縁膜ＩＩＡの上面がたとえばＣＭＰ（Chemical Mechanical Polishing）法により平坦化される。これにより絶縁膜ＩＩＡの厚みは、たとえば７５０ｎｍとされる。
図１１は、実施形態１に基づく半導体装置の製造方法の第８工程を示す概略断面図である。
図１１を参照して、上記の絶縁膜ＩＩＡ上に、プラズマＣＶＤ法によりシリコン酸化膜が形成される。この絶縁膜ＩＩＡとプラズマＣＶＤ法によるシリコン酸化膜とにより絶縁膜ＩＩが形成される。
図１２は、実施形態１に基づく半導体装置の製造方法の第９工程を示す概略断面図である。
図１２を参照して、通常の写真製版技術およびエッチング技術により、絶縁膜ＩＩ、絶縁膜ＩＬ２および絶縁膜ＩＬ１を貫通して半導体基板ＳＵＢの表面に達するコンタクトホールＣＨが形成される。このコンタクトホールＣＨからは、たとえばソース領域やドレイン領域などの表面に形成されたシリサイド層ＳＣの表面が露出する。
図１３は、実施形態１に基づく半導体装置の製造方法の第１０工程を示す概略断面図である。
図１３を参照して、コンタクトホールＣＨ内にプラグ導電層ＰＬが形成される。この後、プラグ導電層ＰＬを介して各素子の導電部分と電気的に接続するように絶縁膜ＩＩ上に配線層ＩＣＬが形成される。
以上により、実施形態の半導体装置が製造される。
実施形態１の作用効果について説明する。
上記の実施形態１においては、マスク材ＭＫ１の上に絶縁膜ＮＲを形成する。そして、当該絶縁膜ＮＲの上にマスク材ＭＫ２を形成する。溝ＤＴＲを形成する際にマスク材ＭＫ２をハードマスクとして利用するが、その際に生じる残膜ばらつきについて、絶縁膜ＮＲをストッパーとしてエッチング処理することによりリセットすることが可能である。そして、絶縁膜ＮＲを除去することによりマスク材ＭＫ１が露出される。マスク材ＭＫ１の膜厚のばらつきは小さいためコンタクトを形成する際の層間のばらつきを低減することができる。これにより、トランジスタ特性のばらつきを抑制することが可能となる。
（実施形態２）
実施形態２においては、ベベル保護機構が設けられていない場合の半導体装置の製造方法について説明する。
半導体基板におけるベベル部とは、半導体基板（半導体ウエハ）の主表面の周縁に形成された傾斜部のことである。傾斜部は、基板の中央側から外端へ向かって断面形状における主表面が直線状に傾斜した状態と、曲線上に傾斜した状態とを含む。
図１４は、比較例として従来例の半導体基板の上面にレジストパターンが形成された状態を模式的に示す断面図である。
図１４に示すように、半導体基板１の上面にパターニングされたレジストパターン２８には、開口部２９が形成されている。レジストパターン２８は、流動体を回転塗布して形成されるため、半導体基板１のべベル部には形成されにくい。
図１５は、レジストパターンをマスクにしてエッチングを行なった状態を模式的に示す断面図である。
図１５に示すように、レジストパターン２８の開口部２９の直下に位置する半導体基板１がエッチングされることにより、溝３０が形成される。このとき、半導体基板１のべベル部は、レジストパターン２８に覆われていないためエッチングされることにより、大きくえぐれた凹凸部３１が形成される。この凹凸部３１は、鋸状の形状を有するように、または、鋭利な面を有するように形成される場合がある。この場合、半導体基板１がその後の工程において処理される際、または搬送される際に、その鋸状または鋭利な面を有する凹凸部３１が、半導体基板１から欠落して数１０μｍの大きさの異物となることがある。この異物が半導体デバイスに付着した場合、その半導体デバイスの機能を低下させてしまう可能性がある。
実施形態２においては、ベベル保護機構が設けられていない場合でもベベル部を簡易なプロセスで保護することが可能な半導体装置の製造方法について説明する。
次に、実施形態２に基づく半導体装置の製造方法について図１６〜図２５を用いて説明する。
実施形態２に基づく半導体装置の製造方法の第１工程は、実施形態１の図４で説明した第１工程と同じであるためのその詳細な説明については繰り返さない。
図１６は、実施形態２に基づく半導体装置の製造方法の第２工程を示す概略断面図である。
図１６を参照して、各素子上を覆うように、絶縁膜ＩＬ１、絶縁膜ＩＬ２およびマスク材ＭＫ（「第１の絶縁膜」）、絶縁膜ＮＲ１（「第２の絶縁膜」）が順に積層される。絶縁膜ＩＬ１はたとえば２０ｎｍの厚みのノンドープのシリコン酸化膜より形成される。また絶縁膜ＩＬ２はたとえば５０ｎｍの厚みのシリコン窒化膜より形成される。マスク材ＭＫはたとえば１０００ｎｍの厚みのノンドープのシリコン酸化膜より形成される。絶縁膜ＮＲ１はたとえば１００ｎｍの厚みのシリコン窒化膜より形成される。なお、本例においては、絶縁膜としてシリコン窒化膜の例を挙げて説明するが、シリコン窒化膜以外にシリコン窒化酸化膜、炭素含有シリコン窒化膜、シリコン炭窒化膜を用いることも可能である。
なお、マスク材ＭＫは、オゾンを含む雰囲気中で有機材料を反応させることで形成されたシリコン酸化膜（オゾンＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate））と、プラズマ中で有機材料を反応させることで形成されたシリコン酸化膜（プラズマＴＥＯＳ）とを含む。
図１７は、実施形態２に基づく半導体装置の製造方法の第２工程を模式的に説明する図である。
図１７を参照して、第２工程において、半導体基板ＳＵＢのベベル部にマスク材ＭＫが形成される。また、絶縁膜ＮＲ１は、ベベル部上のマスク材ＭＫの上にベベル部をさらに覆うように形成される。
図１８は、実施形態２に基づく半導体装置の製造方法の第３工程を示す概略断面図である。
図１８を参照して、絶縁膜ＮＲ１およびマスク材ＭＫの上面が例えば（Chemical Mechanical Polishing）法により研磨除去され、平坦化される。
図１９は、実施形態２に基づく半導体装置の製造方法の第３工程を模式的に説明する図である。
図１９を参照して、第３工程において、ＣＭＰ法により絶縁膜ＮＲ１およびマスク材ＭＫの上面を研磨除去することにより、マスク材ＭＫ１の上面が露出するとともに半導体基板ＳＵＢのベベル部には絶縁膜ＮＲ１が残存する。
図２０は、実施形態２に基づく半導体装置の製造方法の第４工程を示す概略断面図である。
図２０を参照して、レジストパターンＰＲＥ（「感光体パターン」）は通常の写真製版技術によりパターニングされる。このパターニングされたレジストパターンＰＲＥをマスクとして、マスク材ＭＫ、絶縁膜ＩＬ２、絶縁膜ＩＬ１およびＳＴＩ構造が順に異方性エッチングされる。これにより半導体基板ＳＵＢの表面に溝ＤＴＲＡが形成される。
図２１は、実施形態２に基づく半導体装置の製造方法の第４工程を模式的に説明する図である。
図２１を参照して、第３工程において、レジストパターンＰＲＥが形成される。ベベル部には、このレジストパターンＰＲＥは形成されない。
図２２は、実施形態２に基づく半導体装置の製造方法の第５工程を示す概略断面図である。
図２２を参照して、レジストパターンＰＲＥがアッシング等によって除去される。これによりレジストパターンＰＲＥの下に形成されたマスク材ＭＫが露出される。
引き続き、マスク材ＭＫをマスクとして半導体基板ＳＵＢに異方性エッチングが施される。これにより、半導体基板ＳＵＢの表面からｐ-エピタキシャル領域ＥＰ２、ｎ型埋め込み領域ＮＢＲおよびｐ-エピタキシャル領域ＥＰ１を貫通してｐ型領域ＰＲに達する溝ＤＴＲが形成される。
図２３は、実施形態２に基づく半導体装置の製造方法の第５工程を模式的に説明する図である。
図２３を参照して、アッシング等によりマスク材ＭＫが露出されるとともに、ベベル部に残存していた絶縁膜ＮＲ１も除去される。ベベル部に対応する領域は、レジストパターンＰＲＥが形成されないため異方性エッチングにより削られるが半導体基板ＳＵＢのベベル部に残存した絶縁膜ＮＲ１が削られるため半導体基板ＳＵＢは保護されることになる。
図２４は、実施形態２に基づく半導体装置の製造方法の第６工程を示す概略断面図である。
図２４を参照して、各素子上を覆うように、かつ溝ＤＴＲ内に中空ＳＰを形成するように各素子上および溝ＤＴＲ内に絶縁膜ＩＩＡが形成される。この絶縁膜ＩＩＡは、たとえば１４５０ｎｍの厚みのＢＰ−ＴＥＯＳにより形成される。この絶縁膜ＩＩＡの上面がたとえばＣＭＰ（Chemical Mechanical Polishing）法により平坦化される。これにより絶縁膜ＩＩＡの厚みは、たとえば７５０ｎｍとされる。
図２５は、実施形態２に基づく半導体装置の製造方法の第６工程を模式的に説明する図である。
図２５を参照して、マスク材ＭＫの上に絶縁膜ＩＩＡが形成される。
以降の処理については、図１１〜１３で説明したのと同様の工程であるのでその詳細な説明については繰り返さない。
以上により、実施形態の半導体装置が製造される。
実施形態２の作用効果について説明する。
上記の実施形態２においては、半導体基板ＳＵＢのベベル部を覆うようにマスク材ＭＫの上に絶縁膜ＮＲ１を形成する。異方性エッチングの際にベベル部に残存した絶縁膜ＮＲ１により半導体基板ＳＵＢは保護され、半導体基板ＳＵＢのベベル部がエッチングされないようにすることが可能である。
これにより、半導体基板ＳＵＢのベベル部が鋸状の形状を有するように、または、鋭利な面を有するように形成されることを防止し、異物の発生を抑制することが可能であり、半導体デバイスの機能を低下させてしまう可能性を低くすることがある。
また、ベベル保護機構を設ける必要がなくなり、コスト的にも有利である。
（実施形態３）
上記の実施形態２においては、ベベル保護機構が設けられていない場合の半導体装置の製造方法について説明したが、上述したように第５工程において異方性エッチングにより溝を形成する場合について説明した。当該工程において、マスク材ＭＫも所定膜厚分エッチング除去され、マスク材ＭＫの膜厚は、ウェハ面内でばらつく可能性がある。
実施形態３においては、ベベル保護機構が設けられていない場合でもベベル部を簡易なプロセスで保護することが可能であるとともに、トランジスタ特性のばらつきを抑制することが可能な半導体装置の製造方法について説明する。
次に、実施形態３に基づく半導体装置の製造方法について図２６〜図３５を用いて説明する。
実施形態３に基づく半導体装置の製造方法の第１工程は、実施形態１の図４で説明した第１工程と同じであるためのその詳細な説明については繰り返さない。
図２６は、実施形態３に基づく半導体装置の製造方法の第２工程を示す概略断面図である。
図２６を参照して、各素子上を覆うように、絶縁膜ＩＬ１、絶縁膜ＩＬ２およびマスク材ＭＫ１、絶縁膜ＮＲ１、マスク材ＭＫ２（「第３の絶縁膜」）、絶縁膜ＮＲ２（「第５の絶縁膜」）が順に積層される。絶縁膜ＩＬ１はたとえば２０ｎｍの厚みのノンドープのシリコン酸化膜より形成される。また絶縁膜ＩＬ２はたとえば５０ｎｍの厚みのシリコン窒化膜より形成される。
マスク材ＭＫ１はたとえば２００ｎｍの厚みのノンドープのシリコン酸化膜より形成される。絶縁膜ＮＲ１はたとえば５０ｎｍの厚みのシリコン窒化膜より形成される。またマスク材ＭＫ２はたとえば８００ｎｍの厚みのノンドープのシリコン酸化膜より形成される。絶縁膜ＮＲ２はたとえば１００ｎｍの厚みのシリコン窒化膜より形成される。
なお、本例においては、絶縁膜としてシリコン窒化膜の例を挙げて説明するが、シリコン窒化膜以外にシリコン窒化酸化膜、炭素含有シリコン窒化膜、シリコン炭窒化膜を用いることも可能である。
図２７は、実施形態３に基づく半導体装置の製造方法の第２工程を模式的に説明する図である。
図２７を参照して、第２工程において、半導体基板ＳＵＢのベベル部にマスク材ＭＫ１，絶縁膜ＮＲ１、マスク材ＭＫ２が形成される。また、絶縁膜ＮＲ２は、ベベル部上のマスク材ＭＫ２の上にベベル部をさらに覆うように形成される。なお、ここでは、説明を簡易にするためにマスク材ＭＫ２およびその上に設けられた絶縁膜ＮＲ２が示されている。
図２８は、実施形態３に基づく半導体装置の製造方法の第３工程を示す概略断面図である。
図２８を参照して、絶縁膜ＮＲ２およびマスク材ＭＫ２の上面が例えば（Chemical Mechanical Polishing）法により研磨除去され、平坦化される。
図２９は、実施形態３に基づく半導体装置の製造方法の第３工程を模式的に説明する図である。
図２９を参照して、第３工程において、ＣＭＰ法により絶縁膜ＮＲ２およびマスク材ＭＫ２の上面を研磨除去することにより、マスク材ＭＫ２の上面が露出するとともに半導体基板ＳＵＢのベベル部には絶縁膜ＮＲ２が残存する。
図３０は、実施形態３に基づく半導体装置の製造方法の第４工程を示す概略断面図である。
図３０を参照して、レジストパターンＰＲＥは通常の写真製版技術によりパターニングされる。このパターニングされたレジストパターン（感光体パターン）ＰＲＥをマスクとして、マスク材ＭＫ２、絶縁膜ＮＲ１、マスク材ＭＫ１、絶縁膜ＩＬ２、絶縁膜ＩＬ１およびＳＴＩ構造が順に異方性エッチングされる。これによりマスク材ＭＫ２、絶縁膜ＮＲ１、絶縁膜ＩＬ２、絶縁膜ＩＬ１が貫通して半導体基板ＳＵＢの表面に溝ＤＴＲＡが形成される。
図３１は、実施形態３に基づく半導体装置の製造方法の第４工程を模式的に説明する図である。
図３１を参照して、第３工程において、レジストパターンＰＲＥが形成される。ベベル部には、このレジストパターンＰＲＥは形成されない。
図３２は、実施形態３に基づく半導体装置の製造方法の第５工程を示す概略断面図である。
図３２を参照して、レジストパターンＰＲＥがアッシング等によって除去される。これによりレジストパターンＰＲＥの下に形成されたマスク材ＭＫ２が露出される。
引き続き、マスク材ＭＫ２をマスクとして半導体基板ＳＵＢに異方性エッチングが施される。これにより、半導体基板ＳＵＢの表面からｐ-エピタキシャル領域ＥＰ２、ｎ型埋め込み領域ＮＢＲおよびｐ-エピタキシャル領域ＥＰ１を貫通してｐ型領域ＰＲに達する溝ＤＴＲが形成される。
図３３は、実施形態３に基づく半導体装置の製造方法の第５工程を模式的に説明する図である。
図３３を参照して、アッシング等によりマスク材ＭＫ２が露出されるとともに、ベベル部に残存していた絶縁膜ＮＲ１も除去される。ベベル部に対応する領域は、レジストパターンＰＲＥが形成されないため異方性エッチングにより削られるが半導体基板ＳＵＢのベベル部に残存した絶縁膜ＮＲ１が削られるため半導体基板ＳＵＢは保護されることになる。
図３４は、実施形態３に基づく半導体装置の製造方法の第６工程を示す概略断面図である。
図３４を参照して、マスク材ＭＫ２が異方性エッチングにより、また、絶縁膜ＮＲ１が等方性エッチングもしくは異方性エッチングにより除去される。なお、異方性エッチングは、ドライエッチングにより行なう。なお、等方性エッチングは、ドライあるいはウェットエッチングにより行なう。
マスク材ＭＫ２の除去は、絶縁膜ＮＲ１をストッパーとして除去する。また、絶縁膜ＮＲ１の除去は、マスク材ＭＫ１をストッパーとして除去する。
当該マスク材ＭＫ２および絶縁膜ＮＲ１の除去により、上記の第５工程において溝ＤＴＲを形成するためにマスク材ＭＫ２をマスクとしてエッチングした際のハードマスクの残膜ばらつきをリセットすることが可能である。
上記のマスク材ＭＫ２および絶縁膜ＮＲ１を除去することにより、マスク材ＭＫ１の上面は露出するが、マスク材ＭＫ２を異方性エッチングで除去するため、溝ＤＴＲの壁面において露出していたＳＴＩ構造の埋め込み絶縁膜ＢＩＬが図中横方向に膜減りすることはない（後退しない）。
図３５は、実施形態３に基づく半導体装置の製造方法の第６工程を模式的に説明する図である。
図３５を参照して、マスク材ＭＫ２および絶縁膜ＮＲ１を除去することによりマスク材ＭＫ１が半導体基板ＳＵＢ上に露出する。
以降の処理については、図１０〜１３で説明したのと同様の工程であるのでその詳細な説明については繰り返さない。
以上により、実施形態の半導体装置が製造される。
実施形態３の作用効果について説明する。
上記の実施形態３においては、半導体基板ＳＵＢのベベル部にマスク材ＭＫ２を形成する。そして、べベル部を覆うようにマスク材ＭＫ２の上に絶縁膜ＮＲ２を形成する。絶縁膜ＮＲ２の上にレジストパターンが形成される。レジストパターンをマスクとして溝を形成する。溝を形成する異方性エッチングの際にベベル部に残存した絶縁膜ＮＲ２がべベル部を保護し、半導体基板ＳＵＢのベベル部がエッチングされないようにすることが可能である。
これにより、半導体基板ＳＵＢのベベル部が鋸状の形状を有するように、または、鋭利な面を有するように形成されることを防止し、異物の発生を抑制することが可能であり、半導体デバイスの機能を低下させてしまう可能性を低くすることがある。
また、ベベル保護機構を設ける必要がなくなり、コスト的にも有利である。
上記の実施形態３においては、マスク材ＭＫ１の上に絶縁膜ＮＲ１を形成する。そして、当該絶縁膜ＮＲ１の上にマスク材ＭＫ２を形成する。溝ＤＴＲを形成する際にマスク材ＭＫ２をハードマスクとして利用するが、その際に生じる残膜ばらつきについて、絶縁膜ＮＲ１をストッパーとしてエッチング処理することによりリセットすることが可能である。そして、絶縁膜ＮＲ１を除去することによりマスク材ＭＫ１が露出される。マスク材ＭＫ１の膜厚のばらつきは小さいためコンタクトを形成する際の層間のばらつきを低減することができる。これにより、トランジスタ特性のばらつきを抑制することが可能となる。
（実施形態４）
上記の実施形態１においては、マスク材をハードマスクとした場合に残膜ばらつきを低減する方式について説明した。
実施形態４においては、さらに簡易な方式でトランジスタの特性のばらつきを抑制する方式について説明する。
次に、実施形態４に基づく半導体装置の製造方法について図３６〜図３８を用いて説明する。
実施形態４に基づく半導体装置の製造方法の第１工程は、実施形態１の図４で説明した第１工程と同じであるためのその詳細な説明については繰り返さない。
図３６は、実施形態４に基づく半導体装置の製造方法の第２工程を示す概略断面図である。
図３６を参照して、各素子上を覆うように、絶縁膜ＩＬ１、絶縁膜ＩＬ２およびマスク材ＭＫ（「第１絶縁膜」）、レジストパターンＰＲＥ（「感光体パターン」）が順に積層される。絶縁膜ＩＬ１はたとえば２０ｎｍの厚みのノンドープのシリコン酸化膜より形成される。また絶縁膜ＩＬ２はたとえば５０ｎｍの厚みのシリコン窒化膜より形成される。
マスク材ＭＫはたとえば２００ｎｍの厚みのノンドープのシリコン酸化膜より形成される。
図３７は、実施形態４に基づく半導体装置の製造方法の第３工程を示す概略断面図である。
図３７を参照して、レジストパターンＰＲＥは通常の写真製版技術によりパターニングされる。このパターニングされたレジストパターン（感光体パターン）ＰＲＥをマスクとして、マスク材ＭＫ、絶縁膜ＩＬ２、絶縁膜ＩＬ１、ＳＴＩ構造、および半導体基板ＳＵＢが順に異方性エッチングされる。これにより、半導体基板ＳＵＢの表面から基盤内部のｐ-エピタキシャル領域ＥＰ２、ｎ型埋め込み領域ＮＢＲおよびｐ-エピタキシャル領域ＥＰ１を貫通してｐ型領域ＰＲに延びる溝ＤＴＲが形成される。なお、幅に対する深さの比であるアスペクト比が大きい溝ＤＴＲを形成する場合、いわゆるボッシュ法を利用したエッチング処理を実行する。例えば、六フッ化イオン（ＳＦ6）ガスを含むガスを用いて半導体基板ＳＵＢをエッチングする工程と、例えば、Ｃ4Ｆ8ガスなどのフッ化炭素（フルオロカーボン）ガスを含むガスを用いて溝ＤＴＲの側面を被覆する工程とを繰り返す。
図３８は、実施形態４に基づく半導体装置の製造方法の第４工程を示す概略断面図である。
図３８を参照して、レジストパターンＰＲＥがアッシング等によって除去される。これによりレジストパターンＰＲＥの下に形成されたマスク材ＭＫが露出される。
以降の処理については、図１０〜１３で説明したのと同様の工程であるのでその詳細な説明については繰り返さない。
以上により、実施形態の半導体装置が製造される。
実施形態４の作用効果について説明する。
上記の実施形態４においては、レジストパターンＰＲＥをマスクとして、溝ＤＴＲを形成する。
したがって、マスク材ＭＫをハードマスクとしたエッチング処理は実行しないため、その際に生じる残膜ばらつきは発生せず、コンタクトを形成する際の層間のばらつきを低減することができる。これにより、トランジスタ特性のばらつきを抑制することが可能となる。
また、上記の実施形態と比較して簡易なプロセスで半導体装置を製造することが可能であるため、製造プロセスにかかるコストを低減することが可能である。
なお、上記の第２工程において、レジストパターンＰＲＥをマスク材ＭＫの上に積層する前にＣＭＰ法により平坦化してからレジストパターンＰＲＥを作成するようにしても良い。これにより、下地を平坦化することが可能であり、レジストパターンＰＲＥの形状を安定かさせることが可能である。
（実施形態５）
実施形態５においては、上記の実施形態４で説明した簡易な製造プロセスとともに、ベベル保護機構が設けられていない場合でもベベル部を簡易なプロセスで保護することが可能な半導体装置の製造方法について説明する。
実施形態５に基づく半導体装置の製造方法の第１工程から第３工程は、実施形態２で説明した図１６〜図１９までの工程と同じである。
そして、実施形態５に基づく半導体装置の製造方法の第４工程は、実施形態２で説明した図２０の第４工程の際に、実施形態４で説明したようにレジストパターンＰＲＥをマスクとして、マスク材ＭＫ、絶縁膜ＩＬ２、絶縁膜ＩＬ１、ＳＴＩ構造、および半導体基板ＳＵＢを順に異方性エッチングする。これにより、半導体基板ＳＵＢの表面からｐ-エピタキシャル領域ＥＰ２、ｎ型埋め込み領域ＮＢＲおよびｐ-エピタキシャル領域ＥＰ１を貫通してｐ型領域ＰＲに達する溝ＤＴＲが形成される。
幅に対する深さの比であるアスペクト比が大きい溝ＤＴＲを形成する場合、いわゆるボッシュ法を利用したエッチング処理を実行する。例えば、六フッ化イオン（ＳＦ6）ガスを含むガスを用いて半導体基板ＳＵＢをエッチングする工程と、例えば、Ｃ4Ｆ8ガスなどのフッ化炭素（フルオロカーボン）ガスを含むガスを用いて溝ＤＴＲの側面を被覆する工程とを繰り返す。
以降の第５工程以降の処理については、実施形態２で説明した図２２〜２５で説明した工程と基本的には同様の工程であるのでその詳細な説明については繰り返さない。なお、実施形態５においては、レジストパターンＰＲＥをマスクとして溝ＤＴＲが形成されるため実施形態２の第５工程におけるマスク材ＭＫをハードマスクとしたエッチング処理は実行されない。
以上により、実施形態５の半導体装置が製造される。
実施形態５の作用効果について説明する。
上記の実施形態５においては、レジストパターンＰＲＥをマスクとして、溝ＤＴＲを形成する。
したがって、マスク材ＭＫをハードマスクとしたエッチング処理は実行しないため、その際に生じる残膜ばらつきは発生せず、コンタクトを形成する際の層間のばらつきを低減することができる。これにより、トランジスタ特性のばらつきを抑制することが可能となる。
また、半導体基板ＳＵＢのベベル部を覆うようにマスク材ＭＫの上に絶縁膜ＮＲ１を形成する。異方性エッチングの際にベベル部に残存した絶縁膜ＮＲ１により半導体基板ＳＵＢが保護され、半導体基板ＳＵＢのベベル部がエッチングされないようにすることが可能である。
これにより、半導体基板ＳＵＢのベベル部が鋸状の形状を有するように、または、鋭利な面を有するように形成されることを防止し、異物の発生を抑制することが可能であり、半導体デバイスの機能を低下させてしまう可能性を低くすることがある。
また、ベベル保護機構を設ける必要がなくなり、コスト的にも有利である。
（実施形態６）
上記の実施形態においては、マスク材ＭＫを上端として溝ＤＴＲ内に中空ＳＰを形成する場合について説明した。
一方で、中空ＳＰの位置を下げることによりコンタクト層間膜を薄くすることが可能となる。これにより、コンタクト形成不良を防止することによりトランジスタ特性のばらつきを低減することが可能である。
実施形態６においては、トランジスタ特性をさらに高める半導体装置の製造方法について説明する。
実施形態６の製造方法は、中空ＳＰを形成する前にマスク材ＭＫ１をさらに除去する工程を追加する。
図３９は、実施形態６に基づく半導体装置の製造方法の追加工程を示す概略断面図である。
実施形態６に基づく半導体装置の製造方法の第１工程から第６工程は、実施形態１で説明した図４〜図９までの工程と同じである。
図３９を参照して、マスク材ＭＫ１を異方性エッチングにより除去する。具体的には、ゲート電極層ＧＥの側壁に位置するマスク材ＭＫ１およびゲート電極間のマスク材ＭＫ１を残しつつ残りの領域のマスク材ＭＫ１を除去する。これにより、溝ＤＴＲ周囲のマスク材ＭＫ１が除去される。
これにより溝ＤＴＲに形成される中空ＳＰの上端位置を下げることが可能である。
なお、異方性エッチングは、ドライエッチングにより行なう。ゲート電極層ＧＥの側壁に残存するマスク材ＭＫ１の上端の位置が、ゲート電極層ＧＥの上端よりも下側に位置するまで行なうことが望ましい。
以降の第７工程以降の処理については、実施形態１で説明した図１０〜１３で説明した工程と基本的には同様の工程であるのでその詳細な説明については繰り返さない。
実施形態６の作用効果について説明する。
上記の実施形態６においては、マスク材ＭＫ２および絶縁膜ＮＲを除去した後、マスク材ＭＫ１をドライエッチングすることにより、ゲート電極層ＧＥの側壁に位置するマスク材ＭＫ１の絶縁膜を残しつつ溝周囲のマスク材ＭＫ１を除去する。そして、各素子上を覆うように、かつ溝ＤＴＲ内に中空ＳＰを形成するように各素子上および溝ＤＴＲ内に絶縁膜ＩＩＡが形成される。
これにより溝ＤＴＲに形成される中空ＳＰの上端位置を下げることが可能であり、上記したように半導体装置のトランジスタ特性を向上させることが可能である。
なお、当該工程は、他の実施形態２〜５についても同様に適用可能である。
以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１，ＳＵＢ 半導体基板、２８，ＰＲＥ レジストパターン、２９ 開口部、３０，ＤＴＲ，ＤＴＲＡ，ＳＴＲ 溝、３１ 凹凸部、ＢＩＬ，ＩＩ，ＩＩＡ，ＩＬ１，ＩＬ２，ＮＲ，ＮＲ１，ＮＲ２ 絶縁膜、ＣＧ コントロールゲート電極層、ＣＨ コンタクトホール、ＣＰ 半導体チップ、ＧＢＩ ゲート間絶縁膜、ＧＥ ゲート電極層、ＧＩ ゲート絶縁膜、ＨＶ 出力ドライバ部、ＩＣＬ 配線層、ＬＧ ロジック部。

Claims (7)

  1. 半導体基板の主表面に、複数のゲート電極を形成する工程と、
    前記複数のゲート電極間を埋め込むように前記複数のゲート電極上に第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜に対して材質が異なる第２の絶縁膜を前記第１の絶縁膜上に形成する工程と、
    前記第２の絶縁膜に対して材質が異なる第３の絶縁膜を前記第２の絶縁膜上に形成する工程と、
    前記第３の絶縁膜上に感光体パターンを形成する工程と、
    前記感光体パターンをマスクとしてエッチングすることにより前記第１から第３の絶縁膜を貫通して前記半導体基板に達する溝を形成する工程と、
    前記第３の絶縁膜が露出するように前記感光体パターンを除去する工程と、
    露出した前記第３の絶縁膜をマスクとしてエッチングすることにより前記溝を前記半導体基板の内部に延伸させる工程と、
    前記第３の絶縁膜と前記第２の絶縁膜とを除去する工程と、
    前記溝内に中空空間が生じるように前記溝内と前記第１の絶縁膜上とに第４の絶縁膜を形成する工程とを備え、
    前記第３の絶縁膜は、前記半導体基板の前記主表面の周縁に位置するべベル部を覆うように形成され、
    前記第３の絶縁膜を形成した後、前記べベル部にて前記第３の絶縁膜を覆うように前記第３の絶縁膜に対して材質が異なる第５の絶縁膜を形成する工程をさらに備え、
    前記第５の絶縁膜が前記べベル部上にて前記第３の絶縁膜を覆った状態で、前記第１から第３の絶縁膜を貫通して前記半導体基板に達する前記溝が形成される、半導体装置の製造方法。
  2. 前記べベル部にて前記第３の絶縁膜を覆うように前記第５の絶縁膜を形成する工程は、
    前記第３の絶縁膜上に前記第５の絶縁膜を形成する工程と、
    前記第３の絶縁膜が露出するまで前記第５の絶縁膜を除去することにより、前記べベル部に前記第５の絶縁膜を残存させる工程とを含む、請求項１記載の半導体装置の製造方法。
  3. 前記第３の絶縁膜と前記第２の絶縁膜とを除去した後、前記第１の絶縁膜に異方性ドライエッチングすることにより、前記ゲート電極の側壁に位置する前記第１の絶縁膜を残しつつ前記溝周囲の前記第１の絶縁膜を除去する工程をさらに備え、
    前記第１の絶縁膜を異方性ドライエッチングした後、前記溝内に中空空間が生じるように前記溝内と前記第１の絶縁膜上とに前記第４の絶縁膜を形成する、請求項１記載の半導体装置の製造方法。
  4. 前記第１の絶縁膜を異方性ドライエッチングする工程は、前記ゲート電極の側壁に残存する前記第１の絶縁膜の上端の位置が、前記ゲート電極の上端よりも下側に位置するまで行なう、請求項３記載の半導体装置の製造方法。
  5. 前記第３の絶縁膜を形成した後、前記第３の絶縁膜を平坦化する工程をさらに備え、
    前記第３の絶縁膜を平坦化した後、前記第３の絶縁膜上に前記感光体パターンを形成する、請求項１記載の半導体装置の製造方法。
  6. 半導体基板の主表面に、複数のゲート電極を形成する工程と、
    前記複数のゲート電極間を埋め込むように前記複数のゲート電極上に第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜に対して材質が異なる第２の絶縁膜を前記第１の絶縁膜上に形成する工程と、
    前記第２の絶縁膜に対して材質が異なる第３の絶縁膜を前記第２の絶縁膜上に形成する工程と、
    前記第３の絶縁膜上に感光体パターンを形成する工程と、
    前記感光体パターンをマスクとしてエッチングすることにより前記第１から第３の絶縁膜を貫通して前記半導体基板に達する溝を形成する工程と、
    前記第３の絶縁膜が露出するように前記感光体パターンを除去する工程と、
    露出した前記第３の絶縁膜をマスクとしてエッチングすることにより前記溝を前記半導体基板の内部に延伸させる工程と、
    前記第３の絶縁膜と前記第２の絶縁膜とを除去する工程と、
    前記第３の絶縁膜と前記第２の絶縁膜とを除去した後、前記第１の絶縁膜に異方性ドライエッチングすることにより、前記ゲート電極の側壁に位置する前記第１の絶縁膜を残しつつ前記溝周囲の前記第１の絶縁膜を除去する工程と
    前記第１の絶縁膜を異方性ドライエッチングした後、前記溝内に中空空間が生じるように前記溝内と前記第１の絶縁膜上とに第４の絶縁膜を形成する工程とを備える、半導体装置の製造方法。
  7. 前記第３の絶縁膜を形成した後、前記第３の絶縁膜を平坦化する工程をさらに備え、
    前記第３の絶縁膜を平坦化した後、前記第３の絶縁膜上に前記感光体パターンを形成する、請求項６に記載の半導体装置の製造方法。
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