CN106469672A - 半导体器件的制造方法 - Google Patents

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Abstract

一种半导体器件的制造方法，包括以下步骤：形成多个栅电极；在多个栅电极之上形成第一绝缘膜，使得第一绝缘膜嵌入在多个栅电极之间的空间中；在第一绝缘膜之上形成第二绝缘膜；在第二绝缘膜之上形成第三绝缘膜；在第三绝缘膜之上形成感光图案；使用感光图案作为掩膜来执行刻蚀，以形成延伸通过第一绝缘膜至第三绝缘膜并且到达半导体衬底的沟槽；去除感光图案；使用暴露的第三绝缘膜作为掩膜来执行刻蚀以将沟槽延伸到半导体衬底中；去除第三绝缘膜和第二绝缘膜；以及在沟槽中并在第一绝缘膜之上形成第四绝缘膜。

Description

半导体器件的制造方法
相关申请的交叉引用
这里通过参考并入2015年8月10日提交的日本专利申请No.2015-158245的全部公开内容，包括说明书、附图和摘要。
技术领域
本发明涉及半导体器件的制造方法，且更具体地涉及制造具有沟槽的半导体器件的方法。
背景技术
例如，在日本未审专利公开No.2011-151121中公开了其中绝缘膜嵌入在具有高纵横比的沟槽中的深沟槽隔离(DTI)结构。
根据在这个公开中描述的技术，完成了高击穿电压MOS晶体管，其具有在半导体衬底表面中的源极区域和漏极区域。在半导体衬底的表面中，在平面视图中沟槽被形成为包围晶体管。在晶体管之上和在沟槽中，形成绝缘膜，以便从上面覆盖晶体管并在沟槽中形成中空。
在如上所述形成DTI结构之后，在半导体衬底中形成电子元件，例如MOSFET(金属氧化物半导体场效应晶体管)。
[相关现有技术文献]
[专利文献]
[专利文献1]
日本未审专利公开No.2011-151121
发明内容
在形成沟槽时，氧化物膜形成在晶体管的栅极之上，并且使用氧化物膜作为掩膜通过各向异性刻蚀来形成沟槽。然后，形成绝缘膜以便在沟槽中形成中空。
在各向异性刻蚀期间，与预定膜厚度对应的氧化物膜也通过刻蚀被去除。在各向异性刻蚀之后的氧化物膜的膜厚度在晶片平面内变化。绝缘膜的膜厚度的变化造成形成接触时层与层的变化，也造成晶体管特性的变化。
通过本说明书和附图的描述，本发明的其他问题和新颖特征将变得明显。
根据一个实施例，一种半导体器件的制造方法，包括以下步骤：在半导体衬底的主表面之上形成多个栅电极；在多个栅电极之上形成第一绝缘膜，以便嵌入在多个栅电极之间的空间中。所述方法还包括以下步骤：在第一绝缘膜之上形成由不同于第一绝缘膜的材料制成的第二绝缘膜；以及在第二绝缘膜之上形成由不同于第二绝缘膜的材料制成的第三绝缘膜。所述方法还包括以下步骤：在第三绝缘膜之上形成感光图案；以及使用感光图案作为掩膜来执行刻蚀，以形成延伸通过第一至第三绝缘膜并且到达半导体衬底的沟槽。所述方法还包括以下步骤：去除感光图案，以便暴露第三绝缘膜；使用暴露的第三绝缘膜作为掩膜来执行刻蚀以使沟槽延伸到半导体衬底中；去除第三绝缘膜和第二绝缘膜；以及在沟槽中并在第一绝缘膜之上形成第四绝缘膜以便在沟槽中形成中空空间。
根据实施例，在使用第三绝缘膜作为掩膜来执行刻蚀之后，去除第三绝缘膜和第二绝缘膜。因此可以去除在晶片平面内的绝缘膜的变化部分。这可以抑制绝缘膜的膜厚度的变化以及晶体管特性的变化。
附图说明
图1是示出基于第一实施例的在芯片状态中的半导体器件的配置的示意平面视图；
图2是示出在平面视图中被沟槽包围的图1所示的元件形成区域的部分透视图；
图3是示出第一实施例中的半导体器件的配置的示意横截面视图，该半导体器件是在图2中被沟槽包围的元件；
图4是示出基于第一实施例的半导体器件的制造方法的第一步骤的示意横截面视图；
图5是示出基于第一实施例的半导体器件的制造方法的第二步骤的示意横截面视图；
图6是示出基于第一实施例的半导体器件的制造方法的第三步骤的示意横截面视图；
图7是示出基于第一实施例的半导体器件的制造方法的第四步骤的示意横截面视图；
图8是示出基于第一实施例的半导体器件的制造方法的第五步骤的示意横截面视图；
图9是示出基于第一实施例的半导体器件的制造方法的第六步骤的示意横截面视图；
图10是示出基于第一实施例的半导体器件的制造方法的第七步骤的示意横截面视图；
图11是示出基于第一实施例的半导体器件的制造方法的第八步骤的示意横截面视图；
图12是示出基于第一实施例的半导体器件的制造方法的第九步骤的示意横截面视图；
图13是示出基于第一实施例的半导体器件的制造方法的第十步骤的示意横截面视图；
图14是概略示出作为比较例子的现有技术例子中在半导体衬底上表面之上形成抗蚀剂图案的状态的横截面视图；
图15是概略示出使用抗蚀剂图案作为掩膜执行了刻蚀的状态的横截面视图；
图16是示出基于第二实施例的半导体器件的制造方法的第二步骤的示意横截面视图；
图17是概略示出基于第二实施例的半导体器件的制造方法的第二步骤的视图；
图18是示出基于第二实施例的半导体器件的制造方法的第三步骤的示意横截面视图；
图19是概略示出基于第二实施例的半导体器件的制造方法的第三步骤的视图；
图20是示出基于第二实施例的半导体器件的制造方法的第四步骤的示意横截面视图；
图21是概略示出基于第二实施例的半导体器件的制造方法的第四步骤的视图；
图22是示出基于第二实施例的半导体器件的制造方法的第五步骤的示意横截面视图；
图23是概略示出基于第二实施例的半导体器件的制造方法的第五步骤的视图；
图24是示出基于第二实施例的半导体器件的制造方法的第六步骤的示意横截面视图；
图25是概略示出基于第二实施例的半导体器件的制造方法的第六步骤的视图；
图26是示出基于第三实施例的半导体器件的制造方法的第二步骤的示意横截面视图；
图27是概略示出基于第三实施例的半导体器件的制造方法的第二步骤的视图；
图28是示出基于第三实施例的半导体器件的制造方法的第三步骤的示意横截面视图；
图29是概略示出基于第三实施例的半导体器件的制造方法的第三步骤的视图；
图30是示出基于第三实施例的半导体器件的制造方法的第四步骤的示意横截面视图；
图31是概略示出基于第三实施例的半导体器件的制造方法的第四步骤的视图；
图32是示出基于第三实施例的半导体器件的制造方法的第五步骤的示意横截面视图；
图33是概略示出基于第三实施例的半导体器件的制造方法的第五步骤的视图；
图34是示出基于第三实施例的半导体器件的制造方法的第六步骤的示意横截面视图；
图35是概略示出基于第三实施例的半导体器件的制造方法的第六步骤的视图；
图36是示出基于第四实施例的半导体器件的制造方法的第二步骤的示意横截面视图；
图37是示出基于第四实施例的半导体器件的制造方法的第二步骤的示意横截面视图；
图38是示出基于第四实施例的半导体器件的制造方法的第四步骤的示意横截面视图；以及
图39是示出基于第六实施例的半导体器件的制造方法的附加步骤的示意横截面视图。
具体实施方式
将参考附图详细描述实施例。注意，附图中相同或等同的部分通过相同的附图标记来表示，并且不再重复对其的描述。
(第一实施例)
图1是示出基于第一实施例的在芯片状态中的半导体器件的配置的示意平面视图。
参见图1，BiC-DMOS(双极互补金属氧化物半导体双扩散金属氧化物半导体)的半导体芯片CP具有：逻辑部分LG，其中集成了例如低击穿电压CMOS(互补MOS)晶体管；以及使用高击穿电压元件的输出驱动器部分HV。在平面视图中，在上述的逻辑部分LG中，形成低击穿电压CMOS晶体管的区域被具有DTI结构的沟槽DTR包围。另一方面，在平面视图中，在输出驱动器部分HV中，形成各个元件的相应区域被每个都具有DTI结构的沟槽DTR包围。
图2是示出在平面视图中被沟槽包围的图1所示的每个元件形成区域的部分透视图。
参见图2，在例如输出驱动器单元HV中，用于各个高击穿电压元件的相应元件形成区域DFR被每个都具有DTI结构的沟槽DTR二维包围。沟槽DTR形成在半导体衬底SUB的表面中。
接着，将针对以下情况给出描述：其中高击穿电压横向MOS晶体管被用作上述高击穿电压元件中的每个元件。
图3是示出第一实施例中的半导体器件的配置的示意横截面视图，该半导体器件是在图2中被沟槽包围的每个元件。
参见图3，半导体衬底SUB例如由硅制成，并且在其主表面中选择性地具有沟槽STR。在沟槽STR中，形成嵌入绝缘膜BIL。沟槽STR和嵌入绝缘膜BIL形成STI(浅沟槽隔离)结构。
在半导体衬底SUB的p型区域PR之上，形成p-型外延区域EP1和n型嵌入区域NBR。在n型嵌入区域NBR之上，选择性形成p型嵌入区域PBR。在n型嵌入区域NBR和p型嵌入区域PBR之上，选择性形成p-外延区域EP2。
在上述p-外延区域EP2中和在半导体衬底SUB的表面中，形成高击穿电压横向MOS晶体管。高击穿电压横向MOS晶体管具有作为主要组件的n型偏移区域NOR、n型阱区NWR、p型阱区PWR、n+漏极区DR、n+源极区SO、栅极绝缘膜GI和栅电极层GE。
将n型偏移区域NOR形成在半导体衬底SUB的表面中，使得和p-外延区域EP2形成pn结。形成n型阱区NWR，使得和n型偏移区域NOR相接触。将n+漏极区DR形成在半导体衬底SUB的表面中，使得和n型阱区NWR相接触。
将p型阱区PWR形成在p-外延区域EP2中和半导体衬底SUB的表面中。将n+源极区SO形成在半导体衬底SUB的表面中，使得和p型阱区PWR形成pn结。在n+源极区SO和n型偏移区域NOR之间，沿着半导体衬底SUB的表面插入p型阱区PWR和p-外延区域EP2。
栅电极层GE形成在半导体衬底SUB之上，以便经由栅极绝缘膜GI面向插入在n+源极区SO和n型偏移区域NOR之间的p型阱区PWR和p-外延区域EP2。每个栅电极层GE的一个端部位于形成在n型偏移区域NOR中的STI结构之上。形成侧壁绝缘层SW以便覆盖栅电极GE的侧壁。
在本实施例中，优选地将硅化物层SC形成在n+源极区SO、n+漏极区DR和栅电极GE的相应表面之上。然而，也可以省略硅化物层SC。
另外，在p-外延区域EP2中，形成p型汇聚(sinker)区域PDR，以便和p型嵌入区域PBR接触。在p型汇聚区域PDR中，p型阱区PWR和p+接触区PCR被形成为更靠近半导体衬底SUB的表面。为了将p型阱区PCR和n+源极区SO相互电隔离，在半导体衬底SUB的位于p+接触区PCR和n+源极区SO之间的表面上，形成STI结构。
另外，在p-外延区域EP2中，形成n型汇聚区域NDR，以便和n型嵌入区域NBR接触。在n型汇聚区域NDR中，n型阱区NWR和n+型接触区NCR被形成为更靠近半导体衬底SUB的表面。优选地，硅化物层SC形成在n+型接触区NCR和p+型接触区PCR的相应表面中。然而，也可以省略硅化物层SC。
依次层叠绝缘膜IL和IL2、掩膜材料MK以及绝缘膜II，以便覆盖高击穿电压横向MOS晶体管。绝缘膜IL1例如是二氧化硅膜，绝缘膜IL2例如是氮化硅膜。掩膜材料MK例如是二氧化硅膜。绝缘膜IL1和IL2以及掩膜材料MK形成在栅电极层GE之上，以便嵌入在多个栅电极层GE的栅电极之间的空间中。形成绝缘膜II以便覆盖掩膜材料MK。
绝缘膜II由层叠结构制成，该层叠结构包括例如BP-TEOS(硼磷-四乙基原硅酸)和在其之上通过等离子体CVD(化学气相沉积)方法形成的二氧化硅膜。注意，绝缘膜II中包括的BP-TEOS(硼磷-四乙基原硅酸)适当地可以为包含杂质的绝缘膜，例如，P-TEOS(PSG表示磷硅玻璃)或B-TEOS(BSG表示硼硅玻璃)，所述杂质是III组元素和V组元素中的至少任意一个。
在绝缘膜IL1和IL2、掩膜材料MK和绝缘膜II中，形成接触孔CH，并且在接触孔CH中形成插塞导电层PL。在绝缘膜II之上，形成布线层ICL。布线层ICL经由接触孔CH中的插塞导电层PL电耦合到高击穿电压横向MOS晶体管的导电部分(例如，源极区SO、n+漏极区DR、接触区NCR和PCR以及栅电极层GE)。
形成DTI结构，使得在平面图中包围形成上述高击穿电压横向MOS晶体管的区域。DTI结构具有从半导体衬底SUB的表面延伸到半导体衬底SUB中的沟槽(第一沟槽)DTR以及形成在沟槽DTR中的绝缘膜II。形成沟槽DTR，使得从半导体衬底SUB的表面延伸通过p-外延区域EP2、n型嵌入区域NBR以及p-外延区域EP1并且到达p型区域PR。
形成在上述沟槽DTR中的绝缘膜II是形成在高击穿电压横向MOS晶体管之上的层间绝缘膜。沟槽DTR没有完全被绝缘膜II填充，并且在沟槽中DTR形成了中空(空隙)SP。
优选地，中空SP至少形成在n型嵌入区域NBR和p-外延区域EP1之间的结部分附近。中空SP还可以具有与沟槽深度基本相同的高度。优选地，沟槽DTR的纵横比(深度/宽度W)不小于1。优选地，基于80V的击穿电压，沟槽DTR的宽度W不小于0.3μm。
沟槽DTR还可以形成在形成STI结构的部分中。在这种情况下，沟槽DTR比形成STI结构的沟槽(第二沟槽)STR的区域中的每个沟槽STR形成得都要深。
接着，将使用图4至图13给出基于第一实施例的半导体器件的制造方法的描述，该半导体器件不仅具有高击穿电压横向MOS晶体管，还具有p沟道MOS晶体管(称作pMOS晶体管)、CMOS晶体管以及非易失性半导体存储器作为所述半导体器件。
图4是示出基于第一实施例的半导体器件的制造方法的第一步骤的示意横截面视图。
参见图4，首先，在半导体衬底SUB的表面中，完成各个元件(高击穿电压横向MOS晶体管、pMOS晶体管、CMOS晶体管以及非易失性半导体存储元件)。
形成高击穿电压横向MOS晶体管，使得具有n型偏移区域NOR、n型阱区NWR、p型阱区PWR、n+漏极区DR、n+源极区SO、栅极绝缘膜GI和栅电极层GE。
形成作为高击穿电压元件的pMOS晶体管，使得具有p型偏移区域NOR、n型阱区NWR、p型阱区PWR、p+漏极区DR、p+源极区SO、栅极绝缘膜GI和栅电极层GE。
形成CMOS晶体管以便完成pMOS晶体管和nMOS晶体管。形成pMOS晶体管，使得具有n型阱区NWR、都具有LDD(轻掺杂漏极)结构的一对p型源极/漏极区S/D、栅极绝缘膜GI和栅电极层GE。形成nMOS晶体管，使得具有p型阱区PWR、都具有LDD结构的一对n型源极/漏极区S/D、栅极绝缘膜GI和栅电极层GE。
非易失性半导体存储元件例如由层叠栅存储器晶体管形成。形成层叠栅存储器晶体管，使得具有p型阱区PWR、都具有LDD结构的n型漏极区DR、n-源极区SO、栅极绝缘膜GI、浮动栅电极层FG、栅与栅绝缘膜GBI和控制栅电极层CG。
在诸如各个元件的源极区和漏极区的杂质区域的相应表面中以及在各个元件的栅电极的相应表面中，也可以形成硅化物层SC。另外，形成侧壁绝缘层SW，使得覆盖各个元件的栅电极层GE、FG和CG的相应侧壁。
在本例中，在半导体衬底SUB之上形成各个元件的多个栅电极。
图5是示出基于第一实施例的半导体器件的制造方法的第二步骤的示意横截面视图。
参见图5，依次层叠绝缘膜IL1和IL2、掩膜材料MK1(“第一绝缘膜”)、绝缘膜NR(“第二绝缘膜”)以及掩膜材料MK2(“第三绝缘膜”)，以便覆盖各个元件。绝缘膜IL1例如通过具有20nm厚度的未掺杂二氧化硅膜形成。绝缘膜IL2例如通过具有50nm厚度的氮化硅膜形成。掩膜材料MK1例如通过具有200nm厚度的未掺杂二氧化硅膜形成。绝缘膜NR例如通过具有50nm厚度的氮化硅膜形成。掩膜材料MK2例如通过具有800nm厚度的未掺杂二氧化硅膜形成。掩膜材料MK1和MK2可以是通过相同材料制成的二氧化硅膜或者可以是通过不同材料制成的二氧化硅模。
向掩膜材料MK2的顶表面涂覆抗蚀剂图案PRE(“感光图案”)。在本例中，将氮化硅膜作为绝缘膜的例子进行描述。然而，也可以使用氮氧化硅膜、含碳的氮化硅膜或者氮碳化硅膜来代替氮化硅膜。
掩膜材料MK1形成在多个栅电极之上，使得嵌入在多个栅电极之间的空间中。
这提供了其中绝缘膜NR插入在掩膜材料MK1和MK2之间的结构。
注意，在层叠掩膜材料MK2(“第三绝缘膜”)之后，在本例中，例如通过CMP(化学机械抛光)方法来抛光和去除其上表面以便平坦化。
平坦化使得抗蚀剂图案PRE的形状稳定。在本例中，针对以下情况给出描述：其中，通过CMP方法来抛光和去除掩膜材料MK2的上表面，但是掩膜材料MK2的下表面不一定需要通过抛光去除。
图6是示出基于第一实施例的半导体器件的制造方法的第三步骤的示意横截面视图。
参见图6，使用典型的照相制版技术通过图案化来形成抗蚀剂图案PRE。将通过图案化形成的抗蚀剂图案PRE用作掩膜，依次各向异性刻蚀掩膜材料MK2、绝缘膜NR、掩膜材料MK1、绝缘膜IL2、绝缘膜IL1和STI结构。由此，在半导体衬底SUB的表面中形成沟槽DTRA。
图7是示出基于第一实施例的半导体器件的制造方法的第四步骤的示意横截面视图。
参见图7，通过灰化等来去除抗蚀剂图案PRE(“抗蚀剂图案”)。结果，暴露在抗蚀剂图案PRE之下形成的掩膜材料MK2。
图8是示出基于第一实施例的半导体器件的制造方法的第五步骤的示意横截面视图。
参见图8，使用掩膜材料MK2(“第三绝缘膜”)作为掩膜，使半导体衬底SUB持续地经受各向异性刻蚀。由此，形成沟槽DTR以从半导体衬底SUB的表面延伸通过p-外延区域EP2、n型嵌入区域NBR和p-外延区域EP1并且到达p型区域PR。
在各向异性刻蚀期间，通过刻蚀还去除了与预定膜厚度对应的掩膜材料MK2，使得剩余掩膜材料MK2具有300nm的初始厚度。
图9是示出基于第一实施例的半导体器件的制造方法的第六步骤的示意横截面视图。
参见图9，通过各向异性刻蚀去除掩膜材料MK2，同时通过各向异性刻蚀或各向同性刻蚀去除绝缘膜NR。注意，通过干法刻蚀来执行各向异性刻蚀。注意，通过干法或湿法刻蚀来执行各向同性刻蚀。
使用绝缘膜NR(“第二绝缘膜”)作为停止部来执行掩膜材料MK2(“第三绝缘膜”)的去除。使用掩膜材料MK1作为停止部来执行绝缘膜NR的去除。
通过去除掩膜材料MK2和绝缘膜NR，可以清除在上述第五步骤中使用掩膜材料MK2作为掩膜来执行刻蚀以形成沟槽DTR时、硬掩膜的残留膜中的变化。
作为上述均去除掩膜材料MK2和绝缘膜NR的结果，暴露了掩膜材料MK1的上表面。然而，由于通过各向异性刻蚀去除掩膜材料MK2，在沟槽DTR的壁表面处暴露的STI结构的嵌入绝缘膜BIL在附图的横向方向中没有减少(没有后退)。
图10是示出基于第一实施例的半导体器件的制造方法的第七步骤的示意横截面视图。
参见图10，在各个元件之上和在沟槽DTR中形成绝缘膜IIA(“第四绝缘膜”)，以便覆盖各个元件并且在沟槽DTR中形成中空SP。绝缘膜IIA例如由具有1450nm厚度的BP-TEOS形成。绝缘膜IIA的上表面例如通过CMP(化学机械抛光)方法被平坦化。结果，绝缘膜IIA的厚度被减少到例如750nm。
图11是示出基于第一实施例的半导体器件的制造方法的第八步骤的示意横截面视图。
参见图11，通过等离子体CVD方法在上述的绝缘膜IIA之上形成二氧化硅膜。通过等离子体CVD方法形成的绝缘膜IIA和二氧化硅膜形成绝缘膜II。
图12是示出基于第一实施例的半导体器件的制造方法的第九步骤的示意横截面视图。
参见图12，采用典型的照相制版技术和刻蚀技术，形成接触孔CH，以延伸通过绝缘膜II、IL2和IL1并且到达半导体衬底SUB的表面。通过接触孔CH，暴露例如形成在源极区、漏极区等的相应表面中的硅化物层SC的表面。
图13是示出基于第一实施例的半导体器件的制造方法的第十步骤的示意横截面视图。
参见图13，在接触孔CH中形成插塞导电层PL。然后，在绝缘膜II之上，形成布线层ICL以便经由插塞导电层PL电耦合到各个元件的相应导电部分。
由此，制造了本实施例的半导体器件。
将给出第一实施例的功能/效果的描述。
在上述的第一实施例中，在掩膜材料MK1之上形成绝缘膜NR。然后，在绝缘膜NR之上形成掩膜材料MK2。当形成沟槽DTR时，使用掩膜材料MK2作为硬掩膜。然而，通过使用绝缘膜NR作为停止部来执行刻蚀工艺，可以清除当时产生的残留膜中的变化。然后，通过去除绝缘膜NR，暴露掩膜材料MK1。由于掩膜材料MK1的膜厚度变化较小，可以减少在形成接触时层与层之间的变化。这可以抑制晶体管特性的变化。
(第二实施例)
在第二实施例中，将给出在没有提供斜面保护机制的情况下半导体器件的制造方法的描述。
半导体衬底中的斜面部分表示形成在半导体衬底(半导体晶片)的主表面的外围边缘中的倾斜部分。倾斜部分包含：在横截面形状中主表面从衬底的中心朝着其外端直线倾斜的状态，以及在横截面形状中主表面从衬底的中心朝着其外端弯曲倾斜的状态。
图14是概略示出作为比较例子的现有技术例子中在半导体衬底的上表面之上形成抗蚀剂图案的状态的横截面视图。
如图14所示，在通过在半导体衬底1的上表面之上进行图案化而形成的抗蚀剂图案28中，形成开口29。由于通过旋涂涂覆流体材料而形成抗蚀剂图案28，抗蚀剂图案28较少形成在半导体衬底1的斜面部分之上。
图15是概略示出使用抗蚀剂图案作为掩膜执行了刻蚀的状态的横截面视图。
如图15所示，通过刻蚀紧接在抗蚀剂图案28的开口29之下的半导体衬底1，形成沟槽30。这时，半导体衬底1的斜面部分没有被抗蚀剂图案28覆盖并且被刻蚀，使得形成了明显凸出/凹陷的部分31。凸出/凹陷的部分31可以被形成为具有锯齿形状或者急剧倾斜表面。在这种情况下，当在后续步骤中处理或者运送半导体衬底1时，具有锯齿形状或者急剧倾斜表面的凸出/凹陷的部分31可能从半导体衬底1脱离，导致了具有数十微米尺寸的杂质。当杂质粘附到半导体器件时，半导体器件的功能可能因此退化。
在第二实施例中，将对半导体器件的制造方法给出描述，其中即使在没有提供斜面保护机制时，也可以使用简易的工艺来保护斜面部分。
接着将使用图16到图25给出基于第二实施例的半导体器件的制造方法的描述。
基于第二实施例的半导体器件的制造方法的第一步骤与第一实施例的图4所示的第一步骤相同，所以不再重复对其的详细描述。
图16是示出基于第二实施例的半导体器件的制造方法的第二步骤的示意横截面视图。
参见图16，依次层叠绝缘膜IL1和IL2、掩膜材料MK(“第一绝缘膜”)以及绝缘膜NR1(“第二绝缘膜”)。绝缘膜IL1例如由具有20nm厚度的未掺杂二氧化硅膜形成。绝缘膜IL2例如由具有50nm厚度的氮化硅膜形成。掩膜材料MK例如由具有1000nm厚度的未掺杂二氧化硅膜形成。绝缘膜NR1例如由具有100nm厚度的氮化硅膜形成。在本例中，氮化硅膜被描述作为绝缘膜的例子。然而也可以使用氮氧化硅膜、含碳的氮化硅膜或氮碳化硅膜来代替氮化硅膜。
注意，掩膜材料MK包括通过使有机材料在包含臭氧的气氛中起反应而形成的二氧化硅膜(臭氧TEOS(四乙基原硅酸)以及通过使有机材料在等离子体中起反应而形成的二氧化硅膜(等离子体TEOS)。
图17是概略示出基于第二实施例的半导体器件的制造方法的第二步骤的视图。
参见图17，在第二步骤中，掩膜材料MK形成在半导体衬底SUB的斜面部分之上。绝缘膜NR1形成在斜面部分之上的掩膜材料MK之上，以便进一步覆盖斜面部分。
图18是示出基于第二实施例的半导体器件的制造方法的第三步骤的示意横截面视图。
参见图18，掩膜MK和绝缘膜NR1的上表面例如通过CMP方法(化学机械抛光)被抛光和去除，以被平坦化。
图19是概略示出基于第二实施例的半导体器件的制造方法的第三步骤的视图。
参见图19，在第三步骤中，掩膜材料MK和绝缘膜NR1的上表面通过CMP方法被抛光和去除。作为结果，暴露了掩膜材料MK1的上表面，而绝缘膜NR1保留在半导体衬底SUB的斜面部分之上。
图20是示出基于第二实施例的半导体器件的制造方法的第四步骤的示意横截面视图。
参见图20，使用典型的照相制版技术通过图案化来形成抗蚀剂图案PRE(“感光图案”)。使用通过图案化而形成的抗蚀剂图案PRE作为掩膜，依次各向异性刻蚀掩膜材料MK、绝缘膜IL2和IL1和STI结构。因此，在半导体衬底SUB的表面中形成沟槽DTRA。
图21是概略示出基于第二实施例的半导体器件的制造方法的第四步骤的视图。
参见图21，在第三步骤中，形成抗蚀剂图案PRE。抗蚀剂图案PRE没有形成在斜面部分之上。
图22是示出基于第二实施例的半导体器件的制造方法的第五步骤的示意横截面视图。
参见图22，通过灰化等去除抗蚀剂图案PRE。作为结果，暴露了形成在抗蚀剂图案PRE之下的掩膜材料MK。
使用掩膜材料MK作为掩膜，使半导体衬底SUB持续地经受各向异性刻蚀。因此，形成沟槽DTR，以便从半导体衬底SUB的表面延伸通过p-外延区域EP2、n型嵌入区域NBR以及p-外延区域EP1并且到达p型区域PR。
图23是概略示出基于第二实施例的半导体器件的制造方法的第五步骤的视图。
参见图23，通过灰化等暴露掩膜材料MK并且还去除剩余在斜面部分之上的绝缘膜NR1。，与斜面部分对应的区域由于其上没有形成抗蚀剂图案PRE而被各向异性地刻蚀掉。然而，由于剩余在半导体衬底SUB斜面部分之上的绝缘膜NR1被刻蚀掉，保护了半导体衬底SUB。
图24是示出基于第二实施例的半导体器件的制造方法的第六步骤的示意横截面视图。
参加图24，绝缘膜IIA形成在各个元件之上和沟槽DTR中，使得覆盖各个元件并在沟槽DTR中形成中空SP。绝缘膜IIA例如由具有1450nm厚度的BP-TEOS形成。绝缘膜IIA的上表面例如通过CMP(化学机械抛光)方法被平坦化。作为结果，绝缘膜IIA的厚度例如被减少到750nm。
图25是概略示出基于第二实施例的半导体器件的制造方法的第六步骤的视图。
参见图25，绝缘膜IIA被形成在掩膜材料MK之上。
后续工艺与图11-图13所示的步骤相同，所以将不再重复对它们的详细描述。
因此制造了本实施例中的半导体器件。
将给出第二实施例的功能/效果的描述。
在上述的第二实施例中，绝缘膜NR1形成在掩膜材料MK之上以便覆盖半导体衬底SUB的斜面部分。剩余在斜面部分之上的绝缘膜NR1在各向异性刻蚀期间保护半导体衬底SUB，并且可以防止半导体衬底SUB的斜面部分被刻蚀。
因此，可以防止半导体衬底SUB的斜面部分被形成为具有锯齿形状或者急剧倾斜表面，防止产生杂质，以及减少使半导体器件的功能劣化的可能性。
这也消除了提供斜面保护机制的需要，并且提供了成本优势。
(第三实施例)
在上述的第二实施例中，如上所述，给出了在没有提供斜面保护机制时并且在第五步骤中通过各向异性刻蚀形成沟槽的情况下半导体器件的制造方法的描述。在该步骤中，对应预定厚度的掩膜材料MK也通过刻蚀被去除并且掩膜材料MK的膜厚度可以在晶片平面内变化。
在第三实施例中，将给出半导体器件的制造方法，其可以在即使没有提供斜面保护机制时也可以利用简易的工艺保护斜面部分并且还可以抑制晶体管特性的变化。
接着，将使用图26-图35来给出基于第三实施例的半导体器件的制造方法的描述。
基于第三实施例的半导体器件的制造方法的第一步骤与第一实施例中图4所示的第一步骤相同，所以不再重复对它的详细描述。
图26是示出基于第三实施例的半导体器件的制造方法的第二步骤的示意横截面视图。
参见图26，依次层叠绝缘膜IL1和IL2、掩膜材料MK1、绝缘膜NR1、掩膜材料MK2(“第三绝缘膜”)以及绝缘膜NR2(“第五绝缘膜”)，使得覆盖各个元件。绝缘膜IL1例如由具有20nm厚度的未掺杂二氧化硅膜形成。绝缘膜IL2例如由具有50nm厚度的氮化硅膜形成。
掩膜材料MK1例如由具有200nm厚度的未掺杂二氧化硅膜形成。绝缘膜NR1例如由具有50nm厚度的氮化硅膜形成。掩膜材料MK2例如由具有800nm厚度的未掺杂二氧化硅膜形成。绝缘膜NR2例如由具有100nm厚度的氮化硅膜形成。
在本例中，氮化硅膜被描述作为绝缘膜的例子。然而也可以使用氮氧化硅膜、含碳的氮化硅膜或氮碳化硅膜来代替氮化硅膜。
图27是概略示出基于第三实施例的半导体器件的制造方法的第二步骤的视图。
参见图27，在第二步骤中，在半导体衬底SUB的斜面部分之上形成掩膜材料MK1、绝缘膜NR1和掩膜材料MK2。绝缘膜NR2形成在斜面部分之上的掩膜材料MK2之上，以便进一步覆盖斜面部分。注意，为了更容易理解，本文示出了掩膜材料MK2和在其之上设置的绝缘材料NR2。
图28是示出基于第三实施例的半导体器件的制造方法的第三步骤的示意横截面视图。
参见图28，例如通过CMP(化学机械抛光)方法来抛光和去除掩膜材料MK2和绝缘膜NR2的上表面。
图29是概略示出基于第三实施例的半导体器件的制造方法的第三步骤的视图。
参见图29，在第三步骤中，通过CMP方法来抛光和去除掩膜材料MK2和绝缘膜NR2的上表面。作为结果，暴露了掩膜材料MK2的上表面，同时绝缘膜NR2保留在半导体衬底SUB的斜面部分之上。
图30是示出基于第三实施例的半导体器件的制造方法的第四步骤的示意横截面视图。
参见图30，使用典型的照相制版技术通过图案化来形成抗蚀剂图案PRE。使用通过图案化而形成的抗蚀剂图案(抗蚀剂图案)PRE作为掩膜，依次各向异性地刻蚀掩膜材料MK2、绝缘膜NR1、掩膜材料MK1、绝缘膜IL2和IL1以及STI结构。因此，在半导体衬底SUB的表面中形成沟槽DTRA，以延伸通过掩膜材料MK2、绝缘膜NR1以及绝缘膜IL2和IL1。
图31是概略示出基于第三实施例的半导体器件的制造方法的第四步骤的视图。
参见图31，在第三步骤中，形成抗蚀剂图案PRE，但是在斜面部分之上没有形成抗蚀剂图案PRE。
图32是示出基于第三实施例的半导体器件的制造方法的第五步骤的示意横截面视图。
参见图32，通过灰化等去除抗蚀剂图案PRE。作为结果，暴露了形成在抗蚀剂图案PRE之下的掩膜材料MK2。
使用掩膜材料MK2作为掩膜，使半导体衬底SUB持续地经受各向异性刻蚀。因此，形成沟槽DTR，以从半导体衬底SUB的表面延伸通过p-外延区域EP2、n型嵌入区域NBR以及p-外延区域EP1并且到达p型区域PR。
图33是概略示出基于第三实施例的半导体器件的制造方法的第五步骤的视图。
参见图33，通过灰化等暴露掩膜材料MK2并且还去除剩余在斜面部分之上的绝缘膜NR1。与斜面部分对应的区域由于其上没有形成抗蚀剂图案PRE而被各向异性地刻蚀掉。然而，由于剩余在半导体衬底SUB的斜面部分之上的绝缘膜NR1被刻蚀掉，保护了半导体衬底SUB。
图34是示出基于第三实施例的半导体器件的制造方法的第六步骤的示意横截面视图。
参见图34，通过各向异性刻蚀去除掩膜材料MK2，同时通过各向同性刻蚀或各向异性刻蚀去除绝缘膜NR1。注意，通过干法刻蚀来执行各向异性刻蚀。注意，通过干法刻蚀或湿法刻蚀来执行各向同性刻蚀。
使用绝缘膜NR1作为停止部来执行掩膜材料MK2的去除。使用掩膜材料MK1作为停止部来执行绝缘膜NR1的去除。
通过去除掩膜材料MK2和绝缘膜NR1，可以清除在上述第五步骤中使用掩膜材料MK2作为掩膜来执行刻蚀以形成沟槽DTR时、硬掩膜的残留膜中的变化。
作为上述都去除了掩膜材料MK2和绝缘膜NR1的结果，暴露了掩膜材料MK1的上表面。然而，由于通过各向异性刻蚀去除掩膜材料MK2，在沟槽DTR的壁表面处暴露的STI结构的嵌入绝缘膜BIL在附图的横向方向中没有减少(没有后退)。
图35是概略示出基于第三实施例的半导体器件的制造方法的第六步骤的视图。
参见图35，通过去除掩膜材料MK2和绝缘膜NR1，在半导体衬底SUB之上暴露掩膜材料MK1。
后续处理与图10-图13中所示步骤相同，所以不再重复对它们的详细描述。
因此，制造了本实施例的半导体器件。
将给出第三实施例的功能/效果的描述。
在上述的第三实施例中，在半导体衬底SUB的斜面部分之上形成掩膜材料MK2。然后，在掩膜材料MK2之上，形成绝缘膜NR2，使得覆盖斜面部分。在绝缘膜NR2之上，形成抗蚀剂图案。使用抗蚀剂图案作为掩膜，形成沟槽。在用于形成沟槽的各向异性刻蚀期间，剩余在斜面部分之上的绝缘膜NR2保护斜面部分，以便能够防止半导体衬底SUB的斜面部分被刻蚀。
因而，可以防止半导体衬底SUB的斜面部分被形成为具有锯齿形状或急剧倾斜表面，防止产生杂质，以及减少使半导体器件的功能劣化的可能性。
这也消除了提供斜面保护机制的需要，并且提供了成本优势。
在上述第三实施例中，在掩膜材料MK1之上形成绝缘膜NR1。然后，在绝缘膜NR1之上形成掩膜材料MK2。当形成沟槽DTR时，使用掩膜材料MK2作为硬掩膜，导致残留膜中的变化。然而，残留膜中的变化可以通过使用绝缘膜NR1作为停止部执行刻蚀来清除。然后，去除绝缘膜NR1以暴露掩膜材料MK1。由于掩膜材料MK1的膜厚度的变化小，所以可以减少在形成接触时层与层之间的变化。这可以抑制晶体管特性的变化。
(第四实施例)
在上述的第一实施例中，给出了减少在掩膜材料用作硬掩膜时残留膜中的变化的方法的描述。
在第四实施例中，将给出使用更简易的方法来抑制晶体管特性的变化的方法的描述。
接着，将使用图36-图38给出基于第四实施例的半导体器件的制造方法的描述。
基于第四实施例的半导体器件的制造方法的第一步骤与第一实施例的图4所示的第一步骤相同，所以不再重复对其的详细描述。
图36是示出基于第四实施例的半导体器件的制造方法的第二步骤的示意横截面视图。
参见图36，依次层叠绝缘膜IL1和IL2、掩膜材料MK(“第一绝缘膜”)和抗蚀剂图案PRE(“感光图案”)，以便覆盖各个元件。绝缘膜IL1例如由具有20nm厚度的未掺杂二氧化硅膜形成。绝缘膜IL2例如由具有50nm厚度的氮化硅膜形成。
掩膜材料MK例如由具有200nm厚度的未掺杂二氧化硅膜形成。
图37是概略示出基于第四实施例的半导体器件的制造方法的第三步骤的示意横截面视图。
参见图37，使用典型的照相制版技术通过图案化来形成抗蚀剂图案PRE。使用通过图案化而形成的抗蚀剂图案(感光图案)PRE作为掩膜，依次各向异性刻蚀掩膜材料MK、绝缘膜IL2和IL1、STI结构和半导体衬底SUB。因此，形成沟槽DTR，以便从半导体衬底SUB的表面延伸通过衬底中的p-外延区域EP2、n型嵌入区域NBR、p-外延区域EP1至p型区域PR。注意，当形成每个都具有高纵横比(如深宽比)的沟槽DTR时，执行使用所谓交替往复式(Bosch)工艺的刻蚀工艺。例如，重复使用包括六氟化硫(SF6)气体的气体来刻蚀半导体衬底SUB的步骤以及使用包括诸如C4F8的氟化碳(碳氟化合物)气体的气体来覆盖沟槽DTR的侧表面的步骤。
图38是示出基于第四实施例的半导体器件的制造方法的第四步骤的示意横截面视图。
参见图38，通过灰化等去除抗蚀剂图案。作为结果，暴露了形成在抗蚀剂图案PRE之下的掩膜材料MK。
后续处理与图10-图13中所示步骤相同，所以不再重复对它们的详细描述。
因此，制造了本实施例的半导体器件。
将给出第四实施例的功能/效果的描述。
在上述的第四实施例中，使用抗蚀剂图案PRE作为掩膜形成沟槽DTR。
因而，没有执行使用掩膜材料MK作为硬掩膜的刻蚀工艺。这使得此时没有造成残留膜的变化，并且可以减少形成接触期间的层与层的变化。作为结果，可以抑制晶体管特性的变化。
另外，由于可以使用比上述每个实施例更简易的工艺来制造半导体器件，所以可以减少制造工艺的成本。
注意，在上述的第二步骤中，也可以在掩膜材料MK之上层叠抗蚀剂图案PRE之前使用CMP方法来执行平坦化，然后形成抗蚀剂图案PRE。这样可以将下层平坦化并且可以使抗蚀剂图案PRE的形状稳定化。
(第五实施例)
在第五实施例中，将给出在上面第四实施例中描述的简易制造工艺以及即使当不提供斜面保护机制时也允许使用简易工艺来保护斜面部分的半导体器件的制造方法的描述。
基于第五实施例的半导体器件的制造方法的第一步骤至第三步骤与第二实施例在图16-图19中示出的步骤相同。
基于第五实施例的半导体器件的制造方法的第四步骤是：在第二实施例的图20的第四步骤中，使用抗蚀剂图案PRE作为掩膜，依次各向异性刻蚀掩膜材料MK、绝缘膜IL2和IL1、STI结构和半导体衬底SUB，如第四实施例中所述。因此，沟槽DTR被形成为从半导体衬底SUB的表面延伸通过p-外延区域EP2、n型嵌入区域NBR和p-外延区域EP1并且到达p型区域PR。
当形成每个都具有高纵横比(如深宽比)的沟槽DTR时，执行使用所谓交替重复式工艺的刻蚀工艺。例如，重复使用包括六氟化硫(SF6)气体的气体来刻蚀半导体衬底SUB的步骤以及使用包括诸如C4F8的氟化碳(碳氟化合物)气体的气体来覆盖沟槽DTR的侧表面的步骤。
包括第五步骤以及第五步骤随后的工艺步骤基本上与第二实施例中图22和图25描述的步骤相同，所以不再重复对其的详细描述。注意，在第五实施例中，使用抗蚀剂图案PRE作为掩膜来形成沟槽DTR，使得没有执行第二实施例中在第五步骤中使用掩膜材料MK作为硬掩膜的刻蚀工艺。
由此，制造了第五实施例的半导体器件。
将给出第五实施例的功能/效果的描述。
在上述的第五实施例中，使用抗蚀剂图案PRE作为掩膜，形成沟槽DTR。
因此没有执行使用掩膜材料MK作为硬掩膜的刻蚀工艺。这使得此时没有造成残留膜的变化，并且可以减少形成接触期间的层与层的变化。作为结果，可以抑制晶体管特性的变化。
另外，将绝缘膜NR1形成在掩膜材料MK之上，以便覆盖半导体衬底SUB的斜面部分。剩余在斜面部分之上的绝缘膜NR1在各向异性刻蚀期间保护半导体衬底SUB，并且可以防止半导体衬底SUB的斜面部分被刻蚀。
因此，可以防止半导体衬底SUB的斜面部分被形成为具有锯齿形状或者急剧倾斜表面，并且减少使半导体器件的功能劣化的可能性。
这也消除了提供斜面保护机制的需要，并且提供了成本优势。
(第六实施例)
在上述每个实施例中，已经给出了其中形成中空SP以从作为其上端的掩膜材料MK延伸到每个沟槽DTR中的情况的描述。
另一方面，通过降低每个中空SP的位置，可以减薄接触层间膜。因此可以防止形成接触时的故障并且因此减少晶体管特性的变化。
在第六实施例中，将给出进一步提高晶体管特性的半导体器件的制造方法的描述。
第六实施例的制造方法还具有在形成中空SP之前去除掩膜材料MK1的附加步骤。
图39是示出基于第六实施例的半导体器件的制造方法的附加步骤的示意横截面视图。
基于第六实施例的半导体器件的制造方法的第一步骤至第六步骤与第一实施例中描述的图4-图9中的步骤相同。
参见图39，通过各向异性刻蚀去除掩膜材料MK1。具体来说，在栅电极层GE的侧壁之上以及在栅电极之间的掩膜材料MK1被保留，而从其他区域去除掩膜材料MK1。因此，可以从沟槽DTR周围去除掩膜材料MK1。
这可以降低形成在每个沟槽DTR中的中空SP的上端的位置。
注意，通过干法刻蚀来执行各向异性刻蚀。优选地，执行各向异性刻蚀，直到剩余在栅电极层GE的侧壁之上的掩膜材料MK1的上端的位置位于栅电极层GE的上端之下。
包括第七步骤以及第七步骤随后的工艺步骤基本上与第一实施例中图10和图13描述的步骤相同，所以不再重复对其的详细描述。
将对第六实施例的功能/效果给出描述。
在上述的第六实施例中，在去除了掩膜材料MK2和绝缘膜NR之后，干法刻蚀掩膜材料MK1以便从沟槽周围去除，而保留位于栅电极层GE的侧壁之上的掩膜材料MK1的绝缘膜。然后，在每个元件之上并且在每个沟槽DTR之中形成绝缘膜IIA，以便在沟槽DTR中形成中空SP。
因此可以降低形成在每个沟槽DTR中的中空SP的上端的位置并且可以改善半导体器件的晶体管特性，如上所述。
注意，这个步骤也可以类似地应用于除了第六实施例以外的第二实施例至第五实施例。
虽然已经基于本发明的实施例详细描述了本发明人完成的本发明，但是本发明不限于上述的实施例。可以理解到，在不离开本发明的构思的范围内可以对本发明进行各种改变和修改。

Claims (13)

1.一种半导体器件的制造方法，包括以下步骤：
在半导体衬底的主表面之上形成多个栅电极；
在所述栅电极之上形成第一绝缘膜，使得所述第一绝缘膜嵌入在所述栅电极之间的空间中；
在所述第一绝缘膜之上形成由与所述第一绝缘膜的材料不同的材料制成的第二绝缘膜；
在所述第二绝缘膜之上形成由与所述第二绝缘膜的材料不同的材料制成的第三绝缘膜；
在所述第三绝缘膜之上形成感光图案；
使用所述感光图案作为掩膜来执行刻蚀，以形成延伸通过所述第一绝缘膜至所述第三绝缘膜并且到达所述半导体衬底的沟槽；
去除所述感光图案，使得暴露所述第三绝缘膜；
使用暴露的所述第三绝缘膜作为掩膜来执行刻蚀，以将所述沟槽延伸到所述半导体衬底中；
去除所述第三绝缘膜和所述第二绝缘膜；以及
在所述沟槽中并在所述第一绝缘膜之上形成第四绝缘膜，使得在所述沟槽中形成中空空间。
2.根据权利要求1所述的半导体器件的制造方法，
其中形成所述第三绝缘膜，使得覆盖位于所述半导体衬底的所述主表面的外围边缘中的斜面部分，
所述方法还包括以下步骤：
在形成所述第三绝缘膜之后，形成由与所述第三绝缘膜的材料不同的材料制成的第五绝缘膜，使得覆盖所述斜面部分之上的所述第三绝缘膜，
其中，在所述第五绝缘膜覆盖所述斜面部分之上的所述第三绝缘膜的情况下，形成所述沟槽以延伸通过所述第一绝缘膜至所述第三绝缘膜并且到达所述半导体衬底。
3.根据权利要求2所述的半导体器件的制造方法，
其中，形成所述第五绝缘膜使得覆盖所述斜面部分之上的所述第三绝缘膜的步骤包括以下步骤：
在所述第三绝缘膜之上形成所述第五绝缘膜；以及
去除所述第五绝缘膜直到暴露所述第三绝缘膜，以保留在所述斜面部分之上的所述第五绝缘膜。
4.根据权利要求1所述的半导体器件的制造方法，还包括以下步骤：
在去除所述第三绝缘膜和所述第二绝缘膜之后，对所述第一绝缘膜执行各向异性干法刻蚀，以去除所述沟槽周围的所述第一绝缘膜，同时保留位于所述栅电极的侧壁之上的所述第一绝缘膜，
其中，在所述第一绝缘膜的各向异性干法刻蚀之后，在所述沟槽中并在所述第一绝缘膜之上形成所述第四绝缘膜，使得在所述沟槽中形成所述中空空间。
5.根据权利要求4所述的半导体器件的制造方法，
其中，执行对所述第一绝缘膜执行各向异性干法刻蚀的步骤，直到保留在所述栅电极的所述侧壁之上的所述第一绝缘膜的上端的位置处于所述栅电极的上端之下。
6.根据权利要求1所述的半导体器件的制造方法，还包括以下步骤：
在形成所述第三绝缘膜之后，对所述第三绝缘膜进行平坦化，
其中，在所述第三绝缘膜的所述平坦化之后，在所述第三绝缘膜之上形成所述感光图案。
7.一种半导体器件的制造方法，包括以下步骤：
在半导体衬底的主表面之上形成多个栅电极；
在所述栅电极之上形成第一绝缘膜，使得所述第一绝缘膜嵌入在所述栅电极之间的空间中；
在位于所述半导体衬底的所述主表面的外围边缘中的斜面部分之上形成由与所述第一绝缘膜的材料不同的材料制成的第二绝缘膜，使得覆盖所述第一绝缘膜；
在所述第一绝缘膜之上形成感光图案；
在所述第二绝缘膜覆盖所述斜面部分之上的所述第一绝缘膜的情况下，使用所述感光图案作为掩膜来执行刻蚀，以形成延伸通过所述第一绝缘膜并且到达所述半导体衬底的沟槽；
去除所述感光图案，使得暴露所述第一绝缘膜；
使用暴露的所述第一绝缘膜作为掩膜来执行刻蚀，以将所述沟槽延伸到所述半导体衬底中；以及
在所述沟槽中并在所述第一绝缘膜之上形成第三绝缘膜，使得在所述沟槽中形成中空空间。
8.根据权利要求7所述的半导体器件的制造方法，
其中，形成所述第二绝缘膜使得覆盖所述斜面部分之上的所述第一绝缘膜的步骤包括以下步骤：
在所述第一绝缘膜之上形成所述第二绝缘膜；以及
去除所述第二绝缘膜直到暴露所述第一绝缘膜，以保留在所述斜面部分之上的所述第二绝缘膜。
9.根据权利要求7所述的半导体器件的制造方法，
其中所述第一绝缘膜包括通过使有机材料在包含臭氧的气氛中起反应而形成的二氧化硅膜以及通过使有机材料在等离子体中起反应而形成的二氧化硅膜。
10.一种半导体器件的制造方法，包括以下步骤：
在半导体衬底的主表面之上形成多个栅电极；
在所述栅电极之上形成第一绝缘膜，使得所述第一绝缘膜嵌入在所述栅电极之间的空间中；
在所述第一绝缘膜之上形成感光图案；
使用所述感光图案作为掩膜来执行刻蚀，以形成延伸通过所述第一绝缘膜并且进入所述半导体衬底的沟槽；
去除所述感光图案，使得暴露所述第一绝缘膜；以及
在所述沟槽中并在所述第一绝缘膜之上形成第二绝缘膜，使得在所述沟槽中形成中空空间。
11.根据权利要求10所述的半导体器件的制造方法，
其中形成所述第一绝缘膜，使得覆盖位于所述半导体衬底的所述主表面的外围边缘中的斜面部分，
所述方法还包括以下步骤：
在形成所述第一绝缘膜之后，形成由与所述第一绝缘膜的材料不同的材料制成的第三绝缘膜，使得覆盖所述斜面部分之上的所述第一绝缘膜，
其中，在所述第三绝缘膜覆盖所述斜面部分之上的所述第一绝缘膜的情况下，形成延伸通过所述第一绝缘膜和所述第三绝缘膜并且进入所述半导体衬底的所述沟槽。
12.根据权利要求11所述的半导体器件的制造方法，
其中，形成所述第三绝缘膜使得覆盖所述斜面部分之上的所述第一绝缘膜的步骤包括以下步骤：
在所述第一绝缘膜之上形成所述第三绝缘膜；以及
去除所述第三绝缘膜直到暴露所述第一绝缘膜，以保留在所述斜面部分之上的所述第三绝缘膜。
13.根据权利要求10所述的半导体器件的制造方法，还包括以下步骤：
在形成所述第一绝缘膜之后，对所述第一绝缘膜进行平坦化，
其中，在所述第一绝缘膜的所述平坦化之后，在所述第一绝缘膜之上形成所述感光图案。
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