KR20070096896A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법은, 반도체 기판 위에 게이트 절연막을 개재하여 제1 실리콘막 및 마스크막을 순차적으로 형성하는 것과, 상기 반도체 기판에 도달하여, 상기 제1 실리콘막 및 상기 마스크막에 복수의 홈을 형성하는 것과, 상기 복수의 홈 내에 실리콘 산화막을 매립하는 것과, 상기 마스크막을 제거하여, 상기 복수의 홈 내에 매립된 상기 실리콘 산화막 사이에 상기 제1 실리콘막을 노출하는 것과, 상기 제1 실리콘막 위에 제2 실리콘막을 선택적으로 성장시키는 것과, 연마 입자와 양이온성 계면 활성제를 함유하고, pH13 이하의 알카리성의 슬러리를 이용하여 상기 제2 실리콘막을 평탄화하고, 제1 실리콘막 및 제2 실리콘막으로 이루어지는 플로팅 게이트 전극막을 얻는 것과, 상기 플로팅 게이트 전극막 및 상기 실리콘 산화막 위에 전극간 절연막을 형성하는 것 및 상기 전극간 절연막 위에 컨트롤 게이트 전극막을 형성하는 것을 포함한다.
슬러리, 계면 활성제, 연마, 평탄화

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도.
도 2는 도 1에 이어지는 공정을 도시하는 단면도.
도 3은 도 2에 이어지는 공정을 도시하는 단면도.
도 4는 도 3에 이어지는 공정을 도시하는 단면도.
도 5는 도 4에 이어지는 공정을 도시하는 단면도.
도 6은 도 5에 이어지는 공정을 도시하는 단면도.
도 7은 도 6에 이어지는 공정을 도시하는 단면도.
도 8은 선택 성장 폴리실리콘막의 평탄화 후의 상태를 도시하는 개략도.
도 9는 본 발명의 일 실시예에 따른 제2 실리콘막 연마 중의 메모리 셀 트랜지스터 영역의 연마 메카니즘을 도시하는 모식도.
도 10은 본 발명의 일 실시예에 따른 제2 실리콘막 연마 중의 주변 회로 트랜지스터 영역의 연마 메카니즘을 도시하는 모식도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2a, 2b : 소자 분리 절연막
3 : 게이트 절연막
4 : 제1 실리콘막
5 : 제2 실리콘막
20 : 마스크막
21 : 레지스트 마스크
본 출원은 일본 특허 출원 제2006-082042(2006년 3월 24)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 반도체 장치의 제조 방법에 관한 것으로, 특히 다마신 가공 프로세스를 이용하여 플래시 메모리 셀을 제조하는 방법에 관한 것이다.
플래시 메모리는, 전원의 공급이 없어도 기억을 유지할 수 있기 때문에, 멀티미디어 카드용 기억 소자로서 널리 보급되고 있다. 최근, 플래시 메모리의 한층 대용량화가 기대되고 있으며, 플래시 메모리의 집적도를 더욱 높이는 것이 요구된다.
플래시 메모리의 집적도를 높이는 방법의 하나로서, 적층 게이트 구조에서의 플로팅 게이트의 실리콘층을 2층으로 나누어 성막하는 방법이 제안되어 있다. 이것에서는, 1층째의 실리콘층의 형성 후에 소자 분리를 행하고, 1층째의 실리콘층 위에만, 2층째의 실리콘층을 자기 정합적이고 또한 선택적으로 퇴적시킨다. 이러 한 방법을 이용하면, 플로팅 게이트를 터널 절연막의 폭보다 크게 할 수 있으며, 또한 인접하는 플로팅 게이트 간의 거리를 최소 선폭보다 작게 할 수 있다.
그러나, 선택 성장한 실리콘층의 표면적을 각 셀 사이에서 균등하게 하는 것이 어렵고, 그 결과, 커플링비에 기초한 디바이스 특성의 변동이 발생하기 쉽다. 한편, 2층째의 실리콘층을 1층째의 실리콘층 및 소자 분리용 절연막 위의 전체면에 비선택으로 형성한 후, 에치백 또는 연마를 행함으로써 1층째의 실리콘층 위에 남기는 다마신 가공 프로세스가 제안되어 있다. 또한, 통상의 LPCVD법에 의해 비선택 성장시킨 폴리실리콘막을 연마하기 위한 슬러리가 제안되어 있다. 이러한 슬러리를 이용하여, 주로 폴리실리콘막을 고연마 속도로 연마함으로써, 패턴 내부에서 발생하는 디싱이나 에로젼이 억제된다.
그러나, 금후 한층 더 메모리 셀의 미세화가 진행되면, 1층째의 실리콘층 위와 소자 분리용 절연막 위의 단차에 기인하여, 2층째의 실리콘층의 성막 불량이 발생하고, 디바이스 특성이 악화될 우려가 있다.
본 발명의 일 양태에 따르면, 반도체 장치의 제조 방법은, 반도체 기판 위에 게이트 절연막을 개재하여 제1 실리콘막 및 마스크막을 순차적으로 형성하는 것과, 상기 반도체 기판에 도달하여, 상기 제1 실리콘막 및 상기 마스크막에 복수의 홈을 형성하는 것과, 상기 복수의 홈 내에 실리콘 산화막을 매립하는 것과, 상기 마스크막을 제거하여, 상기 복수의 홈 내에 매립된 상기 실리콘 산화막 사이에 상기 제1 실리콘막을 노출하는 것과, 상기 제1 실리콘막 위에 제2 실리콘막을 선택적으로 성장시키는 것과, 연마 입자와 양이온성 계면 활성제를 함유하고, pH13 이하의 알카리성의 슬러리를 이용하여 상기 제2 실리콘막을 평탄화하고, 제1 실리콘막 및 제2 실리콘막으로 이루어지는 플로팅 게이트 전극막을 얻는 것과, 상기 플로팅 게이트 전극막 및 상기 실리콘 산화막 위에 전극간 절연막을 형성하는 것, 및 상기 전극간 절연막 위에 컨트롤 게이트 전극막을 형성하는 것을 포함한다.
본 발명의 다른 양태에 따르면, 반도체 장치의 제조 방법은, 반도체 기판 위에 게이트 절연막을 개재하여 제1 실리콘막 및 마스크막을 순차적으로 형성하는 것과, 상기 반도체 기판에 도달하여, 상기 제1 실리콘막 및 상기 마스크막에 복수의 홈을 형성하는 것과, 상기 복수의 홈 내에 친수성 또한 표면 전위가 마이너스의 소자 분리 절연막을 매립하는 것과, 상기 마스크막을 제거하여, 상기 복수의 홈 내에 매립된 상기 소자 분리 절연막 사이에 상기 제1 실리콘막을 노출하는 것과, 상기 제1 실리콘막 위에 제2 실리콘막을 선택적으로 성장시키는 것과, 연마 입자와 양이온성 계면 활성제를 함유하고, pH13 이하의 알카리성의 슬러리를 이용하여 상기 제2 실리콘막을 평탄화하고, 제1 실리콘막 및 제2 실리콘막으로 이루어지는 플로팅 게이트 전극막을 얻는 것과, 상기 플로팅 게이트 전극막 및 상기 소자 분리 절연막 위에 전극간 절연막을 형성하는 것, 및 상기 전극간 절연막 위에 컨트롤 게이트 전극막을 형성하는 것을 포함한다.
<실시예>
이하, 본 발명의 실시예를 설명한다.
도 1 내지 도 7에, 본 발명의 실시예에 따른 NAND형 플래시 메모리의 제조 방법을 설명하는 공정 단면도를 도시한다.
우선, 도 1에 도시한 바와 같이, 실리콘 기판(1) 위에, 게이트 절연막(3), 제1 실리콘막(4) 및 마스크막(20)을 순차적으로 형성한다. 제1 실리콘막(4)은, 폴리실리콘 및 아몰퍼스 실리콘 중 어느 하나를 이용하여도 된다. 마스크막(20)은, 예를 들면 실리콘 질화막 등에 의해 형성할 수 있다. 그 후, 레지스트 마스크(21)를 마스크막(20) 위에 형성하고, 포트리소그래피에 의해 소자 분리 영역의 패터닝을 행한다. 반응성 이온 에칭(RIE)에 의해 마스크막(20), 제1 실리콘막(4), 게이트 절연막(3), 및 실리콘 기판(1)을 가공하여, 도 2에 도시한 바와 같이 얕은 소자 분리 영역 a, b를 형성한다.
레지스트 마스크(21)를 제거한 후, 실리콘 산화막을 전체면에 퇴적한다. 계속해서, 마스크막(20)을 스토퍼로서 이용한 CMP를 행하여 실리콘 산화막을 평탄화함으로써, 소자 분리 영역 a, b 내에 실리콘 산화막을 매립한다. 이에 의해, 도 3에 도시한 바와 같이 매립형 소자 분리 절연막(2a, 2b)이 형성된다.
그 후, 웨트 에칭에 의해 마스크막(20)을 제거하여, 도 4에 도시한 바와 같이 인접하는 소자 분리 절연막(2a, 2b) 사이에서 제1 실리콘막(4)을 노출한다. 그 결과, 제1 실리콘막(4)을 저면으로 하고, 측면이 소자 분리 절연막(2a, 2b)의 실리콘 산화막으로 획정된 개구 영역 c가 형성된다.
이 개구 영역 내를 매립하도록, 도 5에 도시한 바와 같이 제2 실리콘막(5)을 선택 성장시킨다. 제1 실리콘막(4)과 마찬가지로, 제2 실리콘막(5)도 또한, 폴리 실리콘 및 아몰퍼스 실리콘 중 어느 하나를 이용하여도 된다. 제2 실리콘막(5)을 제1 실리콘막(4) 위에 선택적으로 에피택셜 성장할 때는, 제1 실리콘막(4) 위에 형성되어 있는 자연 산화막(도시 생략)을, 미리 제거한다. 자연 산화막이 제1 실리콘막(4) 위에 존재하면, 그 위에 제2 실리콘막(5)이 성장하지 않기 때문이다. 자연 산화막의 제거는, 희석한 불산을 이용하여 5~10㎚ 웨트 에칭함으로써 용이하게 행할 수 있다.
제2 실리콘막(5)은, 진공 챔버 내에서, 실리콘 기판을 가열 후, 원료 가스로서의 디클로로실란, 염산 및 수소를 공급하여 성막할 수 있다. 소망의 막 두께로 제2 실리콘막(5)을 선택 성장시키기 위해서는, 원료 가스의 공급량이나 성막 시간을 제어하면 된다.
도 5에 도시된 바와 같이, 제2 실리콘막(5)은 볼록 형상의 표면을 갖고, 제1 실리콘막(4) 위에 선택적으로 성장된다. 이 때, 소자 분리 절연막(2a)의 표면을 기준으로 측정한 제2 실리콘막(5)의 막 두께 t(이하, 오버필량이라고 함)는, 100㎚ 이상 300㎚ 이하로 제어하는 것이 바람직하다. 오버필량이 300㎚를 초과하면, 제2 실리콘막(5)의 연마 시간이 길어져, 소자 분리 절연막(2a)을 구성하는 실리콘 산화막의 잘록해짐을 억제하는 것이 곤란하게 될 우려가 있다. 한편, 100㎚ 미만인 경우에는, 개구 영역 내에 퇴적된 제2 실리콘막(5) 내에 보이드가 발생하기 쉬워진다. 오버필량은, 예를 들면 성막 시간을 제어함으로써 소망의 범위 내로 설정할 수 있다.
다음으로, 슬러리를 이용하여 제2 실리콘막(5)을 화학적 기계적으로 연마하 여, 도 6에 도시한 바와 같이 평탄화한다. 이와 같이 하여 얻어진 제1 실리콘막(4) 및 제2 실리콘막(5)에 의해, 플로팅 게이트 전극막(22)이 구성된다.
필요에 따라 소자 분리 절연막(2a) 및 소자 분리 절연막(2b)을 RIE에 의해 후퇴시킨 후, 상법에 의해 도 7에 도시한 바와 같이, 전극간 절연막(23), P 첨가 Si막(24), 및 W막(25)을 형성한다. 전극간 절연막(23)으로서는, 예를 들면, 실리콘 산화막/실리콘 질화막/실리콘 산화막으로 이루어지는, 소위 ONO막을 이용할 수 있다. P 첨가 Si막(24), 및 W막(25)은, 컨트롤 게이트 전극막(26)으로 된다.
다음으로, 컨트롤 게이트 전극막(26)에 RIE를 실시하여 워드선의 패터닝을 행한다. 이 때, 플로팅 게이트가 메모리 셀마다 고립된다. 이에 의해, 제1 실리콘막(4) 및 제2 실리콘막(5)의 적층 구조로 이루어지는 플로팅 게이트와, P 첨가 Si막(24) 및 W막(25)의 적층 구조로 이루어지는 컨트롤 게이트에 의해, 전극간 절연막(23)이 협지되어 이루어지는 적층 게이트 구조가 형성된다. 또한, 얻어진 적층 게이트 구조와 자기 정합적으로 실리콘 기판(1) 내에 불순물을 이온 주입하여, 소스/드레인 영역(도시 생략)을 형성한다. 이와 같이 하여 메모리 셀 트랜지스터(101)를 포함하는 메모리 셀 트랜지스터 영역(100)과, 주변 회로 트랜지스터 영역(110)을 갖는 반도체 장치가 얻어진다.
상술한 바와 같이, 본 발명의 실시예에 따른 방법에서는, NAND형 플래시 메모리의 플로팅 게이트 전극막을 형성함에 있어서, 선택 성장에 의해 제2 실리콘막을 형성하고, 이 2층째의 실리콘막의 연마에 특정한 슬러리가 이용된다. 이는, 이하와 같은 이유에 의한다.
즉, 플로팅 게이트 전극막의 형성에 있어서, 소자 분리 절연막에 의해 분리된 제1 실리콘막 위에 선택 성장시킨 제2 실리콘막의 평탄화를 행하면, 매립형 소자 분리 절연막의 패턴단에 「잘록해짐」이 발생하는 경우가 있다.
이 「잘록해짐」이 발생한 상태를, 도 8에 도시한다. 도시한 바와 같이, 소자 분리 절연막(2a, 2b)에 의해 분리된 반도체 기판(1) 위에는, 게이트 절연막(3), 제1 실리콘막(4) 및 제2 실리콘막(5)이 순차적으로 형성되어 있다. 제2 실리콘막(5)은, 제1 실리콘막(4) 위에 선택 성장된 후, 연마를 행하여 평탄화된다. 소자 분리 절연막(2a, 2b) 위에는 제2 실리콘막(5)이 존재하지 않기 때문에, 이 제2 실리콘막(5)의 연마가 종료할 때까지, 소자 분리 절연막(2a, 2b)은 항상 과연마의 상태에 있다.
특히, 소자 분리 절연막(2a, 2b)이 실리콘 산화막으로 이루어지는 경우에는, 이 실리콘 산화막은, 제2 실리콘막(5)의 연마 중에 용이하게 깎여서 평탄성이 악화한다. 도 8에 도시된 바와 같이, 패턴단의 실리콘 산화막이 국소적으로 연마되어 에로젼이 발생하고, 「잘록해짐」형상의 단면 형상(8)이 생긴다. 경우에 따라서는, 제2 실리콘막(5)의 표면에 디싱(7)이 발생하는 경우도 있다. 제1 실리콘막(4) 위에 선택 성장시킨 제2 실리콘막(5)의 연마로 현재화하는 패턴단의 「잘록해짐」(8)은, 평탄성을 악화시키고, 디바이스 특성의 열화나 수율 저하를 야기한다.
이러한 「잘록해짐」은, 비선택 성장시킨 제2 실리콘막을 연마할 때는, 거의 발생하지 않는다. 비선택 성장시킨 제2 실리콘막은, 제1 실리콘막 위뿐만 아니라, 실리콘 산화막 위에도 형성된다. 따라서, 비선택 성장시킨 제2 실리콘막을 연마하 는 경우에는, 연마 개시부터 연마가 종료할 때까지의 대부분의 동안, 실리콘 산화막은 항상 실리콘막으로 피복되고, 실리콘 산화막이 노출되고 나서의 과연마는 적게 제어할 수 있기 때문이다. 그러나, 비선택 성장에 의해 제2 실리콘막을, 제1 실리콘막 및 소자 분리 절연막 위에 직접 형성하면, 제2 실리콘막에 공동이 남는다. 이는, 메모리 셀의 미세화에 수반하여, 제2 실리콘막이 매립되는 개구 영역의 어스펙트비가 커지기 때문이다. 제2 실리콘막을 평탄화할 때에, 이 공동이 표면에 노출되고, 그 후에 형성되는 전극간 절연막의 전기적 불량을 야기하는 원인으로 된다.
본 발명의 실시예에 따른 방법에서는, 선택 성장시킨 제2 실리콘막(5)의 연마에 특정한 슬러리를 이용함으로써, 소자 분리 절연막(2a, 2b)의 패턴단에 발생하는 「잘록해짐」을 대폭 저감하고, 실질적으로 방지하는 것도 가능하게 한다. 그 결과, 평탄성의 악화는 억제되므로, 디바이스 특성의 열화나 수율의 저하를 회피하는 것이 가능하게 된다.
이하, 제2 실리콘막(5)의 연마에 이용되는 슬러리에 대하여 상세하게 설명한다. 본 발명의 실시예에 따른 방법에 있어서, 제2 실리콘막의 연마에 이용되는 슬러리는, 연마 입자와 양이온성 계면 활성제를 함유한다.
상술한 바와 같은 슬러리를 이용하여 제2 실리콘막을 연마할 때의 연마 메카니즘을, 도 9 및 도 10을 참조하여 설명한다.
도 9에는, 메모리 셀 트랜지스터 영역의 연마 메카니즘을 모식적으로 도시하고, 도 10에는 주변 회로 트랜지스터 영역의 연마 메카니즘을 모식적으로 도시한 다.
연마 입자(9)와 양이온성 계면 활성제(10)를 함유하는 슬러리를 이용하여 제2 실리콘막(5)의 연마를 행하는 경우에는, 양이온성 계면 활성제(10)는 특정한 방향으로 배향한다. 구체적으로는 양이온성 계면 활성제(10)는, 도 9에 도시된 바와 같이, 친수기가 친수성인 실리콘 산화막으로 이루어지는 소자 분리 절연막(2a, 2b)의 표면에 강하게 흡착하고, 소수기가 외측(연마포측)을 향하도록 배향한다.
또한, 이와 같이 연마포측에 배향한 소수기와 별도의 소수기가 상호 작용하고, 친수기가 연마포측에 배향하여, 소위 「미셀」(11)이 형성된다. 이러한 미셀의 형성에 의해, 소자 분리 절연막(2a, 2b)의 표면에는 2층의 흡착층이 형성됨과 함께 친수성이 유지된다.
한편, 소수성의 제2 실리콘막(5)의 표면에는, 양이온성 계면 활성제(10)의 소수기가 약하게 흡착하고 친수기가 연마포측에 배향된다. 그 결과, 제2 실리콘막(5)의 표면에는, 1층의 흡착층이 형성되어 친수성이 유지된다.
실리콘 산화막으로 이루어지는 소자 분리 절연막(2a, 2b)의 표면은, 미셀이 형성된 양이온성 계면 활성제(10)의 2층의 보호막에 의해, 연마 입자(9)의 공격으로부터 보호되게 된다. 그 결과, 실리콘 산화막에서의 연마의 진행은 방해된다.
제2 실리콘막(5)의 표면에는, 양이온성 계면 활성제(10)에 의한 1층의 흡착층이 형성되어 있지만, 이 흡착층은 소수성의 제2 실리콘막(5)과 소수기와의 약한 분자간 힘에 의한 상호 작용이다. 이 때문에, 그 흡착력은 약하고, 연마 입자(9)나 연마포 표면의 러프네스에 의해 용이하게 이탈하여, 연마가 진행된다.
또한, 양이온성 계면 활성제(10)의 친수기는, 실리콘 산화막의 표면의 전위(마이너스)와 역전위이므로, 실리콘 산화막으로 이루어지는 소자 분리 절연막(2a, 2b)의 표면에의 전기적 흡착에 의해 강한 흡착층이 형성된다. 또한, 미셀 형성에 의한 2층의 보호막에 의해, 매우 강력한 보호막이 형성된다. 실리콘 산화막의 표면의 전위는, 예를 들면, 진동 용량법에 의해 측정할 수 있다.
또한, 연마포측에 배향한 친수기의 전위(플러스)는, 연마 입자(9)의 제타 전위(마이너스)와 역전위이므로, 연마 입자(9)가 끌어당겨져서, 제2 실리콘막(5)의 연마 속도를 높게 유지할 수 있다. 연마 입자의 제타 전위는, 예를 들면, 전기 영동 광 산란 측정법에 의해 측정할 수 있다.
그 결과, 양이온성 계면 활성제(10)를 첨가함으로써, 제2 실리콘막(5)과 실리콘 산화막으로 이루어지는 소자 분리 절연막(2a, 2b)과의 선택비가 높아지며, 제2 실리콘막(5)은, 연마 입자(9)에 의해 신속하게 평탄화된다. 한편, 소자 분리 절연막(2a, 2b)은 2층의 강력한 보호막에 의해 보호되어 있으므로, 과연마를 행하여도 실질적으로 연마되지 않는다. 그 결과, 패턴단에 발생하기 쉬운 「잘록해짐」을 억제하여, 높은 평탄성을 실현하는 것이 가능하게 되었다.
이러한 효과를 충분히 확보하기 위해서, 계면 활성제는, 실리콘막에 소수기가 흡착하여 충분한 친수성을 부여할 수 있을 정도로 높은 친수성을 갖는 것이 기대된다. 구체적으로는, HLB값이 7 이상인 것이 바람직하다. 또한, 여기서의 HLB값은, 클리핀의 식 (HLB=20×(친수기의 중량%))에 의한 것이다. 즉, 패턴단의 실리콘 산화막에서는, 실리콘막(5)의 소수성에 끌려, 그 친수성이 상쇄되는 경향이 있다. 따라서, 양이온성 계면 활성제의 친수성이 낮은 경우에는, 실리콘 산화막의 패턴단에 양이온성 계면 활성제(10)의 친수기가 흡착할 수 없어, 충분한 보호 효과가 얻어지지 않는 경우가 있기 때문이다. 또한, 소수성이 높으면 더스트가 흡착하기 쉬워, 표면 결함이 늘어나는 것에 의한다.
본 발명의 실시예에 따른 방법에 이용되는 슬러리에 함유되는 제1 성분인 연마 입자로서는, 예를 들면, 실리카, 산화 세륨, 알루미나, 티타니아, 지르코니아, 및 이산화망간 등을 들 수 있다.
실리카 혹은 산화 세륨으로서는, 흄드법으로 제작된 흄드실리카 혹은 흄드 산화세륨을 이용할 수 있다. 또한, 금속 알콕시드로부터 졸겔법으로 제작된 콜로이드 실리카 혹은 콜로이드 산화 세륨을 이용하여도 된다.
연마 입자의 1차 입자경은 1㎚ 이상 1000㎚ 이하가 바람직하고, 3㎚ 이상 100㎚ 이하가 보다 바람직하다. 1차 입자경이 1㎚ 미만인 경우에는, 실리콘의 연마력이 부족하여, 충분히 큰 연마 속도를 확보하는 것이 곤란하게 된다. 한편, 1000㎚를 초과하면 실리콘 산화막과의 선택비를 충분히 크게 취할 수 없게 될 우려가 있다. 또한, 연마 입자의 2차 입자경은, 10㎚ 이상 10000㎚ 이하가 바람직하고, 30㎚ 이상 1000㎚ 이하가 보다 바람직하다. 2차 입자경이 10㎚ 미만인 경우에는, 실리콘의 연마력이 불충분하여 연마 속도가 저하하는 경우가 있다. 한편, 10000㎚를 초과하면, 연마 후의 표면에 스크래치가 발생하는 경우가 있으며, 또 평탄성이 악화할 우려가 있다.
슬러리 내에서의 연마 입자의 농도는, 0.001wt% 이상 30wt% 이하가 바람직하 다. 0.001wt% 미만인 경우에는, 실리콘막의 연마력이 불충분하게 되어 연마 속도가 저하할 우려가 있다. 한편, 30wt%를 초과하면, 연마 후의 표면에 스크래치가 발생하는 경우가 있다. 또한, 실리콘막과 실리콘 산화막과의 선택비를 충분히 확보할 수 없게 된다. 연마 입자의 농도는, 0.1wt% 이상 10wt% 이하가 보다 바람직하다.
본 발명의 실시예에 따른 방법에 이용되는 슬러리에 함유되는 제2 성분인 양이온성 계면 활성제로서는, 제4급 암모늄염, 및 알킬아민염을 이용할 수 있다.
제4급 암모늄염으로서는, 예를 들면, 라우릴트리메틸암모늄클로라이드, 스테아릴트리메틸암모늄클로라이드, 세틸트리메틸암모늄클로라이드, 디스테아릴디메틸암모늄클로라이드, 및 알킬벤질디메틸암모늄클로라이드 등을 들 수 있다.
알킬아민염으로서는, 예를 들면, 폴리옥시에틸렌알킬아민, 및 알킬아민아세테이트를 이용할 수 있다.
슬러리 내에서의 양이온성 계면 활성제의 농도는, 0.001wt% 이상 10wt% 이하가 바람직하다. 0.001wt% 미만인 경우에는, 첨가량이 지나치게 적어 흡착 효과가 불충분하게 되고, 잘록해짐을 충분히 억제하는 것이 곤란하게 된다. 한편, 10wt%를 초과하면, 실리콘막 표면에의 흡착이 강해져서 실리콘막의 연마 속도가 저하할 우려가 있다. 양이온성 계면 활성제의 농도는, 0.005wt% 이상 1wt% 이하가 보다 바람직하고, 0.01wt% 이상 0.5wt% 이하가 가장 바람직하다.
상술한 성분을 물에 배합하여, 본 발명의 실시예에서 제2 실리콘막의 연마에 이용하는 슬러리가 얻어진다. 물로서는, 이온 교환수 및 순수 등을 이용할 수 있 다.
본 발명의 실시예에 이용되는 슬러리의 pH는, 13 이하의 알칼리 영역으로 조정된다. pH가 7 이하인 경우에는, 제타 전위가 제로에 근접하여 연마 입자의 분산성이 악화되고, 실용적인 속도로 실리콘막을 연마할 수 없다. 한편, pH가 13을 초과하면, 실리콘막과 실리콘 산화막과의 선택비를 충분히 얻는 것이 곤란하게 되고, 또한 연마 입자의 용해가 발생하기 때문이다.
암모니아 및 수산화칼륨 등의 무기 알칼리, 트리에탄올아민 및 피페라진 등의 유기 아민, 및 테트라메틸암모늄하이드록사이드(TMAH) 등의 유기 알칼리 등의 pH 조정제를 첨가함으로써, 13 이하의 알칼리 영역에 pH가 조정된다. pH 조정제는, 0.0001wt% 이상 1wt% 이하의 농도로 슬러리 내에 함유되어 있으면, 상술한 범위 내에 pH를 제어할 수 있다.
슬러리 내에는, 또한, 수용성 고분자가 함유되어도 된다. 수용성 고분자로서는, 예를 들면, 메틸셀룰로오스, 메틸히드록시에틸셀룰로오스, 메틸히드록시프로필셀룰로오스, 히드록시에틸셀룰로오스, 히드록시프로필셀룰로오스, 카르복시메틸셀룰로오스, 카르복시에틸셀룰로오스, 카르복시메틸히드록시에틸셀룰로오스 등의 셀룰로오스류, 키토산 등의 다당류 등을 들 수 있다. 또한, 폴리에틸렌글리콜, 폴리에틸렌이민, 폴리비닐피롤리돈, 폴리비닐알콜, 폴리아크릴산 및 그의 염, 폴리아크릴아미드, 및 폴리에틸렌옥시드 등을 이용할 수 있다. 이들 수용성 고분자는, 단독으로 또는 2종 이상을 혼합하여 사용할 수 있다.
수용성 고분자는, 소자 분리 영역의 실리콘 산화막의 보호제, 즉 에로젼 억 제제로서 기능한다. 이 때문에, 수용성 고분자가 함유됨으로써, 평탄성을 보다 한층 높일 수 있다.
수용성 고분자의 중량 평균 분자량은, 500 이상 1,000,000 이하의 범위 내인 것이 바람직하다. 500 미만인 경우에는, 실리콘 산화막에의 보호 효과가 충분히 발휘되지 않는다. 한편, 1,000,000을 초과하면, 흡착 효과가 지나치게 커져서, 실리콘막의 연마 속도가 저하할 우려가 있다. 또한, 슬러리의 점성이 지나치게 높아져, 공급하는 것이 곤란하게 된다. 수용성 고분자의 중량 평균 분자량은, 1,000 이상 500,000 이하가 보다 바람직하고, 5,000 이상 300,000 이하가 가장 바람직하다.
수용성 고분자는, 0.001wt% 이상 10wt% 이하의 농도로 슬러리 내에 함유되어 있으면, 실리콘막에 과도하게 흡착하여 연마 속도를 대폭 저하시키지 않고 효과를 얻을 수 있다. 수용성 고분자의 농도는, 0.01wt% 이상 1wt% 이하가 보다 바람직하고, 0.05wt% 이상 0.5wt% 이하가 특히 바람직하다.
이하, 본 발명의 실시예를 구체적으로 나타낸다. 우선, 이용하는 슬러리를 이하의 처방으로 조제하였다.
(슬러리 No.1)
연마 입자로서 1차 입자경 50㎚의 콜로이드 실리카를, 0.56wt%의 농도에서 순수하게 분산시켰다. 여기에, pH조정제로서, 0.1wt%의 피페라진과 0.5wt%의 트리에탄올아민을 더하고, 수용성 고분자로서 히드록시에틸셀룰로오스를 0.03wt%의 농도로 첨가하였다. 마지막으로, 양이온성 계면 활성제로서 0.06wt%의 라우릴트리메 틸암모늄클로라이드를 첨가하여 슬러리 No.1을 얻었다. 또한, pH는 9로 조정하였다.
(슬러리 No.2)
양이온성 계면 활성제를 0.06wt%의 알킬아민아세테이트로 변경한 것 이외에는, 상술한 슬러리 No.1과 마찬가지의 처방으로 슬러리 No.2를 조제하였다. 또한, pH는 9로 조정하였다.
(슬러리 No.3)
수용성 고분자를 0.06wt%의 폴리비닐알콜로 변경한 것 이외에는, 상술한 슬러리 No.1과 마찬가지의 처방으로 슬러리 No.3을 조제하였다. 또한, pH는 9로 조정하였다.
(슬러리 No.4)
연마 입자로서 1차 입자경 30㎚의 흄드 산화세륨을, 0.5wt%의 농도에서 순수하게 분산시키고, pH 조정제로서 암모니아를 더하였다. 마지막으로 양이온성 계면 활성제로서 0.06wt%의 라우릴트리메틸암모늄클로라이드를 첨가하여, 슬러리 No.4를 얻었다. 또한, pH는 8로 조정하였다.
(슬러리 No.5)
pH 조정제를 TMAH로 변경하여 pH를 13으로 조절한 것 이외에는, 상술한 슬러리 No.1과 마찬가지의 처방으로 슬러리 No.5를 조제하였다.
(슬러리 No.6)
수용성 고분자를 첨가하지 않는 것 이외에는, 상술한 슬러리 No.1과 마찬가 지의 처방으로 슬러리 No.6을 조제하였다.
(슬러리 No.7)
계면 활성제를 첨가하지 않는 것 이외에는, 상술한 슬러리 No.1과 마찬가지의 처방으로 슬러리 No.7을 조제하였다.
(슬러리 No.8)
양이온성 계면 활성제를 음이온성 계면 활성제인 도데실벤젠술폰산칼륨으로 변경한 것 이외에는, 상술한 슬러리 No.1과 마찬가지의 처방으로 슬러리 No.8을 조제하였다.
(슬러리 No.9)
양이온성 계면 활성제를 비이온성 계면 활성제인 아세틸렌디올계 비이온 계면 활성제로 변경한 것 이외에는, 상술한 슬러리 No.1과 마찬가지의 처방으로 슬러리 No.9를 조제하였다.
(슬러리 No.10)
계면 활성제를 첨가하지 않는 것 이외에는, 상술한 슬러리 No.4와 마찬가지의 처방으로 슬러리 No.10을 조제하였다.
(슬러리 No.11)
pH 조정제를 질산으로 변경하여 pH를 7로 조절한 것 이외에는, 상술한 슬러리 No.1과 마찬가지의 처방으로 슬러리 No.11을 조제하였다.
(슬러리 No.12)
pH 조정제를 수산화 칼륨으로 변경하여 pH를 14로 조절한 것 이외에는, 상술 한 슬러리　No.1과 마찬가지의 처방으로 슬러리 No.12를 조제하였다.
상술한 바와 같이 조제된 슬러리 No.1~12를 이용하여, 폴리실리콘막 및 실리콘 산화막의 연마 속도를 조사하였다. 폴리실리콘의 베타막이 형성된 실리콘 기판과, 실리콘 산화막의 베타막이 형성된 실리콘 기판을 준비하였다. CMP 장치로서는 에바라 제작소제 EPO-222를 이용하고, 연마포로서는 닛타하스제 IC1000/Suba400을 이용하였다.
연마에 있어서는, 연마포가 첨부된 턴테이블을 50rpm으로 회전시키면서, 이것에 실리콘 기판을 보유한 톱링을 55rpm으로 회전시키면서, 300gf/㎠의 압력으로 맞닿게 하였다. 연마포 위에, 320cc/min의 유량으로 각 슬러리를 공급하여, 100초간의 연마를 행하였다.
각 슬러리에 대해서, 폴리실리콘막 및 실리콘 산화막의 연마 속도를, 슬러리의 성분과 함께 하기 표 1 및 표 2에 정리한다.
Figure 112007023142788-PAT00001
Figure 112007023142788-PAT00002
슬러리 No.1~6은, 연마 입자 및 양이온성 계면 활성제를 함유하고, pH가 13 이하의 알칼리 영역이므로, 본 발명의 실시예에 따른 방법에 이용되는 슬러리이다. 이들 슬러리는, 어느 것이나 폴리실리콘막의 연마 속도가 124㎚/min 이상으로 크고, 한편 실리콘 산화막의 연마 속도는 5㎚/min 이하로 작다. 따라서, 실리콘 산화막에 대하여 실리콘막을 높은 선택비로 연마할 수 있는 것을 알 수 있다.
양이온성 계면 활성제를 함유하지 않는 슬러리 No.7도, 베타막을 연마하는 한, 폴리실리콘막의 연마 속도가 크고, 실리콘 산화막의 연마 속도는 작다.
양이온성 계면 활성제를 음이온성 계면 활성제로 치환한 슬러리 No.8은, 폴리실리콘막의 연마 속도가 93㎚/min로 저하하고 있다. 양이온성 계면 활성제를 비이온성 계면 활성제로 치환한 슬러리 No.9는, 폴리실리콘막의 연마 속도가 더욱 저하하여, 겨우 21㎚/min이다. 슬러리 No.10은, 양이온성 계면 활성제를 포함하지 않는 것 이외에는 No.4의 슬러리와 마찬가지의 조성이다. 그러나, 폴리실리콘막의 연마 속도가 114.1㎚/min인데도, 실리콘 산화막의 연마 속도가 300㎚/min에나 도달하고 있다. 이들 슬러리는, 실리콘 산화막에 대하여 폴리실리콘막을 높은 선택비로 연마할 수 없다.
pH가 7인 슬러리 No.11에서는, 폴리실리콘막의 연마 속도가 작고, pH가 14인 슬러리 No.12에서는, 실리콘 산화막의 연마 속도가 크다. 또한, 이들 슬러리는, 폴리실리콘막과 실리콘 산화막의 선택비를 취할 수 없기 때문에, 본 발명의 실시예에 따른 방법에 사용하여도 소망의 효과는 얻어지지 않는 것이 예측된다.
이하, 슬러리 No.1~12를 이용하여 제2 실리콘막을 연마하여, 플래시 메모리 셀의 플로팅 게이트를 형성한 예를 설명한다.
(실시예 1)
우선, 도 1에 도시한 바와 같이, 실리콘 기판(1) 위에, 게이트 절연막(3), 제1 실리콘막(4), 및 마스크막(20)을 형성하였다. 게이트 절연막(3)은, 열산화에 의해 9㎚의 막 두께로 형성하고, 제1 실리콘막(4)으로서는, CVD법에 의해 40㎚의 막 두께로 폴리실리콘막을 형성하였다. 또한, 마스크막(20)으로서는, LPCVD법에 의해 150㎚의 막 두께로 실리콘 질화막을 형성하였다.
계속해서, 레지스트 마스크(21)를 형성하고, 마스크막(20), 제1 실리콘막(4), 게이트 절연막(3), 및 실리콘 기판(1)을 RIE에 의해 에칭 가공하여, 도 2에 도시한 바와 같이 소자 분리 영역 a, b를 형성하였다.
레지스트 마스크(21)를 제거한 후, 전체면에 실리콘 산화막을 퇴적하였다. 마스크막(20)을 스토퍼로서 이용하여, 이 마스크막(20) 위의 실리콘 산화막을 제거하고, 소자 분리 영역 내에 실리콘 산화막을 잔치하였다. 이와 같이 하여, 도 3에 도시한 바와 같이, 소자 분리 절연막(2a, 2b)이 형성되었다.
마스크막(20)을 인산 웨트 에칭에 의해 제거하여, 도 4에 도시한 바와 같이 제1 실리콘막(4)을 노출하고, 개구 영역 c를 형성하였다. 제1 실리콘막(4)의 표면에 형성된 자연 산화막은, 희불산 용액으로 제거하였다.
그 후, 제1 실리콘막(4) 위에, 제2 실리콘막(5)을 선택적으로 에피택셜 성장시켰다. 성막 장치로서, 어플라이드 마테리얼사제의 Centura를 이용하였다. 성막에 있어서는, 우선, 실리콘 기판을 850℃까지 승온 후에 압력 240Torr로 1분간의 수소 베이킹을 행하였다. 그 후, 815℃까지 강온하여 압력 52.8Torr로 디클로르실란, 염산, 및 수소를 공급하여, 540초간 성막하였다.
그 결과, 도 5에 도시한 바와 같이 제2 실리콘막(5)으로서의 폴리실리콘막이, 제1 실리콘막(4) 위에 선택 형성되었다. 이 때, 오버필량 t는 278㎚였다.
선택 성장시킨 제2 실리콘막(5)을, 슬러리 No.1을 이용하여 연마하여, 도 6에 도시한 바와 같이 평탄화를 행하였다. 상술과 마찬가지의 CMP 장치 및 연마포를 이용하여, 연마 조건도 상술과 마찬가지로 하였다.
연마 후의 막 두께를 측정한 바, 소자 분리 절연막(2a)의 패턴단의 잘록해짐량은 10㎚ 이하였다. 15㎚ 정도 이하의 잘록해짐은, 실질적으로 영향을 미치게 하지 않으므로 허용된다.
제2 실리콘막(5)의 평탄화에 의해, 제1 실리콘막(4)과 제2 실리콘막(5)과의 적층 구조로 이루어지는 플로팅 게이트 전극막(22)이 형성되었다. 플로팅 게이트 전극막(22) 위에는, ONO막으로 이루어지는 전극간 절연막(23)을 형성하였다. 또한, 인이 첨가된 폴리실리콘막(P 첨가 Si막)(24)을 두께 100㎚로 형성하고, 계속해서, 텅스텐막(W막)(25)을 85㎚의 두께로 형성하여, 컨트롤 게이트 전극막(26)이 얻어졌다.
다음으로, 컨트롤 게이트 전극막(26)에 RIE를 실시하여 워드선의 패터닝을 행하였다. 이 때, 플로팅 게이트가 메모리 셀마다 고립되고, 이에 의해, 제1 실리콘막(4) 및 제2 실리콘막(5)의 적층 구조로 이루어지는 플로팅 게이트와, P 첨가 Si막(24) 및 W막(25)의 적층 구조 이루어지는 컨트롤 게이트에 의해, 전극간 절연막(23)이 협지되어 이루어지는 적층 게이트 구조가 형성되었다. 또한, 얻어진 적층 게이트 구조와 자기 정합적으로 실리콘 기판(1) 내에 불순물을 이온 주입하여, 소스/드레인 영역(도시 생략)을 형성하였다. 이와 같이 하여, 도 7에 도시한 바와 같이 메모리 셀 트랜지스터(101)가 형성되고, 메모리 셀 트랜지스터 영역(100)과 주변 회로 트랜지스터 영역(110)을 구비한 반도체 장치가 제작되었다.
본 실시예에서 얻어진 반도체 장치는, 실리콘 산화막으로 이루어지는 소자 분리 절연막의 패턴단에서의 잘록해짐이 억제되고, 평탄성을 높일 수 있었으므로, 양호한 디바이스 특성을 갖는다. 또한, 수율의 저하도 발생하지 않는다.
(비교예 1)
슬러리 No.7을 이용하는 것 이외에는 실시예 1과 마찬가지의의 조건으로, 제2 실리콘막(5)을 연마하였다.
연마 후의 실리콘 산화막의 막 두께를 측정한 바, 도 8에 도시한 바와 같이, 소자 분리 절연막(2a)의 패턴단에, 20㎚ 정도의 국소적 에로젼(잘록해짐)(8)이 발생하고 있었다. 또한, 제2 실리콘막(5)의 표면에는 디싱(7)이 확인되었다.
본 비교예에서 이용한 슬러리 No.7에는, 양이온성 계면 활성제가 함유되어 있지 않으므로, 잘록해짐(8)이나 디싱(7)이 발생하여 평탄성이 악화하였다. 이 잘록해짐(8)의 발생은, 실리콘막(5)이 성장하지 않고 연마 당초부터 표면이 노출되고, 아무런 보호가 이루어져 있지 않은 실리콘 산화막의 과잉 연마에 의해 발생한다.
패턴단에 발생한 잘록해짐(8)은, 평탄성을 악화시켜서 수율 저하의 원인으로 된다. 또한, 실리콘막(5)의 표면에 발생한 디싱(7)에 기인하여, 셀 내의 실리콘막 두께 변동이 발생한다. 이 막 두께 변동이 저항 변동으로 되어, 디바이스 특성의 저하를 야기하는 것이 된다.
(실시예 2)
슬러리 No.2를 이용하는 것 이외에는, 상술한 실시예 1과 마찬가지의 조건으로 제2 실리콘막(5)을 연마하였다. 그 결과, 소자 분리 절연막(2a)의 패턴단의 잘록해짐량은 5㎚ 미만였다.
그 후, 실시예 1과 마찬가지로 전극간 절연막(23) 및 컨트롤 게이트 전극막(26)을 형성하고, 에칭 및 이온 주입을 행하여, 도 7에 도시한 바와 같은 메모리 셀 트랜지스터 영역(100)과 주변 회로 트랜지스터 영역(110)을 구비한 반도체 장치를 얻었다.
본 실시예에서 제작된 반도체 장치는, 실리콘 산화막으로 이루어지는 소자 분리 절연막의 패턴단에서의 잘록해짐이 억제되고, 평탄성을 높일 수 있었으므로, 양호한 디바이스 특성을 갖는다. 또한, 수율의 저하도 발생하지 않는다.
(비교예 2)
슬러리 No.8을 이용하고, 연마 시간을 300초로 변경한 것 이외에는 실시예 1과 마찬가지의 조건으로, 제2 실리콘막(5)을 연마하였다. 그 결과, 소자 분리 절연막(2a)의 패턴단의 잘록해짐량은 300㎚에나 미쳤다.
본 비교예에서 이용한 슬러리 No.8에 함유되어 있는 계면 활성제는, 도데실 벤젠술폰산칼륨이다. 이 도데실벤젠술폰산칼륨은, 폴리실리콘막에의 소수부의 흡착이 강하기 때문에, 연마 입자에 의한 연마가 저해되어 연마 속도가 늦어진다. 또한, 음이온성이므로, 도데실벤젠술폰산칼륨의 전위는 실리콘 산화막과 마찬가지로 마이너스이다. 따라서, 실리콘 산화막에의 친수기의 흡착력이 약하고, 계면 활성제에 의한 보호 효과가 작다.
그 결과, 실리콘막을 평탄화하기 위해서는 300초라고 하는 긴 연마 시간이 필요하게 된다. 이 장시간의 과연마와 계면 활성제의 약한 보호 효과에 의해, 결과적으로 잘록해짐량은 증대한 것으로 추측된다.
따라서, 비교예 1인 경우와 마찬가지로 패턴단에 발생한 잘록해짐은, 평탄성을 악화시켜서 수율 저하의 원인으로 된다.
(비교예 3)
슬러리 No.9를 이용하고, 연마 시간을 300초로 변경한 것 이외에는 실시예 1과 마찬가지의 조건으로, 제2 실리콘막(5)의 연마를 시도하였다. 그 결과, 소자 분리 절연막(2a)의 패턴단의 잘록해짐량은 20㎚에나 미쳤다.
본 비교예에서 이용한 슬러리 No.9에는, 아세틸렌디올계 비이온 계면 활성제가 함유되어 있다. 이 아세틸렌디올계 비이온 계면 활성제는, 실리콘막에의 소수부의 흡착이 매우 강하기 때문에, 연마 입자에 의한 연마가 저해되어 연마 속도가 극단적으로 늦어진다.
그 결과, 실리콘막을 평탄화하기 위해서는 300초라고 하는 긴 연마 시간이 필요하게 된다. 이 장시간의 과연마에 의해 계면 활성제의 보호 효과가 소실되게 되어, 잘록해짐을 억제할 수는 없다.
따라서, 비교예 1인 경우와 마찬가지로, 패턴단에 발생한 잘록해짐은, 평탄성을 악화시켜 수율 저하의 원인으로 된다.
(실시예 3)
슬러리 No.3을 이용하는 것 이외에는 상술한 실시예 1과 마찬가지의 조건으로, 제2 실리콘막(5)의 연마를 행하였다. 그 결과, 소자 분리 절연막(2a)의 패턴단의 잘록해짐량은 5㎚ 미만으로 억제되었다.
그 후, 실시예 1과 마찬가지로 전극간 절연막(23) 및 컨트롤 게이트 전극막(26)을 형성하고, 에칭 및 이온 주입을 행하여, 도 7에 도시한 바와 같은 메모리 셀 트랜지스터 영역(100)과 주변 회로 트랜지스터 영역(110)을 구비한 반도체 장치를 얻었다.
본 실시예에서 제작된 반도체 장치는, 실리콘 산화막으로 이루어지는 소자 분리 절연막의 패턴단에서의 잘록해짐이 억제되고, 평탄성을 높일 수 있었으므로, 양호한 디바이스 특성을 갖는다. 또한, 수율의 저하도 발생하지 않는다.
(실시예 4)
슬러리 No.4를 이용하는 것 이외에는 상술한 실시예 1과 마찬가지의 조건으로, 제2 실리콘막(5)의 연마를 행하였다. 그 결과, 소자 분리 절연막(2a)의 패턴단의 잘록해짐량은 10㎚ 미만으로 억제되었다.
그 후, 실시예 1과 마찬가지로 전극간 절연막(23) 및 컨트롤 게이트 전극막(26)을 형성하고, 에칭 및 이온 주입을 행하여, 도 7에 도시한 바와 같은 메모리 셀 트랜지스터 영역(100)과 주변 회로 트랜지스터 영역(110)을 구비한 반도체 장치를 얻었다.
본 실시예에서 제작된 반도체 장치는, 실리콘 산화막으로 이루어지는 소자 분리 절연막의 패턴단에서의 잘록해짐이 억제되고, 평탄성을 높일 수 있었으므로, 양호한 디바이스 특성을 갖는다. 또한, 수율의 저하도 발생하지 않는다.
(비교예 4)
슬러리 No.10을 이용한 것 이외에는 실시예 1과 마찬가지의 조건으로, 제2 실리콘막(5)의 연마를 시도하였다. 그 결과, 소자 분리 절연막(2a)의 패턴단에는, 100㎚를 초과하는 크기로 잘록해짐이 발생하였다.
본 비교예에서 이용한 슬러리 No.10은, 양이온성 계면 활성제가 함유되어 있지 않는 것 이외에는, 실시예 4에서 이용한 슬러리 No.4와 마찬가지의 조성이다. No.4 및 No.10 중 어느 슬러리에도, 연마 입자로서 산화 세륨 입자가 함유되어 있다. 산화 세륨 입자가 함유되어 있으면, 100㎚/min 이상의 속도로 실리콘막을 연마할 수 있다. 그러나, 계면 활성제가 함유되어 있지 않는 경우에는, 300㎚/min라고 하는 큰 속도로 실리콘 산화막이 연마되는 것이, No.10의 결과에 나타나 있다. 이는, 셀륨과 실리콘과의 공합 반응에 의한 것이며, 다음과 같이 설명된다. 즉, 셀륨 및 실리콘은 모두 4가이므로, 산화 세륨과 실리콘 산화막 사이에 있어서의 전자의 수수를 비롯한 케이칼적 상호 작용이 발생한다. 그 결과, 산화 세륨 입자에 의해 실리콘 산화막의 연마가 진행한다.
산화 세륨 입자와 함께 계면 활성제가 함유되어 있으면, 실리콘 산화막의 연마가 억제되므로, 실리콘막과 실리콘 산화막과의 선택비를 얻을 수 있다.
이 경우에 이용할 수 있는 계면 활성제로서는, 양이온성 계면 활성제가 적절하다. 즉, 상술한 바와 같이 마이너스 전위의 실리콘 산화막 표면과 플러스 전위의 친수기가 전기적으로 강하게 흡착하고, 실리콘 산화막 위에 미셀을 형성할 수 있다. 그 결과, 2층의 보호막을 형성하여, 산화 세륨 입자로부터 실리콘 산화막을 보호하기 위함이다.
(비교예 5)
슬러리 No.11을 이용하여, 연마 시간을 360초로 변경한 것 이외에는 실시예 1과 마찬가지의 조건으로, 제2 실리콘막(5)의 연마를 시도하였다. 그 결과, 소자 분리 절연막(2a)의 패턴단에는, 100㎚를 초과하는 크기로 잘록해짐이 발생하였다.
본 비교예에서 이용한 슬러리 No.11은, pH가 7이므로 실리콘막의 연마 속도가 극단적으로 늦어진다. 그 결과, 실리콘막을 연마하기 위해서는 360초라고 하는 긴 연마 시간이 필요하게 된다. 이 장시간의 과연마에 의해 계면 활성제의 보호 효과가 소실하게 되어, 잘록해짐을 억제할 수는 없다.
따라서, 비교예 1의 경우와 마찬가지로, 패턴단에 발생한 잘록해짐은, 평탄성을 악화시켜 수율 저하의 원인으로 된다.
(비교예 6)
슬러리 No.12를 이용한 것 이외에는 실시예 1과 마찬가지의 조건으로, 제2 실리콘막(5)의 연마를 시도하였다. 그 결과, 소자 분리 절연막(2a)의 패턴단에는, 100㎚를 초과하는 크기로 잘록해짐이 발생하였다.
본 비교예에서 이용한 슬러리 No.12는, pH가 14이므로 실리콘막과 실리콘 산화막과의 선택비를 얻을 수 없어, 잘록해짐은 억제되지 않는다.
따라서, 비교예 1의 경우와 마찬가지로, 패턴단에 발생한 잘록해짐은, 평탄성을 악화시켜 수율 저하의 원인으로 된다.
(실시예 5)
제2 실리콘막(5)의 성막 시간을 345초로 단축함으로써, 오버필량을 178㎚로 변경한 것 이외에는 실시예 1과 마찬가지의 조건으로 제2 실리콘막(5)을 연마하였다. 또한, 오버필량의 감소에 따라, 제2 실리콘막(5)의 연마 시간은 80초로 단축되었다.
그 결과, 소자 분리 절연막(2a)의 패턴단의 잘록해짐량은 1㎚ 미만으로까지 억제되었다. 이는, 연마 시간이 단축됨으로써, 실리콘 산화막이 연마에 노출되는 시간이 감소했기 때문이다.
(실시예 6)
슬러리 No.5를 이용하는 것 이외에는 상술한 실시예 1과 마찬가지의 조건으로, 제2 실리콘막(5)의 연마를 행하였다. 그 결과, 소자 분리 절연막(2a)의 패턴단의 잘록해짐량은, 12㎚ 이하였다.
그 후, 실시예 1과 마찬가지로, 전극간 절연막(23) 및 컨트롤 게이트 전극막(26)을 형성하고, 에칭 및 이온 주입을 행하여, 도 7에 도시한 바와 같은 메모리 셀 트랜지스터 영역(100)과 주변 회로 트랜지스터 영역(110)을 구비한 반도체 장치를 얻었다.
본 실시예에서 제작된 반도체 장치는, 실리콘 산화막으로 이루어지는 소자 분리 절연막의 패턴단에서의 잘록해짐이 억제되고, 평탄성을 높일 수 있었으므로, 양호한 디바이스 특성을 갖는다. 또한, 수율의 저하도 발생하지 않는다.
(실시예 7)
슬러리 No.6을 이용하는 것 이외에는 상술한 실시예 1과 마찬가지의 조건으로, 제2 실리콘막(5)의 연마를 행하였다. 그 결과, 소자 분리 절연막(2a)의 패턴단의 잘록해짐량은, 15㎚ 정도였다.
그 후, 실시예 1과 마찬가지로, 전극간 절연막(23) 및 컨트롤 게이트 전극막(26)을 형성하고, 에칭 및 이온 주입을 행하여, 도 7에 도시한 바와 같은 메모리 셀 트랜지스터 영역(100)과 주변 회로 트랜지스터 영역(110)을 구비한 반도체 장치를 얻었다.
본 실시예에서 제작된 반도체 장치는, 실리콘 산화막으로 이루어지는 소자 분리 절연막의 패턴단에서의 잘록해짐이 억제되고, 평탄성을 높일 수 있었으므로, 양호한 디바이스 특성을 갖는다. 또한, 수율의 저하도 발생하지 않는다.
이상의 실시예 및 비교예에서의 오버필량 및 잘록해짐량을, 이용한 슬러리와 함께 하기 표 3 및 4에 정리한다.
Figure 112007023142788-PAT00003
Figure 112007023142788-PAT00004
상기 표 3에 나타내는 바와 같이, 연마 입자와 양이온성 계면 활성제를 함유하고, pH가 소정의 범위 내의 슬러리를 이용한 경우(실시예 1∼7)에는, 패턴단의 잘록해짐량은 15㎚ 이하로 저감할 수 있다. 특히, 실시예 5와 같이 오버필량을 178㎚로 감소시킨 경우에는, 잘록해짐의 발생을 실질적으로 방지할 수 있다. 또한, 실리콘 산화막에 대하여 높은 선택비로 실리콘막을 연마할 수 있으므로, 디바이스 특성이 양호한 플래시 메모리를 높은 수율로 제작할 수 있다.
소정의 성분이 함유되지 않는 슬러리, 혹은 pH가 소정의 범위 외의 슬러리에서는, 마찬가지의 조건에서 연마를 행하여도, 비교예 1~6에 나타내는 바와 같이 패턴단의 잘록해짐량을 억제할 수 없다. 실리콘 산화막에 대하여 높은 선택비로 실리콘막을 연마할 수도 없고, 디바이스 특성의 열화나 수율의 저하에 연결된다.
본 발명은, 상술한 실시예에 한정되는 것은 아니고, 본 발명의 요지를 변경하지 않는 범위에서, 여러가지 변형하여 실시하는 것이 가능하다.
당 분야의 업자라면 부가적인 장점 및 변경들을 용이하게 생각해 낼 것이다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경이 가능하다.
본 발명의 양태에 따르면, 디바이스 특성이 양호한 적층 게이트 구조를 포함하는 반도체 장치를, 높은 수율로 제조하는 방법이 제공된다.

Claims (20)

  1. 반도체 기판 위에 게이트 절연막을 개재하여 제1 실리콘막 및 마스크막을 순차적으로 형성하는 것과,
    상기 반도체 기판에 도달하여, 상기 제1 실리콘막 및 상기 마스크막에 복수의 홈을 형성하는 것과,
    상기 복수의 홈 내에 실리콘 산화막을 매립하는 것과,
    상기 마스크막을 제거하여, 상기 복수의 홈 내에 매립된 상기 실리콘 산화막 사이에 상기 제1 실리콘막을 노출하는 것과,
    상기 제1 실리콘막 위에 제2 실리콘막을 선택적으로 성장시키는 것과,
    연마 입자와 양이온성 계면 활성제를 함유하고, pH13 이하의 알카리성의 슬러리를 이용하여 상기 제2 실리콘막을 평탄화하고, 제1 실리콘막 및 제2 실리콘막으로 이루어지는 플로팅 게이트 전극막을 얻는 것과,
    상기 플로팅 게이트 전극막 및 상기 실리콘 산화막 위에 전극간 절연막을 형성하는 것과,
    상기 전극간 절연막 위에 컨트롤 게이트 전극막을 형성하는 것
    을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 실리콘막은, 폴리실리콘 또는 아몰퍼스 실리콘에 의해 형성되는 반 도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 실리콘막 위에 제2 실리콘막을 선택적으로 성장시키기 전에, 상기 제1 실리콘막의 표면의 자연 산화막을 웨트 에칭하는 것을 더 포함하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제2 실리콘막은, 폴리실리콘 또는 아몰퍼스 실리콘에 의해 형성되는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 제2 실리콘막을 상기 제1 실리콘막 위에 선택적으로 성장시키는 것은, 진공 챔버 내에서 반도체 기판을 가열 후, 원료 가스로서의 디클로로실란, 염산 및 수소를 공급함으로써 행해지는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 제2 실리콘막은, 상기 실리콘 산화막에 대하여, 100 내지 300㎚의 오버필량으로 상기 제1 실리콘막 위에 선택적으로 성장되는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 전극간 절연막을 형성하기 전에, 상기 실리콘 산화막의 상면을 상기 플로팅 게이트 전극막의 상면보다 후퇴시키는 것을 더 포함하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 슬러리에 함유되는 상기 연마 입자는, 실리카 및 산화 세륨으로부터 선택되는 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 슬러리에 함유되는 상기 연마 입자의 1차 입자경은 1㎚ 이상 1000㎚ 이하인 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 연마 입자는, 0.001wt% 이상 30wt% 이하의 농도로 상기 슬러리에 함유되는 반도체 장치의 제조 방법.
  11. 제1항에 있어서,
    상기 슬러리에 함유되는 상기 양이온성 계면 활성제는, HLB값이 7 이상인 반도체 장치의 제조 방법.
  12. 제1항에 있어서,
    상기 슬러리에 함유되는 상기 양이온성 계면 활성제는, 제4급 암모늄염 및 알킬아민염으로부터 선택되는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제4급 암모늄염은, 라우릴트리메틸암모늄클로라이드, 스테아릴트리메틸암모늄클로라이드, 세틸트리메틸암모늄클로라이드, 디스테아릴디메틸암모늄클로라이드, 및 알킬벤질디메틸암모늄클로라이드로부터 선택되는 반도체 장치의 제조 방법.
  14. 제12항에 있어서,
    상기 알킬아민염은, 폴리옥시에틸렌알킬아민, 및 알킬아민아세테이트로부터 선택되는 반도체 장치의 제조 방법.
  15. 제1항에 있어서,
    상기 양이온성 계면 활성제는, 0.001wt% 이상 10wt% 이하의 농도로 상기 슬러리에 함유되는 반도체 장치의 제조 방법.
  16. 제1항에 있어서,
    상기 슬러리는, 실리콘막의 연마 속도가 124㎚/min 이상이고, 실리콘 산화막의 연마 속도는 5㎚/min 이하인 반도체 장치의 제조 방법.
  17. 제1항에 있어서,
    상기 슬러리는, 수용성 고분자를 더 함유하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 수용성 고분자는, 메틸셀룰로오스, 메틸히드록시에틸셀룰로오스, 메틸히드록시프로필셀룰로오스, 히드록시에틸셀룰로오스, 히드록시프로필셀룰로오스, 카르복시메틸셀룰로오스, 카르복시에틸셀룰로오스, 카르복시메틸히드록시에틸셀룰로오스, 키토산, 폴리에틸렌글리콜, 폴리에틸렌이민, 폴리비닐피롤리돈, 폴리비닐알콜, 폴리아크릴산 및 그의 염, 폴리아크릴아미드, 및 폴리에틸렌옥사이드로 이루어지는 군으로부터 선택되는 반도체 장치의 제조 방법.
  19. 반도체 기판 위에 게이트 절연막을 개재하여 제1 실리콘막 및 마스크막을 순차적으로 형성하는 것과,
    상기 반도체 기판에 도달하여, 상기 제1 실리콘막 및 상기 마스크막에 복수의 홈을 형성하는 것과,
    상기 복수의 홈 내에 친수성 또한 표면 전위가 마이너스인 소자 분리 절연막을 매립하는 것과,
    상기 마스크막을 제거하여, 상기 복수의 홈 내에 매립된 상기 소자 분리 절연막 사이에 상기 제1 실리콘막을 노출하는 것과,
    상기 제1 실리콘막 위에 제2 실리콘막을 선택적으로 성장시키는 것과,
    연마 입자와 양이온성 계면 활성제를 함유하고, pH13 이하의 알카리성의 슬러리를 이용하여 상기 제2 실리콘막을 평탄화하고, 제1 실리콘막 및 제2 실리콘막으로 이루어지는 플로팅 게이트 전극막을 얻는 것과,
    상기 플로팅 게이트 전극막 및 상기 소자 분리 절연막 위에 전극간 절연막을 형성하는 것과,
    상기 전극간 절연막 위에 컨트롤 게이트 전극막을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 연마 입자의 제타 전위는 마이너스인 반도체 장치의 제조 방법.
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