KR20170018780A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20170018780A
KR20170018780A KR1020160100084A KR20160100084A KR20170018780A KR 20170018780 A KR20170018780 A KR 20170018780A KR 1020160100084 A KR1020160100084 A KR 1020160100084A KR 20160100084 A KR20160100084 A KR 20160100084A KR 20170018780 A KR20170018780 A KR 20170018780A
Authority
KR
South Korea
Prior art keywords
insulating film
forming
semiconductor substrate
groove
semiconductor device
Prior art date
Application number
KR1020160100084A
Other languages
English (en)
Inventor
마사아끼 시노하라
시게오 도꾸미쯔
Original Assignee
르네사스 일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 르네사스 일렉트로닉스 가부시키가이샤 filed Critical 르네사스 일렉트로닉스 가부시키가이샤
Publication of KR20170018780A publication Critical patent/KR20170018780A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66689—Lateral DMOS transistors, i.e. LDMOS transistors with a step of forming an insulating sidewall spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

간이한 프로세스로, 트랜지스터 특성의 변동을 억제하는 것이 가능한 반도체 장치의 제조 방법을 제공한다. 반도체 장치의 제조 방법으로서, 복수의 게이트 전극을 형성하는 공정과, 복수의 게이트 전극간을 매립하도록 복수의 게이트 전극 위에 제1 절연막을 형성하는 공정과, 제2 절연막을 제1 절연막 위에 형성하는 공정과, 제3 절연막을 제2 절연막 위에 형성하는 공정과, 제3 절연막 위에 감광체 패턴을 형성하는 공정과, 감광체 패턴을 마스크로 하여 에칭함으로써 제1 내지 제3 절연막을 관통하여 반도체 기판에 도달하는 홈을 형성하는 공정과, 감광체 패턴을 제거하는 공정과, 노출된 제3 절연막을 마스크로 하여 에칭함으로써 홈을 반도체 기판의 내부로 연신시키는 공정과, 제3 절연막과 제2 절연막을 제거하는 공정과, 홈 내와 제1 절연막 위에 제4 절연막을 형성하는 공정을 구비한다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 개시는, 반도체 장치의 제조 방법에 관한 것이며, 특히 홈을 갖는 반도체 장치의 제조 방법에 관한 것이다.
고애스펙트비의 홈 내에 절연막을 충전한 소자 분리(Deep Trench Isolation:DTI) 구조는, 예를 들어 일본 특허 공개 제2011-151121호 공보에 개시되어 있다.
이 공보에 기재된 기술에서는, 반도체 기판의 표면에 소스 영역 및 드레인 영역을 갖는 고내압 MOS 트랜지스터가 완성된다. 그 트랜지스터를 평면에서 보아 둘러싸는 홈이 반도체 기판의 표면에 형성된다. 그 트랜지스터 위를 덮도록, 또한 홈 내에 중공을 형성하도록 트랜지스터 위 및 홈에 절연막이 형성된다.
상기와 같이 DTI 구조가 형성된 후에, 반도체 기판에 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 등의 전자 소자가 형성된다.
일본 특허 공개 제2011-151121호 공보
한편, 홈을 형성할 때에는, 산화막을 트랜지스터의 게이트 위에 형성하고, 당해 산화막을 마스크로 하여 이방성 에칭에 의해 홈이 형성된다. 그리고, 그 후, 홈 내부에 중공을 형성하도록 절연막이 형성된다.
이 이방성 에칭 시에, 산화막도 소정 막 두께분 에칭 제거되게 된다. 당해 이방성 에칭 후의 산화막의 막 두께는, 웨이퍼 면내에서 변동되게 된다. 이 절연막의 막 두께의 변동은, 콘택트를 형성할 때의 층간의 변동을 발생시켜, 트랜지스터 특성의 변동의 원인으로도 된다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
일 실시예에 의하면, 반도체 장치의 제조 방법으로서, 반도체 기판의 주표면에, 복수의 게이트 전극을 형성하는 공정과, 복수의 게이트 전극간을 매립하도록 복수의 게이트 전극 위에 제1 절연막을 형성하는 공정을 구비한다. 또한, 제1 절연막에 대하여 재질이 상이한 제2 절연막을 제1 절연막 위에 형성하는 공정과, 제2 절연막에 대하여 재질이 상이한 제3 절연막을 제2 절연막 위에 형성하는 공정을 구비한다. 또한, 제3 절연막 위에 감광체 패턴을 형성하는 공정과, 감광체 패턴을 마스크로 하여 에칭함으로써 제1 내지 제3 절연막을 관통하여 반도체 기판에 도달하는 홈을 형성하는 공정을 구비한다. 또한, 제3 절연막이 노출되도록 감광체 패턴을 제거하는 공정과, 노출된 제3 절연막을 마스크로 하여 에칭함으로써 홈을 반도체 기판의 내부로 연신시키는 공정과, 제3 절연막과 제2 절연막을 제거하는 공정과, 홈 내에 중공 공간이 생기도록 홈 내와 제1 절연막 위에 제4 절연막을 형성하는 공정을 구비한다.
일 실시예에 의하면, 제3 절연막을 마스크로 하여 에칭한 후, 제3 절연막과 제2 절연막을 제거하기 위해 웨이퍼 면내에서의 절연막의 변동 부분을 제거하는 것이 가능하다. 이에 의해, 절연막의 막 두께의 변동을 억제하여 트랜지스터의 특성의 변동을 억제하는 것이 가능하다.
도 1은 실시 형태 1에 기초하는 칩 상태의 반도체 장치의 구성을 설명하는 개략 평면도.
도 2는 도 1에 도시하는 소자 형성 영역이 평면에서 보아 홈으로 둘러싸인 모습을 도시하는 일부 파단 사시도.
도 3은 도 2에서 홈으로 둘러싸인 소자로서, 실시 형태 1에 있어서의 반도체 장치의 구성을 도시하는 개략 단면도.
도 4는 실시 형태 1에 기초하는 반도체 장치의 제조 방법의 제1 공정을 도시하는 개략 단면도.
도 5는 실시 형태 1에 기초하는 반도체 장치의 제조 방법의 제2 공정을 도시하는 개략 단면도.
도 6은 실시 형태 1에 기초하는 반도체 장치의 제조 방법의 제3 공정을 도시하는 개략 단면도.
도 7은 실시 형태 1에 기초하는 반도체 장치의 제조 방법의 제4 공정을 도시하는 개략 단면도.
도 8은 실시 형태 1에 기초하는 반도체 장치의 제조 방법의 제5 공정을 도시하는 개략 단면도.
도 9는 실시 형태 1에 기초하는 반도체 장치의 제조 방법의 제6 공정을 도시하는 개략 단면도.
도 10은 실시 형태 1에 기초하는 반도체 장치의 제조 방법의 제7 공정을 도시하는 개략 단면도.
도 11은 실시 형태 1에 기초하는 반도체 장치의 제조 방법의 제8 공정을 도시하는 개략 단면도.
도 12는 실시 형태 1에 기초하는 반도체 장치의 제조 방법의 제9 공정을 도시하는 개략 단면도.
도 13은 실시 형태 1에 기초하는 반도체 장치의 제조 방법의 제10 공정을 도시하는 개략 단면도.
도 14는 비교예로서 종래예의 반도체 기판의 상면에 레지스트 패턴이 형성된 상태를 모식적으로 도시하는 단면도.
도 15는 레지스트 패턴을 마스크로 하여 에칭을 행한 상태를 모식적으로 도시하는 단면도.
도 16은 실시 형태 2에 기초하는 반도체 장치의 제조 방법의 제2 공정을 도시하는 개략 단면도.
도 17은 실시 형태 2에 기초하는 반도체 장치의 제조 방법의 제2 공정을 모식적으로 설명하는 도면.
도 18은 실시 형태 2에 기초하는 반도체 장치의 제조 방법의 제3 공정을 도시하는 개략 단면도.
도 19는 실시 형태 2에 기초하는 반도체 장치의 제조 방법의 제3 공정을 모식적으로 설명하는 도면.
도 20은 실시 형태 2에 기초하는 반도체 장치의 제조 방법의 제4 공정을 도시하는 개략 단면도.
도 21은 실시 형태 2에 기초하는 반도체 장치의 제조 방법의 제4 공정을 모식적으로 설명하는 도면.
도 22는 실시 형태 2에 기초하는 반도체 장치의 제조 방법의 제5 공정을 도시하는 개략 단면도.
도 23은 실시 형태 2에 기초하는 반도체 장치의 제조 방법의 제5 공정을 모식적으로 설명하는 도면.
도 24는 실시 형태 2에 기초하는 반도체 장치의 제조 방법의 제6 공정을 도시하는 개략 단면도.
도 25는 실시 형태 2에 기초하는 반도체 장치의 제조 방법의 제6 공정을 모식적으로 설명하는 도면.
도 26은 실시 형태 3에 기초하는 반도체 장치의 제조 방법의 제2 공정을 도시하는 개략 단면도.
도 27은 실시 형태 3에 기초하는 반도체 장치의 제조 방법의 제2 공정을 모식적으로 설명하는 도면.
도 28은 실시 형태 3에 기초하는 반도체 장치의 제조 방법의 제3 공정을 도시하는 개략 단면도.
도 29는 실시 형태 3에 기초하는 반도체 장치의 제조 방법의 제3 공정을 모식적으로 설명하는 도면.
도 30은 실시 형태 3에 기초하는 반도체 장치의 제조 방법의 제4 공정을 도시하는 개략 단면도.
도 31은 실시 형태 3에 기초하는 반도체 장치의 제조 방법의 제4 공정을 모식적으로 설명하는 도면.
도 32는 실시 형태 3에 기초하는 반도체 장치의 제조 방법의 제5 공정을 도시하는 개략 단면도.
도 33은 실시 형태 3에 기초하는 반도체 장치의 제조 방법의 제5 공정을 모식적으로 설명하는 도면.
도 34는 실시 형태 3에 기초하는 반도체 장치의 제조 방법의 제6 공정을 도시하는 개략 단면도.
도 35는 실시 형태 3에 기초하는 반도체 장치의 제조 방법의 제6 공정을 모식적으로 설명하는 도면.
도 36은 실시 형태 4에 기초하는 반도체 장치의 제조 방법의 제2 공정을 도시하는 개략 단면도.
도 37은 실시 형태 4에 기초하는 반도체 장치의 제조 방법의 제3 공정을 도시하는 개략 단면도.
도 38은 실시 형태 4에 기초하는 반도체 장치의 제조 방법의 제4 공정을 도시하는 개략 단면도.
도 39는 실시 형태 6에 기초하는 반도체 장치의 제조 방법의 추가 공정을 도시하는 개략 단면도.
실시 형태에 대하여 도면을 참조하면서 상세하게 설명한다. 또한, 도면 중 동일 또는 상당 부분에는 동일 부호를 부여하고, 그 설명은 반복하지 않는다.
(실시 형태 1)
도 1은 실시 형태 1에 기초하는 칩 상태의 반도체 장치의 구성을 설명하는 개략 평면도이다.
도 1을 참조하여, BiC-DMOS(Bipolar Complementary Double-diffused Metal Oxide Semiconductor)의 반도체 칩 CP는, 예를 들어 저내압의 CMOS(Complementary MOS) 트랜지스터를 집적한 로직부 LG와, 고내압 소자를 사용한 출력 드라이버부 HV를 갖고 있다. 상기의 로직부 LG에서는 그 형성 영역이 DTI 구조를 이루는 홈 DTR에 의해 평면에서 보아 둘러싸여 있다. 또한, 출력 드라이버부 HV에서는 소자의 1개1개의 형성 영역이 DTI 구조를 이루는 홈 DTR에 의해 평면에서 보아 둘러싸여 있다.
도 2는 도 1에 도시한 소자 형성 영역이 평면에서 보아 홈으로 둘러싸인 모습을 도시하는 일부 파단 사시도이다.
도 2를 참조하여, 예를 들어 출력 드라이버부 HV에서는, 1개1개의 고내압 소자의 소자 형성 영역 DFR이 DTI 구조를 이루는 홈 DTR에 의해 평면적으로 둘러싸여 있다. 이 홈 DTR은 반도체 기판 SUB의 표면에 형성되어 있다.
다음에, 상기의 고내압 소자로서 고내압의 횡형 MOS 트랜지스터를 사용한 경우에 대하여 설명한다.
도 3은 도 2에서 홈으로 둘러싸인 소자로서, 실시 형태 1에 있어서의 반도체 장치의 구성을 도시하는 개략 단면도이다.
도 3을 참조하여, 반도체 기판 SUB는 예를 들어 실리콘으로 이루어져 있고, 주표면에 선택적으로 홈 STR을 갖고 있다. 이 홈 STR 내에는 매립 절연막 BIL이 형성되어 있다. 이 홈 STR과 매립 절연막 BIL에 의해 STI(Shallow Trench Isolation) 구조가 구성되어 있다.
반도체 기판 SUB의 p형 영역 PR 위에는 p- 에피택셜 영역 EP1과, n형 매립 영역 NBR이 형성되어 있다. n형 매립 영역 NBR 위에는, p형 매립 영역 PBR이 선택적으로 형성되어 있다. 이들 n형 매립 영역 NBR 및 p형 매립 영역 PBR 위에는, p- 에피택셜 영역 EP2가 형성되어 있다.
상기의 p- 에피택셜 영역 EP2 내로서 반도체 기판 SUB의 표면에, 고내압의 횡형 MOS 트랜지스터가 형성되어 있다. 이 고내압의 횡형 MOS 트랜지스터는, n형 오프셋 영역 NOR과, n형 웰 영역 NWR과, p형 웰 영역 PWR과, n+ 드레인 영역 DR과, n+ 소스 영역 SO와, 게이트 절연막 GI와, 게이트 전극층 GE를 주로 갖고 있다.
n형 오프셋 영역 NOR은, p- 에피택셜 영역 EP2와 pn 접합을 구성하도록 반도체 기판 SUB의 표면에 형성되어 있다. n형 웰 영역 NWR은 n형 오프셋 영역 NOR과 접하도록 형성되어 있고, n+ 드레인 영역 DR은 n형 웰 영역 NWR과 접하도록 반도체 기판 SUB의 표면에 형성되어 있다.
p형 웰 영역 PWR은, p- 에피택셜 영역 EP2 내로서 반도체 기판 SUB의 표면에 형성되어 있다. n+ 소스 영역 SO는, p형 웰 영역 PWR과 pn 접합을 구성하도록 반도체 기판 SUB의 표면에 형성되어 있다. n+ 소스 영역 SO와 n형 오프셋 영역 NOR 사이에는, 반도체 기판 SUB의 표면을 따라서 p형 웰 영역 PWR과 p- 에피택셜 영역 EP2가 끼워져 있다.
게이트 전극층 GE는, n+ 소스 영역 SO와 n형 오프셋 영역 NOR 사이에 끼워지는 p형 웰 영역 PWR과 p- 에피택셜 영역 EP2에 게이트 절연막 GI를 개재하여 대향하도록 반도체 기판 SUB 위에 형성되어 있다. 또한 게이트 전극층 GE의 한쪽 단부는, n형 오프셋 영역 NOR 내에 형성된 STI 구조 위에 얹혀 있다. 게이트 전극층 GE의 측벽을 따르도록 측벽 절연층 SW가 형성되어 있다.
실시 형태에 있어서는, n+ 소스 영역 SO, n+ 드레인 영역 DR 및 게이트 전극층 GE의 각각의 표면 위에 실리사이드층 SC가 형성되어 있는 것이 바람직하지만, 실리사이드층 SC는 생략되어도 된다.
또한 p- 에피택셜 영역 EP2 내에는, p형 매립 영역 PBR에 접하도록 p형 싱커(sinker) 영역 PDR이 형성되어 있고, 이 p형 싱커 영역 PDR의 반도체 기판 SUB의 표면측에 p형 웰 영역 PWR과 p+ 콘택트 영역 PCR이 형성되어 있다. p+ 콘택트 영역 PCR과 n+ 소스 영역 SO를 전기적으로 분리하기 위해, p+ 콘택트 영역 PCR과 n+ 소스 영역 SO 사이의 반도체 기판 SUB의 표면에는 STI 구조가 형성되어 있다.
또한 p- 에피택셜 영역 EP2 내에는, n형 매립 영역 NBR에 접하도록 n형 싱커 영역 NDR이 형성되어 있고, 이 n형 싱커 영역 NDR의 반도체 기판 SUB의 표면측에 n형 웰 영역 NWR과 n+ 콘택트 영역 NCR이 형성되어 있다. n+ 콘택트 영역 NCR과 p+ 콘택트 영역 PCR의 각각의 표면 위에는 실리사이드층 SC가 형성되어 있는 것이 바람직하지만, 실리사이드층 SC는 생략되어도 된다.
상기의 고내압 횡형 MOS 트랜지스터 위를 덮도록, 절연막 IL1, 절연막 IL2, 마스크재 MK 및 절연막 II가 순서대로 적층되어 있다. 절연막 IL1은 예를 들어 실리콘 산화막이며, 절연막 IL2는 예를 들어 실리콘 질화막이다. 마스크재 MK는, 예를 들어 실리콘 산화막이다. 절연막 IL1, 절연막 IL2, 마스크재 MK는, 복수의 게이트 전극층 GE의 게이트 전극간을 매립하도록 게이트 전극층 GE 위에 형성된다. 절연막 II는 마스크재 MK를 덮도록 형성되어 있다.
절연막 II는, 예를 들어 BP-TEOS(Boro-Phospho-Tetra-Ethyl-Ortho-Silicate)와, 그 위에 플라즈마 CVD(Chemical Vapor Deposition)법에 의해 형성된 실리콘 산화막의 적층 구조로 이루어져 있다. 또한, 절연막 II에 포함되는 BP-TEOS(BPSG:Boro-Phosphate Silicate Glass)는 P-TEOS(PSG:Phosphorus Silicon Glass), B-TEOS(BSG:Boro Silicata Glass)와 같은 III족 원소 및 V족 원소 중 적어도 어느 하나의 불순물을 포함한 절연막이면 된다.
절연막 IL1, 절연막 IL2, 마스크재 MK 및 절연막 II에는 콘택트 홀 CH가 형성되어 있고, 콘택트 홀 CH 내에는 플러그 도전층 PL이 형성되어 있다. 절연막 II 위에는 배선층 ICL이 형성되어 있다. 배선층 ICL은 콘택트 홀 CH 내의 플러그 도전층 PL을 개재하여 고내압 횡형 MOS 트랜지스터의 도전 부분(예를 들어 소스 영역 SO, n+ 드레인 영역 DR, 콘택트 영역 NCR, PCR, 게이트 전극층 GE 등)에 전기적으로 접속되어 있다.
상기의 고내압 횡형 MOS 트랜지스터의 형성 영역을 평면에서 보아 둘러싸도록 DTI 구조가 형성되어 있다. 이 DTI 구조는, 반도체 기판 SUB의 표면으로부터 내부로 연장되는 홈(제1 홈) DTR과, 그 홈 DTR 내에 형성되는 절연막 II를 갖고 있다. 홈 DTR은, 반도체 기판 SUB의 표면으로부터 p- 에피택셜 영역 EP2, n형 매립 영역 NBR 및 p- 에피택셜 영역 EP1을 관통하여 p형 영역 PR에 도달하도록 형성되어 있다.
상기의 홈 DTR 내에 형성되는 절연막 II는, 고내압 횡형 MOS 트랜지스터 위에 형성되는 층간 절연막이다. 또한 홈 DTR 내는, 절연막 II로 완전히 매립되어 있지는 않고, 홈 DTR의 내부에는 중공(공극) SP가 형성되어 있다.
이 중공 SP는, n형 매립 영역 NBR과 p- 에피택셜 영역 EP1의 접합부 부근에 적어도 형성되어 있는 것이 바람직하다. 중공 SP는 홈의 깊이와 거의 동일한 높이를 갖고 있어도 된다. 홈 DTR의 애스펙트비(깊이/폭 W)는 1 이상인 것이 바람직하다. 또한 홈 DTR의 폭 W는 80V의 브레이크다운 전압을 기준으로 하여 0.3㎛ 이상인 것이 바람직하다.
또한 홈 DTR은 STI 구조가 형성된 개소에 형성되어도 된다. 이 경우, 홈 DTR은 STI 구조의 홈(제2 홈) STR이 형성된 영역에서 그 홈 STR보다도 깊게 형성되게 된다.
다음에, 실시 형태 1에 기초하는 반도체 장치로서, 고내압 횡형 MOS 트랜지스터뿐만 아니라, p채널 MOS 트랜지스터(pMOS 트랜지스터라 칭함), CMOS 트랜지스터 및 불휘발성 반도체 메모리를 갖는 반도체 장치의 제조 방법에 대하여 도 4∼도 13을 사용하여 설명한다.
도 4는 실시 형태 1에 기초하는 반도체 장치의 제조 방법의 제1 공정을 도시하는 개략 단면도이다.
도 4를 참조하여, 먼저 반도체 기판 SUB의 표면에, 각 소자(고내압 횡형 MOS 트랜지스터, pMOS 트랜지스터, CMOS 트랜지스터, 불휘발성 반도체 기억 소자)가 완성된다.
고내압 횡형 MOS 트랜지스터는, n형 오프셋 영역 NOR과, n형 웰 영역 NWR과, p형 웰 영역 PWR과, n+ 드레인 영역 DR과, n+ 소스 영역 SO와, 게이트 절연막 GI와, 게이트 전극층 GE를 갖도록 형성된다.
또한 고내압 소자로서의 pMOS 트랜지스터는, p형 오프셋 영역 POR과, n형 웰 영역 NWR과, p형 웰 영역 PWR과, p+ 드레인 영역 DR과, p+ 소스 영역 SO와, 게이트 절연막 GI와, 게이트 전극층 GE를 갖도록 형성된다.
또한 CMOS 트랜지스터는, pMOS 트랜지스터와 nMOS 트랜지스터가 완성되도록 형성된다. pMOS 트랜지스터는, n형 웰 영역 NWR과, 1쌍의 LDD(Lightly Doped Drain) 구조의 p형 소스/드레인 영역 S/D와, 게이트 절연막 GI와, 게이트 전극층 GE를 갖도록 형성된다. nMOS 트랜지스터는, p형 웰 영역 PWR과, 1쌍의 LDD 구조의 n형 소스/드레인 영역 S/D와, 게이트 절연막 GI와, 게이트 전극층 GE를 갖도록 형성된다.
또한 불휘발성 반도체 기억 소자는, 예를 들어 스택 게이트형의 메모리 트랜지스터에 의해 형성된다. 이 스택 게이트형의 메모리 트랜지스터는, p형 웰 영역 PWR과, LDD 구조의 n형 드레인 영역 DR과, n- 소스 영역 SO와, 게이트 절연막 GI와, 플로팅 게이트 전극층 FG와, 게이트간 절연막 GBI와, 컨트롤 게이트 전극층 CG를 갖도록 형성된다.
또한 각 소자의 소스 영역, 드레인 영역 등의 불순물 영역의 표면 및 게이트 전극의 표면에는 실리사이드층 SC가 형성되어도 된다. 또한 각 소자의 게이트 전극층 GE, FG, CG의 측벽을 덮도록 측벽 절연층 SW가 형성된다.
본 예에 있어서는, 반도체 기판 SUB 위에 각 소자에 대하여 복수의 게이트 전극이 형성되어 있다.
도 5는 실시 형태 1에 기초하는 반도체 장치의 제조 방법의 제2 공정을 도시하는 개략 단면도이다.
도 5를 참조하여, 각 소자 위를 덮도록, 절연막 IL1, 절연막 IL2 및 마스크재 MK1(「제1 절연막」), 절연막 NR(「제2 절연막」), 마스크재 MK2(「제3 절연막」)가 순서대로 적층된다. 절연막 IL1은 예를 들어 20㎚의 두께의 논도프의 실리콘 산화막으로 형성된다. 또한 절연막 IL2는 예를 들어 50㎚의 두께의 실리콘 질화막으로 형성된다. 마스크재 MK1은 예를 들어 200㎚의 두께의 논도프의 실리콘 산화막으로 형성된다. 절연막 NR은 예를 들어 50㎚의 두께의 실리콘 질화막으로 형성된다. 또한 마스크재 MK2는 예를 들어 800㎚의 두께의 논도프의 실리콘 산화막으로 형성된다. 마스크재 MK1과 마스크재 MK2는 동일한 재질의 실리콘 산화막이어도 되고, 서로 다른 실리콘 산화막으로 하는 것도 가능하다.
이 마스크재 MK2 위에 레지스트 패턴 PRE(「감광체 패턴」)가 도포된다. 또한, 본 예에 있어서는, 절연막으로서 실리콘 질화막의 예를 들어 설명하지만, 실리콘 질화막 이외에 실리콘 질화산화막, 탄소 함유 실리콘 질화막, 실리콘 탄질화막을 사용하는 것도 가능하다.
마스크재 MK1은 복수의 게이트 전극간을 매립하도록 복수의 게이트 전극 위에 형성된다.
따라서, 마스크재 MK1과 마스크재 MK2 사이에 절연막 NR이 끼워진 구조로 되어 있다.
또한, 마스크재 MK2(「제3 절연막」)가 적층된 후, 본 예에 있어서는, 상면이 예를 들어 CMP(Chemical Mechanical Polishing)법에 의해 연마 제거되어, 평탄화된다.
평탄화함으로써 레지스트 패턴 PRE의 형상을 안정화시키는 것이 가능하다. 또한, 본 예에 있어서는, CMP법에 의해 연마 제거하는 경우에 대하여 설명하지만, 연마 제거하지 않아도 된다.
도 6은 실시 형태 1에 기초하는 반도체 장치의 제조 방법의 제3 공정을 도시하는 개략 단면도이다.
도 6을 참조하여, 레지스트 패턴 PRE는 통상의 사진 제판 기술에 의해 패터닝된다. 이 패터닝된 레지스트 패턴 PRE를 마스크로 하여, 마스크재 MK2, 절연막 NR, 마스크재 MK1, 절연막 IL2, 절연막 IL1 및 STI 구조가 순서대로 이방성 에칭된다. 이에 의해 반도체 기판 SUB의 표면에 홈 DTRA가 형성된다.
도 7은 실시 형태 1에 기초하는 반도체 장치의 제조 방법의 제4 공정을 도시하는 개략 단면도이다.
도 7을 참조하여, 레지스트 패턴 PRE(「감광체 패턴」)가 애싱 등에 의해 제거된다. 이에 의해 레지스트 패턴 PRE 아래에 형성된 마스크재 MK2가 노출된다.
도 8은 실시 형태 1에 기초하는 반도체 장치의 제조 방법의 제5 공정을 도시하는 개략 단면도이다.
도 8을 참조하여, 계속해서, 마스크재 MK2(「제3 절연막」)를 마스크로 하여 반도체 기판 SUB에 이방성 에칭이 실시된다. 이에 의해, 반도체 기판 SUB의 표면으로부터 p- 에피택셜 영역 EP2, n형 매립 영역 NBR 및 p- 에피택셜 영역 EP1을 관통하여 p형 영역 PR에 도달하는 홈 DTR이 형성된다.
이 이방성 에칭 시에, 마스크재 MK2도 소정 막 두께만큼 에칭 제거되어, 당초의 두께인 300㎚의 두께로 된다.
도 9는 실시 형태 1에 기초하는 반도체 장치의 제조 방법의 제6 공정을 도시하는 개략 단면도이다.
도 9를 참조하여, 마스크재 MK2가 이방성 에칭에 의해 제거되고, 또한 절연막 NR이 등방성 에칭 또는 이방성 에칭에 의해 제거된다. 또한, 이방성 에칭은, 드라이 에칭에 의해 행한다. 또한, 등방성 에칭은, 드라이 또는 웨트 에칭에 의해 행한다.
마스크재 MK2(「제3 절연막」)의 제거는, 절연막 NR(「제2 절연막」)을 스토퍼로 하여 제거한다. 또한, 절연막 NR의 제거는, 마스크재 MK1을 스토퍼로 하여 제거한다.
당해 마스크재 MK2 및 절연막 NR의 제거에 의해, 상기의 제5 공정에 있어서 홈 DTR을 형성하기 위해 마스크재 MK2를 마스크로 하여 에칭하였을 때의 하드 마스크의 잔막 변동을 리셋하는 것이 가능하다.
상기의 마스크재 MK2 및 절연막 NR을 제거함으로써, 마스크재 MK1의 상면이 노출되지만, 마스크재 MK2를 이방성 에칭에 의해 제거하기 때문에, 홈 DTR의 벽면에 있어서 노출되어 있던 STI 구조의 매립 절연막 BIL이 도면 중 가로 방향으로 막 감소하는 일은 없다(후퇴하지 않는다).
도 10은 실시 형태 1에 기초하는 반도체 장치의 제조 방법의 제7 공정을 도시하는 개략 단면도이다.
도 10을 참조하여, 각 소자 위를 덮도록, 또한 홈 DTR 내에 중공 SP를 형성하도록 각 소자 위 및 홈 DTR 내에 절연막 IIA(「제4 절연막」)가 형성된다. 이 절연막 IIA는, 예를 들어 1450㎚의 두께의 BP-TEOS에 의해 형성된다. 이 절연막 IIA의 상면이 예를 들어 CMP(Chemical Mechanical Polishing)법에 의해 평탄화된다. 이에 의해 절연막 IIA의 두께는 예를 들어 750㎚로 된다.
도 11은 실시 형태 1에 기초하는 반도체 장치의 제조 방법의 제8 공정을 도시하는 개략 단면도이다.
도 11을 참조하여, 상기의 절연막 IIA 위에 플라즈마 CVD법에 의해 실리콘 산화막이 형성된다. 이 절연막 IIA와 플라즈마 CVD법에 의한 실리콘 산화막에 의해 절연막 II가 형성된다.
도 12는 실시 형태 1에 기초하는 반도체 장치의 제조 방법의 제9 공정을 도시하는 개략 단면도이다.
도 12를 참조하여, 통상의 사진 제판 기술 및 에칭 기술에 의해, 절연막 II, 절연막 IL2 및 절연막 IL1을 관통하여 반도체 기판 SUB의 표면에 도달하는 콘택트 홀 CH가 형성된다. 이 콘택트 홀 CH로부터는, 예를 들어 소스 영역이나 드레인 영역 등의 표면에 형성된 실리사이드층 SC의 표면이 노출된다.
도 13은 실시 형태 1에 기초하는 반도체 장치의 제조 방법의 제10 공정을 도시하는 개략 단면도이다.
도 13을 참조하여, 콘택트 홀 CH 내에 플러그 도전층 PL이 형성된다. 이후, 플러그 도전층 PL을 개재하여 각 소자의 도전 부분과 전기적으로 접속하도록 절연막 II 위에 배선층 ICL이 형성된다.
이상에 의해, 실시 형태의 반도체 장치가 제조된다.
실시 형태 1의 작용 효과에 대하여 설명한다.
상기의 실시 형태 1에 있어서는, 마스크재 MK1 위에 절연막 NR을 형성한다. 그리고, 당해 절연막 NR 위에 마스크재 MK2를 형성한다. 홈 DTR을 형성할 때에 마스크재 MK2를 하드 마스크로서 이용하지만, 그때에 발생하는 잔막 변동에 대하여, 절연막 NR을 스토퍼로 하여 에칭 처리함으로써 리셋하는 것이 가능하다. 그리고, 절연막 NR을 제거함으로써 마스크재 MK1이 노출된다. 마스크재 MK1의 막 두께의 변동은 작기 때문에 콘택트를 형성할 때의 층간의 변동을 저감할 수 있다. 이에 의해, 트랜지스터 특성의 변동을 억제하는 것이 가능해진다.
(실시 형태 2)
실시 형태 2에 있어서는, 베벨 보호 기구가 설치되어 있지 않은 경우의 반도체 장치의 제조 방법에 대하여 설명한다.
반도체 기판에 있어서의 베벨부란, 반도체 기판(반도체 웨이퍼)의 주표면의 주연에 형성된 경사부이다. 경사부는, 기판의 중앙측으로부터 외측 단부를 향하여 단면 형상에 있어서의 주표면이 직선 형상으로 경사진 상태와, 곡선 형상으로 경사진 상태를 포함한다.
도 14는 비교예로서 종래예의 반도체 기판의 상면에 레지스트 패턴이 형성된 상태를 모식적으로 도시하는 단면도이다.
도 14에 도시한 바와 같이, 반도체 기판(1)의 상면에 패터닝된 레지스트 패턴(28)에는, 개구부(29)가 형성되어 있다. 레지스트 패턴(28)은 유동체를 회전 도포하여 형성되기 때문에, 반도체 기판(1)의 베벨부에는 형성되기 어렵다.
도 15는 레지스트 패턴을 마스크로 하여 에칭을 행한 상태를 모식적으로 도시하는 단면도이다.
도 15에 도시한 바와 같이, 레지스트 패턴(28)의 개구부(29)의 바로 아래에 위치하는 반도체 기판(1)이 에칭됨으로써, 홈(30)이 형성된다. 이때, 반도체 기판(1)의 베벨부는, 레지스트 패턴(28)으로 덮여 있지 않기 때문에 에칭됨으로써, 크게 푹 패인 요철부(31)가 형성된다. 이 요철부(31)는 톱 모양의 형상을 갖도록, 또는, 예리한 면을 갖도록 형성되는 경우가 있다. 이 경우, 반도체 기판(1)이 그 후의 공정에 있어서 처리될 때, 또는 반송될 때에, 그 톱 모양 또는 예리한 면을 갖는 요철부(31)가 반도체 기판(1)으로부터 결락하여 수10㎛의 크기의 이물로 되는 경우가 있다. 이 이물이 반도체 디바이스에 부착된 경우, 그 반도체 디바이스의 기능을 저하시켜 버릴 가능성이 있다.
실시 형태 2에 있어서는, 베벨 보호 기구가 설치되어 있지 않은 경우라도 베벨부를 간이한 프로세스로 보호하는 것이 가능한 반도체 장치의 제조 방법에 대하여 설명한다.
다음에, 실시 형태 2에 기초하는 반도체 장치의 제조 방법에 대하여 도 16∼도 25를 사용하여 설명한다.
실시 형태 2에 기초하는 반도체 장치의 제조 방법의 제1 공정은, 실시 형태 1의 도 4에서 설명한 제1 공정과 동일하기 때문에 그 상세한 설명에 대해서는 반복하지 않는다.
도 16은 실시 형태 2에 기초하는 반도체 장치의 제조 방법의 제2 공정을 도시하는 개략 단면도이다.
도 16을 참조하여, 각 소자 위를 덮도록, 절연막 IL1, 절연막 IL2 및 마스크재 MK(「제1 절연막」), 절연막 NR1(「제2 절연막」)이 순서대로 적층된다. 절연막 IL1은 예를 들어 20㎚의 두께의 논도프의 실리콘 산화막으로 형성된다. 또한 절연막 IL2는 예를 들어 50㎚의 두께의 실리콘 질화막으로 형성된다. 마스크재 MK는 예를 들어 1000㎚의 두께의 논도프의 실리콘 산화막으로 형성된다. 절연막 NR1은 예를 들어 100㎚의 두께의 실리콘 질화막으로 형성된다. 또한, 본 예에 있어서는, 절연막으로서 실리콘 질화막의 예를 들어 설명하지만, 실리콘 질화막 이외에 실리콘 질화산화막, 탄소 함유 실리콘 질화막, 실리콘 탄질화막을 사용하는 것도 가능하다.
또한, 마스크재 MK는, 오존을 포함하는 분위기 중에서 유기 재료를 반응시킴으로써 형성된 실리콘 산화막(오존 TEOS(Tetra-Ethyl-Ortho-Silicate))과, 플라즈마 중에서 유기 재료를 반응시킴으로써 형성된 실리콘 산화막(플라즈마 TEOS)을 포함한다.
도 17은 실시 형태 2에 기초하는 반도체 장치의 제조 방법의 제2 공정을 모식적으로 설명하는 도면이다.
도 17을 참조하여, 제2 공정에 있어서, 반도체 기판 SUB의 베벨부에 마스크재 MK가 형성된다. 또한, 절연막 NR1은 베벨부 위의 마스크재 MK 위에 베벨부를 더 덮도록 형성된다.
도 18은 실시 형태 2에 기초하는 반도체 장치의 제조 방법의 제3 공정을 도시하는 개략 단면도이다.
도 18을 참조하여, 절연막 NR1 및 마스크재 MK의 상면이 예를 들어 CMP(Chemical Mechanical Polishing)법에 의해 연마 제거되어, 평탄화된다.
도 19는 실시 형태 2에 기초하는 반도체 장치의 제조 방법의 제3 공정을 모식적으로 설명하는 도면이다.
도 19를 참조하여, 제3 공정에 있어서, CMP법에 의해 절연막 NR1 및 마스크재 MK의 상면을 연마 제거함으로써, 마스크재 MK1의 상면이 노출됨과 함께 반도체 기판 SUB의 베벨부에는 절연막 NR1이 잔존한다.
도 20은 실시 형태 2에 기초하는 반도체 장치의 제조 방법의 제4 공정을 도시하는 개략 단면도이다.
도 20을 참조하여, 레지스트 패턴 PRE(「감광체 패턴」)는 통상의 사진 제판 기술에 의해 패터닝된다. 이 패터닝된 레지스트 패턴 PRE를 마스크로 하여, 마스크재 MK, 절연막 IL2, 절연막 IL1 및 STI 구조가 순서대로 이방성 에칭된다. 이에 의해 반도체 기판 SUB의 표면에 홈 DTRA가 형성된다.
도 21은 실시 형태 2에 기초하는 반도체 장치의 제조 방법의 제4 공정을 모식적으로 설명하는 도면이다.
도 21을 참조하여, 제3 공정에 있어서, 레지스트 패턴 PRE가 형성된다. 베벨부에는 이 레지스트 패턴 PRE는 형성되지 않는다.
도 22는 실시 형태 2에 기초하는 반도체 장치의 제조 방법의 제5 공정을 도시하는 개략 단면도이다.
도 22를 참조하여, 레지스트 패턴 PRE가 애싱 등에 의해 제거된다. 이에 의해 레지스트 패턴 PRE 아래에 형성된 마스크재 MK가 노출된다.
계속해서, 마스크재 MK를 마스크로 하여 반도체 기판 SUB에 이방성 에칭이 실시된다. 이에 의해, 반도체 기판 SUB의 표면으로부터 p- 에피택셜 영역 EP2, n형 매립 영역 NBR 및 p- 에피택셜 영역 EP1을 관통하여 p형 영역 PR에 도달하는 홈 DTR이 형성된다.
도 23은 실시 형태 2에 기초하는 반도체 장치의 제조 방법의 제5 공정을 모식적으로 설명하는 도면이다.
도 23을 참조하여, 애싱 등에 의해 마스크재 MK가 노출됨과 함께, 베벨부에 잔존하고 있던 절연막 NR1도 제거된다. 베벨부에 대응하는 영역은, 레지스트 패턴 PRE가 형성되지 않기 때문에 이방성 에칭에 의해 깎이지만 반도체 기판 SUB의 베벨부에 잔존한 절연막 NR1이 깎이기 때문에 반도체 기판 SUB는 보호되게 된다.
도 24는 실시 형태 2에 기초하는 반도체 장치의 제조 방법의 제6 공정을 도시하는 개략 단면도이다.
도 24를 참조하여, 각 소자 위를 덮도록, 또한 홈 DTR 내에 중공 SP를 형성하도록 각 소자 위 및 홈 DTR 내에 절연막 IIA가 형성된다. 이 절연막 IIA는, 예를 들어 1450㎚의 두께의 BP-TEOS에 의해 형성된다. 이 절연막 IIA의 상면이 예를 들어 CMP(Chemical Mechanical Polishing)법에 의해 평탄화된다. 이에 의해 절연막 IIA의 두께는 예를 들어 750㎚로 된다.
도 25는 실시 형태 2에 기초하는 반도체 장치의 제조 방법의 제6 공정을 모식적으로 설명하는 도면이다.
도 25를 참조하여, 마스크재 MK 위에 절연막 IIA가 형성된다.
이후의 처리에 대해서는, 도 11∼도 13에서 설명한 것과 마찬가지의 공정이므로 그 상세한 설명에 대해서는 반복하지 않는다.
이상에 의해, 실시 형태의 반도체 장치가 제조된다.
실시 형태 2의 작용 효과에 대하여 설명한다.
상기의 실시 형태 2에 있어서는, 반도체 기판 SUB의 베벨부를 덮도록 마스크재 MK 위에 절연막 NR1을 형성한다. 이방성 에칭 시에 베벨부에 잔존한 절연막 NR1에 의해 반도체 기판 SUB는 보호되어, 반도체 기판 SUB의 베벨부가 에칭되지 않도록 하는 것이 가능하다.
이에 의해, 반도체 기판 SUB의 베벨부가 톱 모양의 형상을 갖도록, 또는, 예리한 면을 갖도록 형성되는 것을 방지하여, 이물의 발생을 억제하는 것이 가능하여, 반도체 디바이스의 기능을 저하시켜 버릴 가능성을 낮게 할 수 있다.
또한, 베벨 보호 기구를 설치할 필요가 없어져, 비용적으로도 유리하다.
(실시 형태 3)
상기의 실시 형태 2에 있어서는, 베벨 보호 기구가 설치되어 있지 않은 경우의 반도체 장치의 제조 방법에 대하여 설명하였지만, 상술한 바와 같이 제5 공정에 있어서 이방성 에칭에 의해 홈을 형성하는 경우에 대하여 설명하였다. 당해 공정에 있어서, 마스크재 MK도 소정 막 두께분 에칭 제거되어, 마스크재 MK의 막 두께는, 웨이퍼 면내에서 변동될 가능성이 있다.
실시 형태 3에 있어서는, 베벨 보호 기구가 설치되어 있지 않은 경우라도 베벨부를 간이한 프로세스로 보호하는 것이 가능함과 함께, 트랜지스터 특성의 변동을 억제하는 것이 가능한 반도체 장치의 제조 방법에 대하여 설명한다.
다음에, 실시 형태 3에 기초하는 반도체 장치의 제조 방법에 대하여 도 26∼도 35를 사용하여 설명한다.
실시 형태 3에 기초하는 반도체 장치의 제조 방법의 제1 공정은, 실시 형태 1의 도 4에서 설명한 제1 공정과 동일하기 때문에 그 상세한 설명에 대해서는 반복하지 않는다.
도 26은 실시 형태 3에 기초하는 반도체 장치의 제조 방법의 제2 공정을 도시하는 개략 단면도이다.
도 26을 참조하여, 각 소자 위를 덮도록, 절연막 IL1, 절연막 IL2 및 마스크재 MK1, 절연막 NR1, 마스크재 MK2(「제3 절연막」), 절연막 NR2(「제5 절연막」)가 순서대로 적층된다. 절연막 IL1은 예를 들어 20㎚의 두께의 논도프의 실리콘 산화막으로 형성된다. 또한 절연막 IL2는 예를 들어 50㎚의 두께의 실리콘 질화막으로 형성된다.
마스크재 MK1은 예를 들어 200㎚의 두께의 논도프의 실리콘 산화막으로 형성된다. 절연막 NR1은 예를 들어 50㎚의 두께의 실리콘 질화막으로 형성된다. 또한 마스크재 MK2는 예를 들어 800㎚의 두께의 논도프의 실리콘 산화막으로 형성된다. 절연막 NR2는 예를 들어 100㎚의 두께의 실리콘 질화막으로 형성된다.
또한, 본 예에 있어서는, 절연막으로서 실리콘 질화막의 예를 들어 설명하지만, 실리콘 질화막 이외에 실리콘 질화산화막, 탄소 함유 실리콘 질화막, 실리콘 탄질화막을 사용하는 것도 가능하다.
도 27은 실시 형태 3에 기초하는 반도체 장치의 제조 방법의 제2 공정을 모식적으로 설명하는 도면이다.
도 27을 참조하여, 제2 공정에 있어서, 반도체 기판 SUB의 베벨부에 마스크재 MK1, 절연막 NR1, 마스크재 MK2가 형성된다. 또한, 절연막 NR2는, 베벨부 위의 마스크재 MK2 위에 베벨부를 더 덮도록 형성된다. 또한, 여기에서는, 설명을 간 이하게 하기 위해 마스크재 MK2 및 그 위에 형성된 절연막 NR2가 도시되어 있다.
도 28은 실시 형태 3에 기초하는 반도체 장치의 제조 방법의 제3 공정을 도시하는 개략 단면도이다.
도 28을 참조하여, 절연막 NR2 및 마스크재 MK2의 상면이 예를 들어 CMP(Chemical Mechanical Polishing)법에 의해 연마 제거되어, 평탄화된다.
도 29는 실시 형태 3에 기초하는 반도체 장치의 제조 방법의 제3 공정을 모식적으로 설명하는 도면이다.
도 29를 참조하여, 제3 공정에 있어서, CMP법에 의해 절연막 NR2 및 마스크재 MK2의 상면을 연마 제거함으로써, 마스크재 MK2의 상면이 노출됨과 함께 반도체 기판 SUB의 베벨부에는 절연막 NR2가 잔존한다.
도 30은 실시 형태 3에 기초하는 반도체 장치의 제조 방법의 제4 공정을 도시하는 개략 단면도이다.
도 30을 참조하여, 레지스트 패턴 PRE는 통상의 사진 제판 기술에 의해 패터닝된다. 이 패터닝된 레지스트 패턴(감광체 패턴) PRE를 마스크로 하여, 마스크재 MK2, 절연막 NR1, 마스크재 MK1, 절연막 IL2, 절연막 IL1 및 STI 구조가 순서대로 이방성 에칭된다. 이에 의해 마스크재 MK2, 절연막 NR1, 절연막 IL2, 절연막 IL1이 관통되어 반도체 기판 SUB의 표면에 홈 DTRA가 형성된다.
도 31은 실시 형태 3에 기초하는 반도체 장치의 제조 방법의 제4 공정을 모식적으로 설명하는 도면이다.
도 31을 참조하여, 제3 공정에 있어서, 레지스트 패턴 PRE가 형성된다. 베벨부에는 이 레지스트 패턴 PRE는 형성되지 않는다.
도 32는 실시 형태 3에 기초하는 반도체 장치의 제조 방법의 제5 공정을 도시하는 개략 단면도이다.
도 32를 참조하여, 레지스트 패턴 PRE가 애싱 등에 의해 제거된다. 이에 의해 레지스트 패턴 PRE 아래에 형성된 마스크재 MK2가 노출된다.
계속해서, 마스크재 MK2를 마스크로 하여 반도체 기판 SUB에 이방성 에칭이 실시된다. 이에 의해, 반도체 기판 SUB의 표면으로부터 p- 에피택셜 영역 EP2, n형 매립 영역 NBR 및 p- 에피택셜 영역 EP1을 관통하여 p형 영역 PR에 도달하는 홈 DTR이 형성된다.
도 33은 실시 형태 3에 기초하는 반도체 장치의 제조 방법의 제5 공정을 모식적으로 설명하는 도면이다.
도 33을 참조하여, 애싱 등에 의해 마스크재 MK2가 노출됨과 함께, 베벨부에 잔존하고 있던 절연막 NR1도 제거된다. 베벨부에 대응하는 영역은, 레지스트 패턴 PRE가 형성되지 않기 때문에 이방성 에칭에 의해 깎이지만 반도체 기판 SUB의 베벨부에 잔존한 절연막 NR1이 깎이기 때문에 반도체 기판 SUB는 보호되게 된다.
도 34는 실시 형태 3에 기초하는 반도체 장치의 제조 방법의 제6 공정을 도시하는 개략 단면도이다.
도 34를 참조하여, 마스크재 MK2가 이방성 에칭에 의해, 또한, 절연막 NR1이 등방성 에칭 또는 이방성 에칭에 의해 제거된다. 또한, 이방성 에칭은, 드라이 에칭에 의해 행한다. 또한, 등방성 에칭은 드라이 또는 웨트 에칭에 의해 행한다.
마스크재 MK2의 제거는, 절연막 NR1을 스토퍼로 하여 제거한다. 또한, 절연막 NR1의 제거는, 마스크재 MK1을 스토퍼로 하여 제거한다.
당해 마스크재 MK2 및 절연막 NR1의 제거에 의해, 상기의 제5 공정에 있어서 홈 DTR을 형성하기 위해 마스크재 MK2를 마스크로 하여 에칭하였을 때의 하드 마스크의 잔막 변동을 리셋하는 것이 가능하다.
상기의 마스크재 MK2 및 절연막 NR1을 제거함으로써, 마스크재 MK1의 상면은 노출되지만, 마스크재 MK2를 이방성 에칭에 의해 제거하기 때문에, 홈 DTR의 벽면에 있어서 노출되어 있던 STI 구조의 매립 절연막 BIL이 도면 중 가로 방향으로 막 감소하는 일은 없다(후퇴하지 않는다).
도 35는 실시 형태 3에 기초하는 반도체 장치의 제조 방법의 제6 공정을 모식적으로 설명하는 도면이다.
도 35를 참조하여, 마스크재 MK2 및 절연막 NR1을 제거함으로써 마스크재 MK1이 반도체 기판 SUB 위에 노출된다.
이후의 처리에 대해서는, 도 10∼도 13에서 설명한 것과 마찬가지의 공정이므로 그 상세한 설명에 대해서는 반복하지 않는다.
이상에 의해, 실시 형태의 반도체 장치가 제조된다.
실시 형태 3의 작용 효과에 대하여 설명한다.
상기의 실시 형태 3에 있어서는, 반도체 기판 SUB의 베벨부에 마스크재 MK2를 형성한다. 그리고, 베벨부를 덮도록 마스크재 MK2 위에 절연막 NR2를 형성한다. 절연막 NR2 위에 레지스트 패턴이 형성된다. 레지스트 패턴을 마스크로 하여 홈을 형성한다. 홈을 형성하는 이방성 에칭 시에 베벨부에 잔존한 절연막 NR2가 베벨부를 보호하여, 반도체 기판 SUB의 베벨부가 에칭되지 않도록 하는 것이 가능하다.
이에 의해, 반도체 기판 SUB의 베벨부가 톱 모양의 형상을 갖도록, 또는, 예리한 면을 갖도록 형성되는 것을 방지하여, 이물의 발생을 억제하는 것이 가능하여, 반도체 디바이스의 기능을 저하시켜 버릴 가능성을 낮게 할 수 있다.
또한, 베벨 보호 기구를 설치할 필요가 없어져, 비용적으로도 유리하다.
상기의 실시 형태 3에 있어서는, 마스크재 MK1 위에 절연막 NR1을 형성한다. 그리고, 당해 절연막 NR1 위에 마스크재 MK2를 형성한다. 홈 DTR을 형성할 때에 마스크재 MK2를 하드 마스크로서 이용하지만, 그때에 발생하는 잔막 변동에 대하여, 절연막 NR1을 스토퍼로 하여 에칭 처리함으로써 리셋하는 것이 가능하다. 그리고, 절연막 NR1을 제거함으로써 마스크재 MK1이 노출된다. 마스크재 MK1의 막 두께의 변동은 작기 때문에 콘택트를 형성할 때의 층간의 변동을 저감할 수 있다. 이에 의해, 트랜지스터 특성의 변동을 억제하는 것이 가능해진다.
(실시 형태 4)
상기의 실시 형태 1에 있어서는, 마스크재를 하드 마스크로 한 경우에 잔막 변동을 저감하는 방식에 대하여 설명하였다.
실시 형태 4에 있어서는, 더욱 간이한 방식으로 트랜지스터의 특성의 변동을 억제하는 방식에 대하여 설명한다.
다음에, 실시 형태 4에 기초하는 반도체 장치의 제조 방법에 대하여 도 36∼도 38을 사용하여 설명한다.
실시 형태 4에 기초하는 반도체 장치의 제조 방법의 제1 공정은, 실시 형태 1의 도 4에서 설명한 제1 공정과 동일하기 때문에 그 상세한 설명에 대해서는 반복하지 않는다.
도 36은 실시 형태 4에 기초하는 반도체 장치의 제조 방법의 제2 공정을 도시하는 개략 단면도이다.
도 36을 참조하여, 각 소자 위를 덮도록, 절연막 IL1, 절연막 IL2 및 마스크재 MK(「제1 절연막」), 레지스트 패턴 PRE(「감광체 패턴」)가 순서대로 적층된다. 절연막 IL1은 예를 들어 20㎚의 두께의 논도프의 실리콘 산화막으로 형성된다. 또한 절연막 IL2는 예를 들어 50㎚의 두께의 실리콘 질화막으로 형성된다.
마스크재 MK는 예를 들어 200㎚의 두께의 논도프의 실리콘 산화막으로 형성된다.
도 37은 실시 형태 4에 기초하는 반도체 장치의 제조 방법의 제3 공정을 도시하는 개략 단면도이다.
도 37을 참조하여, 레지스트 패턴 PRE는 통상의 사진 제판 기술에 의해 패터닝된다. 이 패터닝된 레지스트 패턴(감광체 패턴) PRE를 마스크로 하여, 마스크재 MK, 절연막 IL2, 절연막 IL1, STI 구조 및 반도체 기판 SUB가 순서대로 이방성 에칭된다. 이에 의해, 반도체 기판 SUB의 표면으로부터 기판 내부의 p- 에피택셜 영역 EP2, n형 매립 영역 NBR 및 p- 에피택셜 영역 EP1을 관통하여 p형 영역 PR로 연장되는 홈 DTR이 형성된다. 또한, 폭에 대한 깊이의 비인 애스펙트비가 큰 홈 DTR을 형성하는 경우, 소위 보쉬법을 이용한 에칭 처리를 실행한다. 예를 들어, 6불화 이온(SF6) 가스를 포함하는 가스를 사용하여 반도체 기판 SUB를 에칭하는 공정과, 예를 들어 C4F8 가스 등의 불화 탄소(플루오로카본) 가스를 포함하는 가스를 사용하여 홈 DTR의 측면을 피복하는 공정을 반복한다.
도 38은 실시 형태 4에 기초하는 반도체 장치의 제조 방법의 제4 공정을 도시하는 개략 단면도이다.
도 38을 참조하여, 레지스트 패턴 PRE가 애싱 등에 의해 제거된다. 이에 의해 레지스트 패턴 PRE 아래에 형성된 마스크재 MK가 노출된다.
이후의 처리에 대해서는, 도 10∼도 13에서 설명한 것과 마찬가지의 공정이므로 그 상세한 설명에 대해서는 반복하지 않는다.
이상에 의해, 실시 형태의 반도체 장치가 제조된다.
실시 형태 4의 작용 효과에 대하여 설명한다.
상기의 실시 형태 4에 있어서는, 레지스트 패턴 PRE를 마스크로 하여, 홈 DTR을 형성한다.
따라서, 마스크재 MK를 하드 마스크로 한 에칭 처리는 실행하지 않기 때문에, 그때에 발생하는 잔막 변동은 발생하지 않아, 콘택트를 형성할 때의 층간의 변동을 저감할 수 있다. 이에 의해, 트랜지스터 특성의 변동을 억제하는 것이 가능해진다.
또한, 상기의 실시 형태와 비교하여 간이한 프로세스로 반도체 장치를 제조하는 것이 가능하기 때문에, 제조 프로세스에 드는 비용을 저감하는 것이 가능하다.
또한, 상기의 제2 공정에 있어서, 레지스트 패턴 PRE를 마스크재 MK 위에 적층하기 전에 CMP법에 의해 평탄화하고 나서 레지스트 패턴 PRE를 제작하도록 해도 된다. 이에 의해, 하지를 평탄화하는 것이 가능하고, 레지스트 패턴 PRE의 형상을 안정화시키는 것이 가능하다.
(실시 형태 5)
실시 형태 5에 있어서는, 상기의 실시 형태 4에서 설명한 간이한 제조 프로세스와 함께, 베벨 보호 기구가 설치되어 있지 않은 경우라도 베벨부를 간이한 프로세스로 보호하는 것이 가능한 반도체 장치의 제조 방법에 대하여 설명한다.
실시 형태 5에 기초하는 반도체 장치의 제조 방법의 제1 공정 내지 제3 공정은, 실시 형태 2에서 설명한 도 16∼도 19까지의 공정과 동일하다.
그리고, 실시 형태 5에 기초하는 반도체 장치의 제조 방법의 제4 공정은, 실시 형태 2에서 설명한 도 20의 제4 공정 시에, 실시 형태 4에서 설명한 바와 같이 레지스트 패턴 PRE를 마스크로 하여, 마스크재 MK, 절연막 IL2, 절연막 IL1, STI 구조 및 반도체 기판 SUB를 순서대로 이방성 에칭한다. 이에 의해, 반도체 기판 SUB의 표면으로부터 p- 에피택셜 영역 EP2, n형 매립 영역 NBR 및 p- 에피택셜 영역 EP1을 관통하여 p형 영역 PR에 도달하는 홈 DTR이 형성된다.
폭에 대한 깊이의 비인 애스펙트비가 큰 홈 DTR을 형성하는 경우, 소위 보쉬법을 이용한 에칭 처리를 실행한다. 예를 들어, 6불화 이온(SF6) 가스를 포함하는 가스를 사용하여 반도체 기판 SUB를 에칭하는 공정과, 예를 들어 C4F8 가스 등의 불화 탄소(플루오로카본) 가스를 포함하는 가스를 사용하여 홈 DTR의 측면을 피복하는 공정을 반복한다.
이후의 제5 공정 이후의 처리에 대해서는, 실시 형태 2에서 설명한 도 22∼도 25에서 설명한 공정과 기본적으로는 마찬가지의 공정이므로 그 상세한 설명에 대해서는 반복하지 않는다. 또한, 실시 형태 5에 있어서는, 레지스트 패턴 PRE를 마스크로 하여 홈 DTR이 형성되기 때문에 실시 형태 2의 제5 공정에서의 마스크재 MK를 하드 마스크로 한 에칭 처리는 실행되지 않는다.
이상에 의해, 실시 형태 5의 반도체 장치가 제조된다.
실시 형태 5의 작용 효과에 대하여 설명한다.
상기의 실시 형태 5에 있어서는, 레지스트 패턴 PRE를 마스크로 하여, 홈 DTR을 형성한다.
따라서, 마스크재 MK를 하드 마스크로 한 에칭 처리는 실행하지 않기 때문에, 그때에 발생하는 잔막 변동은 발생하지 않아, 콘택트를 형성할 때의 층간의 변동을 저감할 수 있다. 이에 의해, 트랜지스터 특성의 변동을 억제하는 것이 가능해진다.
또한, 반도체 기판 SUB의 베벨부를 덮도록 마스크재 MK 위에 절연막 NR1을 형성한다. 이방성 에칭 시에 베벨부에 잔존한 절연막 NR1에 의해 반도체 기판 SUB가 보호되어, 반도체 기판 SUB의 베벨부가 에칭되지 않도록 하는 것이 가능하다.
이에 의해, 반도체 기판 SUB의 베벨부가 톱 모양의 형상을 갖도록, 또는, 예리한 면을 갖도록 형성되는 것을 방지하여, 이물의 발생을 억제하는 것이 가능하여, 반도체 디바이스의 기능을 저하시켜 버릴 가능성을 낮게 할 수 있다.
또한, 베벨 보호 기구를 설치할 필요가 없어져, 비용적으로도 유리하다.
(실시 형태 6)
상기의 실시 형태에 있어서는, 마스크재 MK를 상단으로 하여 홈 DTR 내에 중공 SP를 형성하는 경우에 대하여 설명하였다.
한편, 중공 SP의 위치를 내림으로써 콘택트 층간막을 얇게 하는 것이 가능해진다. 이에 의해, 콘택트 형성 불량을 방지함으로써 트랜지스터 특성의 변동을 저감하는 것이 가능하다.
실시 형태 6에 있어서는, 트랜지스터 특성을 더 높이는 반도체 장치의 제조 방법에 대하여 설명한다.
실시 형태 6의 제조 방법은, 중공 SP를 형성하기 전에 마스크재 MK1을 더 제거하는 공정을 추가한다.
도 39는 실시 형태 6에 기초하는 반도체 장치의 제조 방법의 추가 공정을 도시하는 개략 단면도이다.
실시 형태 6에 기초하는 반도체 장치의 제조 방법의 제1 공정 내지 제6 공정은, 실시 형태 1에서 설명한 도 4∼도 9까지의 공정과 동일하다.
도 39를 참조하여, 마스크재 MK1을 이방성 에칭에 의해 제거한다. 구체적으로는, 게이트 전극층 GE의 측벽에 위치하는 마스크재 MK1 및 게이트 전극간의 마스크재 MK1을 남기면서 나머지 영역 마스크재 MK1을 제거한다. 이에 의해, 홈 DTR 주위의 마스크재 MK1이 제거된다.
이에 의해 홈 DTR에 형성되는 중공 SP의 상단 위치를 내리는 것이 가능하다.
또한, 이방성 에칭은 드라이 에칭에 의해 행한다. 게이트 전극층 GE의 측벽에 잔존하는 마스크재 MK1의 상단의 위치가, 게이트 전극층 GE의 상단보다도 하측에 위치할 때까지 행하는 것이 바람직하다.
이후의 제7 공정 이후의 처리에 대해서는, 실시 형태 1에서 설명한 도 10∼도 13에서 설명한 공정과 기본적으로는 마찬가지의 공정이므로 그 상세한 설명에 대해서는 반복하지 않는다.
실시 형태 6의 작용 효과에 대하여 설명한다.
상기의 실시 형태 6에 있어서는, 마스크재 MK2 및 절연막 NR을 제거한 후, 마스크재 MK1을 드라이 에칭함으로써, 게이트 전극층 GE의 측벽에 위치하는 마스크재 MK1의 절연막을 남기면서 홈 주위의 마스크재 MK1을 제거한다. 그리고, 각 소자 위를 덮도록, 또한 홈 DTR 내에 중공 SP를 형성하도록 각 소자 위 및 홈 DTR 내에 절연막 IIA가 형성된다.
이에 의해 홈 DTR에 형성되는 중공 SP의 상단 위치를 내리는 것이 가능하여, 상기한 바와 같이 반도체 장치의 트랜지스터 특성을 향상시키는 것이 가능하다.
또한, 당해 공정은, 다른 실시 형태 2∼5에 대해서도 마찬가지로 적용 가능하다.
이상, 본 개시를 실시 형태에 기초하여 구체적으로 설명하였지만, 본 개시는 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
1, SUB : 반도체 기판
28, PRE : 레지스트 패턴
29 : 개구부
30, DTR, DTRA, STR : 홈
31 : 요철부
BIL, II, IIA, IL1, IL2, NR, NR1, NR2 : 절연막
CG : 컨트롤 게이트 전극층
CH : 콘택트 홀
CP : 반도체 칩
GBI : 게이트간 절연막
GE : 게이트 전극층
GI : 게이트 절연막
HV : 출력 드라이버부
ICL : 배선층
LG : 로직부

Claims (13)

  1. 반도체 기판의 주표면에, 복수의 게이트 전극을 형성하는 공정과,
    상기 복수의 게이트 전극간을 매립하도록 상기 복수의 게이트 전극 위에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막에 대하여 재질이 상이한 제2 절연막을 상기 제1 절연막 위에 형성하는 공정과,
    상기 제2 절연막에 대하여 재질이 상이한 제3 절연막을 상기 제2 절연막 위에 형성하는 공정과,
    상기 제3 절연막 위에 감광체 패턴을 형성하는 공정과,
    상기 감광체 패턴을 마스크로 하여 에칭함으로써 상기 제1 내지 제3 절연막을 관통하여 상기 반도체 기판에 도달하는 홈을 형성하는 공정과,
    상기 제3 절연막이 노출되도록 상기 감광체 패턴을 제거하는 공정과,
    노출된 상기 제3 절연막을 마스크로 하여 에칭함으로써 상기 홈을 상기 반도체 기판의 내부로 연신시키는 공정과,
    상기 제3 절연막과 상기 제2 절연막을 제거하는 공정과,
    상기 홈 내에 중공 공간이 생기도록 상기 홈 내와 상기 제1 절연막 위에 제4 절연막을 형성하는 공정을 구비하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제3 절연막은, 상기 반도체 기판의 상기 주표면의 주연에 위치하는 베벨부를 덮도록 형성되고,
    상기 제3 절연막을 형성한 후, 상기 베벨부에서 상기 제3 절연막을 덮도록 상기 제3 절연막에 대하여 재질이 상이한 제5 절연막을 형성하는 공정을 더 구비하고,
    상기 제5 절연막이 상기 베벨부 위에서 상기 제3 절연막을 덮은 상태에서, 상기 제1 내지 제3 절연막을 관통하여 상기 반도체 기판에 도달하는 상기 홈이 형성되는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 베벨부에서 상기 제3 절연막을 덮도록 상기 제5 절연막을 형성하는 공정은,
    상기 제3 절연막 위에 상기 제5 절연막을 형성하는 공정과,
    상기 제3 절연막이 노출될 때까지 상기 제5 절연막을 제거함으로써, 상기 베벨부에 상기 제5 절연막을 잔존시키는 공정을 포함하는 반도체 장치의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 제3 절연막과 상기 제2 절연막을 제거한 후, 상기 제1 절연막에 이방성 드라이 에칭함으로써, 상기 게이트 전극의 측벽에 위치하는 상기 제1 절연막을 남기면서 상기 홈 주위의 상기 제1 절연막을 제거하는 공정을 더 구비하고,
    상기 제1 절연막을 이방성 드라이 에칭한 후, 상기 홈 내에 중공 공간이 생기도록 상기 홈 내와 상기 제1 절연막 위에 상기 제4 절연막을 형성하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 제1 절연막을 이방성 드라이 에칭하는 공정은, 상기 게이트 전극의 측벽에 잔존하는 상기 제1 절연막의 상단의 위치가, 상기 게이트 전극의 상단보다도 하측에 위치할 때까지 행하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 제3 절연막을 형성한 후, 상기 제3 절연막을 평탄화하는 공정을 더 구비하고,
    상기 제3 절연막을 평탄화한 후, 상기 제3 절연막 위에 상기 감광체 패턴을 형성하는 반도체 장치의 제조 방법.
  7. 반도체 기판의 주표면에, 복수의 게이트 전극을 형성하는 공정과,
    상기 복수의 게이트 전극간을 매립하도록 상기 복수의 게이트 전극 위에 제1 절연막을 형성하는 공정과,
    상기 반도체 기판의 상기 주표면의 주연에 위치하는 베벨부에서 상기 제1 절연막을 덮도록 상기 제1 절연막에 대하여 재질이 상이한 제2 절연막을 형성하는 공정과,
    상기 제1 절연막 위에 감광체 패턴을 형성하는 공정과,
    상기 제2 절연막이 상기 베벨부 위에서 상기 제1 절연막을 덮은 상태에서, 상기 감광체 패턴을 마스크로 하여 에칭함으로써 상기 제1 절연막을 관통하여 상기 반도체 기판에 도달하는 홈을 형성하는 공정과,
    상기 제1 절연막이 노출되도록 상기 감광체 패턴을 제거하는 공정과,
    노출된 상기 제1 절연막을 마스크로 하여 에칭함으로써 상기 홈을 상기 반도체 기판의 내부로 연신시키는 공정과,
    상기 홈 내에 중공 공간이 생기도록 상기 홈 내와 상기 제1 절연막 위에 제3 절연막을 형성하는 공정을 구비하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 베벨부에서 상기 제1 절연막을 덮도록 상기 제2 절연막을 형성하는 공정은,
    상기 제1 절연막 위에 상기 제2 절연막을 형성하는 공정과,
    상기 제1 절연막이 노출될 때까지 상기 제2 절연막을 제거함으로써, 상기 베벨부에 상기 제2 절연막을 잔존시키는 공정을 포함하는 반도체 장치의 제조 방법.
  9. 제7항에 있어서,
    상기 제1 절연막은, 오존을 포함하는 분위기 중에서 유기 재료를 반응시킴으로써 형성된 실리콘 산화막과, 플라즈마 중에서 유기 재료를 반응시킴으로써 형성된 실리콘 산화막을 포함하는 반도체 장치의 제조 방법.
  10. 반도체 기판의 주표면에, 복수의 게이트 전극을 형성하는 공정과,
    상기 복수의 게이트 전극간을 매립하도록 상기 복수의 게이트 전극 위에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막 위에 감광체 패턴을 형성하는 공정과,
    상기 감광체 패턴을 마스크로 하여 에칭함으로써 상기 제1 절연막을 관통하여 상기 반도체 기판 내부로 연장되는 홈을 형성하는 공정과,
    상기 제1 절연막이 노출되도록 상기 감광체 패턴을 제거하는 공정과,
    상기 홈 내에 중공 공간이 생기도록 상기 홈 내와 상기 제1 절연막 위에 제2 절연막을 형성하는 공정을 구비하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 제1 절연막은, 상기 반도체 기판의 상기 주표면의 주연에 위치하는 베벨부를 덮도록 형성되고,
    상기 제1 절연막을 형성한 후, 상기 베벨부에서 상기 제1 절연막을 덮도록 상기 제1 절연막에 대하여 재질이 상이한 제3 절연막을 형성하는 공정을 더 구비하고,
    상기 제3 절연막이 상기 베벨부 위에서 상기 제1 절연막을 덮은 상태에서, 상기 제1 및 제3 절연막을 관통하여 상기 반도체 기판 내부로 연장되는 상기 홈이 형성되는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 베벨부에서 상기 제1 절연막을 덮도록 상기 제3 절연막을 형성하는 공정은,
    상기 제1 절연막 위에 상기 제3 절연막을 형성하는 공정과,
    상기 제1 절연막이 노출될 때까지 상기 제3 절연막을 제거함으로써, 상기 베벨부에 상기 제3 절연막을 잔존시키는 공정을 포함하는 반도체 장치의 제조 방법.
  13. 제10항에 있어서,
    상기 제1 절연막을 형성한 후, 상기 제1 절연막을 평탄화하는 공정을 더 구비하고,
    상기 제1 절연막을 평탄화한 후, 상기 제1 절연막 위에 상기 감광체 패턴을 형성하는 반도체 장치의 제조 방법.
KR1020160100084A 2015-08-10 2016-08-05 반도체 장치의 제조 방법 KR20170018780A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015158245A JP6559499B2 (ja) 2015-08-10 2015-08-10 半導体装置の製造方法
JPJP-P-2015-158245 2015-08-10

Publications (1)

Publication Number Publication Date
KR20170018780A true KR20170018780A (ko) 2017-02-20

Family

ID=57996059

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160100084A KR20170018780A (ko) 2015-08-10 2016-08-05 반도체 장치의 제조 방법

Country Status (5)

Country Link
US (2) US10074556B2 (ko)
JP (1) JP6559499B2 (ko)
KR (1) KR20170018780A (ko)
CN (1) CN106469672B (ko)
TW (1) TW201707111A (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10593773B2 (en) * 2017-09-29 2020-03-17 Texas Instruments Incorporated LDMOS with high-k drain STI dielectric
KR20190087786A (ko) * 2018-01-17 2019-07-25 주식회사 디비하이텍 반도체 소자 및 그 제조 방법
US11201122B2 (en) 2018-09-27 2021-12-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating semiconductor device with reduced warpage and better trench filling performance
US20200194581A1 (en) * 2018-12-18 2020-06-18 Vanguard International Semiconductor Corporation Semiconductor device and method for forming the same
CN111509044B (zh) * 2019-01-31 2023-09-19 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112926173B (zh) * 2019-12-06 2024-03-01 上海梅山钢铁股份有限公司 一种热轧高强钢板成形极限图的计算方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011151121A (ja) 2010-01-20 2011-08-04 Renesas Electronics Corp 半導体装置およびその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007258510A (ja) * 2006-03-24 2007-10-04 Toshiba Corp 半導体装置の製造方法
JP2010171074A (ja) * 2009-01-20 2010-08-05 Renesas Technology Corp 半導体装置
JP5729745B2 (ja) * 2009-09-15 2015-06-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN103515286B (zh) * 2012-06-29 2017-03-01 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的制造方法
CN103794557B (zh) * 2012-10-26 2016-04-06 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法
JP6062269B2 (ja) * 2013-01-31 2017-01-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6200818B2 (ja) * 2014-01-21 2017-09-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011151121A (ja) 2010-01-20 2011-08-04 Renesas Electronics Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US10074556B2 (en) 2018-09-11
TW201707111A (zh) 2017-02-16
US20180350656A1 (en) 2018-12-06
US20170047338A1 (en) 2017-02-16
JP6559499B2 (ja) 2019-08-14
CN106469672A (zh) 2017-03-01
CN106469672B (zh) 2021-12-24
JP2017037959A (ja) 2017-02-16

Similar Documents

Publication Publication Date Title
KR101879989B1 (ko) 반도체 장치 및 그 제조 방법
US11081394B2 (en) Method of making a FinFET device
US9865592B2 (en) Method for FinFET integrated with capacitor
KR20170018780A (ko) 반도체 장치의 제조 방법
CN109727854B (zh) 半导体装置及其形成方法
US7911001B2 (en) Methods for forming self-aligned dual stress liners for CMOS semiconductor devices
US8916439B2 (en) Method for forming dual gate insulation layers and semiconductor device having dual gate insulation layers
US20120280291A1 (en) Semiconductor device including gate openings
US6596608B2 (en) Method of manufacturing non-volatile semiconductor memory device
US11018060B2 (en) Semiconductor device having deep trench structure and method of manufacturing thereof
US20120205777A1 (en) Semiconductor device and method for fabricating the same
US7521380B2 (en) Methods for fabricating a stress enhanced semiconductor device having narrow pitch and wide pitch transistors
US10522536B2 (en) Structure and formation method of semiconductor device with gate stacks
US20150108551A1 (en) Method Of Making A FinFET Device
JP6029704B2 (ja) 半導体装置およびその製造方法
JP2017011311A (ja) 半導体装置およびその製造方法
KR101035578B1 (ko) 반도체 소자의 제조방법
US9070769B2 (en) Semiconductor device with a depletion channel and method of manufacturing the same
US8216928B1 (en) Methods for fabricating semiconductor devices having local contacts