KR101879989B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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요시따까 오쯔
히로시 기무라
데쯔야 닛따
신이찌로 야나기
가쯔미 모리이
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Abstract

간이한 프로세스로, 높은 매립성을 확보할 필요가 없는 반도체 장치 및 그 제조 방법을 제공한다. 반도체 기판 SUB의 표면에, 소스 영역 SO 및 드레인 영역 DR을 갖는 고내압 횡형 MOS 트랜지스터가 완성된다. 그 트랜지스터를 평면에서 보았을 때 둘러싸는 홈 DTR이 반도체 기판 SUB의 표면에 형성된다. 그 트랜지스터 위를 덮도록, 또한 홈 DTR 내에 중공 SP를 형성하도록 트랜지스터 위 및 홈 DTR 내에 절연막 IIA가 형성된다. 층간 절연막 II에 트랜지스터의 소스 영역 SO 및 드레인 영역 DR의 각각에 도달하는 컨택트홀 CH가 형성된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 홈을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
고어스팩트비의 홈 내에 절연막을 충전한 소자 분리(Deep Trench Isolation: DTI) 구조는, 예를 들면 일본 특허 공개 2002-118256호 공보에 개시되어 있다.
이 공보에 기재된 기술에서는, 우선 반도체 기판의 표면에 홈이 형성되고, 그 후에, 그 홈 내를 매립하도록 제1 절연막이 반도체 기판의 표면 위에 성막된다. 이 제1 절연막이 이방성 에칭됨으로써, 제1 절연막에 홈 내에 도달하는 개구가 형성됨과 함께, 제1 절연막의 개구의 상단 코너부가 홈의 상단 코너부보다도 완만한 경사로 된다. 또한 상기의 이방성 에칭에 의해, 반도체 기판의 표면 위의 제1 절연막의 막 두께가 줄어든다. 이 후, 상기 개구를 매립하도록 제2 절연막이 반도체 기판의 표면 위에 성막된다.
상기한 바와 같이 DTI 구조가 형성된 후에, 반도체 기판에 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 등의 전자 소자가 형성된다.
[특허 문헌 1] 일본 특허 공개 2002-118256호 공보
상기의 방법에서는, 고어스팩트비의 홈 내를 제1 및 제2 절연막으로 매립할 필요가 있다. 이 때문에, 2회의 절연막 퇴적과, 개구 상단부의 확장을 위한 이방성 에칭이 필요로 되어, 플로우 시간이 길어지고, 처리 시간과 비용이 드는 프로세스로 되었다.
또한 홈 내부에 중공이 존재하면, 그 후의 웨트 처리에서 중공부가 기판 표면에 노출될 우려가 있다. 홈 내부의 중공부가 기판 표면에 노출된 경우, 그 노출부로부터 레지스트재 등이 중공부에 들어가서 제거할 수 없게 된다. 중공부 내의 레지스트재 등은 후공정에서 분출하여 이물로서 나타나며, 패턴 결함의 원인으로 된다.
본 발명은, 상기 과제를 감안하여 이루어진 것으로, 그 목적은, 간이한 프로세스로, 높은 매립성을 확보할 필요가 없는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 이하의 공정을 구비하고 있다. MOS 트랜지스터와 제1 분리를 포함하는 소자 형성 영역을 평면에서 보았을 때 둘러싸고, 제3 반도체층 및 제2 반도체층을 관통하여 제1 반도체층의 내부까지 도달하는 제2 홈이 형성된다. 게이트 전극의 위를 덮어, 제2 홈의 내부를 매립하는 제2 절연막이 형성된다. 제2 홈 내에는 중공이 형성된다.
본 실시예에 따르면, 간이한 프로세스로, 높은 매립성을 확보할 필요가 없는 반도체 장치 및 그 제조 방법을 실현할 수 있다.
도 1은 본 발명의 실시 형태 1에서의 칩 상태의 반도체 장치의 구성을 도시하는 개략 평면도.
도 2는 도 1에 도시한 소자 형성 영역이 평면에서 보았을 때 홈으로 둘러싸여진 모습을 도시하는 일부 파단 사시도.
도 3은 도 2에서 홈으로 둘러싸진 소자로서, 본 발명의 실시 형태 1에서의 반도체 장치의 구성을 도시하는 개략 단면도.
도 4는 본 발명의 실시 형태 1에서의 반도체 장치의 제조 방법의 제1 공정을 도시하는 개략 단면도.
도 5는 본 발명의 실시 형태 1에서의 반도체 장치의 제조 방법의 제2 공정을 도시하는 개략 단면도.
도 6은 본 발명의 실시 형태 1에서의 반도체 장치의 제조 방법의 제3 공정을 도시하는 개략 단면도.
도 7은 본 발명의 실시 형태 1에서의 반도체 장치의 제조 방법의 제4 공정을 도시하는 개략 단면도.
도 8은 본 발명의 실시 형태 1에서의 반도체 장치의 제조 방법의 제5 공정을 도시하는 개략 단면도.
도 9는 본 발명의 실시 형태 1에서의 반도체 장치의 제조 방법의 제6 공정을 도시하는 개략 단면도.
도 10은 본 발명의 실시 형태 1에서의 반도체 장치의 제조 방법의 제7 공정을 도시하는 개략 단면도.
도 11은 본 발명의 실시 형태 1에서의 반도체 장치의 제조 방법의 제8 공정을 도시하는 개략 단면도.
도 12는 본 발명의 실시 형태 1에서의 반도체 장치의 제조 방법의 제9 공정을 도시하는 개략 단면도.
도 13은 DTI 구조의 홈 내에 중공을 형성한 경우와 형성하지 않은 경우의 소자 평가 시험에 이용하는 샘플의 구성을 도시하는 개략 단면도.
도 14는 도 13에 도시한 샘플의 한쪽 단자에 전압을 인가하였을 때에 다른 쪽 단자에 흐르는 전류값을 조사한 결과를 도시하는 도면.
도 15는 도 13에 도시한 샘플의 DTI 구조의 폭을 변경하였을 때의 브레이크다운 전압을 조사한 결과를 도시하는 도면.
도 16은 도 13에 도시한 샘플에서 DTI 구조의 홈 내에 중공을 형성하지 않은 경우의 분리 내압 시뮬레이션에 의한 브레이크다운 시의 전계 강도 분포를 도시하는 도면 (A) 및 그 일부 확대도 (B).
도 17은 도 13에 도시한 샘플에서 DTI 구조의 홈 내에 중공을 형성하는 경우의 분리 내압 시뮬레이션에 의한 브레이크다운 때의 전계 강도 분포를 도시하는 도면 (A) 및 그 일부 확대도 (B).
도 18은 본 발명의 실시 형태 2에서의 반도체 장치의 제조 방법의 제1 공정을 도시하는 개략 단면도.
도 19는 본 발명의 실시 형태 2에서의 반도체 장치의 제조 방법의 제2 공정을 도시하는 개략 단면도.
도 20은 본 발명의 실시 형태 2에서의 반도체 장치의 제조 방법의 제3 공정을 도시하는 개략 단면도.
도 21은 본 발명의 실시 형태 3에서의 반도체 장치의 제조 방법을 도시하는 개략 단면도.
도 22는 본 발명의 실시 형태 4에서의 반도체 장치의 제조 방법의 제1 공정을 도시하는 개략 단면도.
도 23은 본 발명의 실시 형태 4에서의 반도체 장치의 제조 방법의 제2 공정을 도시하는 개략 단면도.
도 24는 본 발명의 실시 형태 4에서의 반도체 장치의 제조 방법의 제3 공정을 도시하는 개략 단면도.
도 25는 본 발명의 실시 형태 5에서의 반도체 장치의 제조 방법의 제1 공정을 도시하는 개략 단면도.
도 26은 본 발명의 실시 형태 5에서의 반도체 장치의 제조 방법의 제2 공정을 도시하는 개략 단면도.
도 27은 본 발명의 실시 형태 5에서의 반도체 장치의 제조 방법의 제3 공정을 도시하는 개략 단면도.
도 28은 DTI에 의한 분리의 일 구성을 도시하는 개략 단면도.
도 29는 DTI에 의한 분리의 다른 구성을 도시하는 개략 단면도.
도 30은 DTI에 의한 분리의 다른 구성을 도시하는 일부 파단 사시도.
이하, 본 발명의 실시 형태에 대하여 도면에 기초하여 설명한다.
(실시 형태 1)
도 1을 참조하여, BiC-DMOS(Bipolar Complementary Double-diffused Metal Oxide Semiconductor)의 반도체 칩 CH는, 예를 들면 저내압의 CMOS(Complementary MOS) 트랜지스터를 집적한 로직부 LG와, 고내압 소자를 이용한 출력 드라이버부 HV를 갖고 있다. 상기의 로직부 LG에서는 그 형성 영역이 DTI 구조에 의해 평면에서 보았을 때 둘러싸여져 있다. 또한 출력 드라이버부 HV에서는 소자의 1개1개의 형성 영역이 DTI 구조에 의해 평면에서 보았을 때 둘러싸여져 있다.
도 2를 참조하여, 예를 들면 출력 드라이버부 HV에서는, 1개1개의 고내압 소자의 소자 형성 영역 DFR이 DTI 구조를 이루는 홈 DTR에 의해 평면적으로 둘러싸여져 있다. 이 홈 DTR은 반도체 기판 SUB의 표면에 형성되어 있다.
다음으로, 상기의 고내압 소자로서 고내압의 횡형 MOS 트랜지스터를 이용한 경우에 대하여 설명한다.
도 3을 참조하여, 반도체 기판 SUB는 예를 들면 실리콘으로 이루어져 있고, 주표면에 선택적으로 홈 STR을 갖고 있다. 이 홈 STR 내에는 매립 절연막 BIL이 형성되어 있다. 이 홈 STR과 매립 절연막 BIL에 의해 STI(Shallow Trench Isolation) 구조가 구성되어 있다.
반도체 기판 SUB의 p형 영역 PR 위에는 p- 에피택셜 영역 EP1과, n형 매립 영역 NBR이 형성되어 있다. n형 매립 영역 NBR 위에는, p형 매립 영역 PBR이 선택적으로 형성되어 있다. 이들 n형 매립 영역 NBR 및 p형 매립 영역 PBR 위에는, p- 에피택셜 영역 EP2가 형성되어 있다.
상기의 p- 에피택셜 영역 EP2 내로서 반도체 기판 SUB의 표면에, 고내압의 횡형 MOS 트랜지스터가 형성되어 있다. 이 고내압의 횡형 MOS 트랜지스터는, n형 오프셋 영역 NOR과, n형 웰 영역 NWR과, p형 웰 영역 PWR과, n+ 드레인 영역 DR과, n+ 소스 영역 SO와, 게이트 절연막 GI와, 게이트 전극층 GE를 주로 갖고 있다.
n형 오프셋 영역 NOR은, p- 에피택셜 영역 EP2와 pn 접합을 구성하도록 반도체 기판 SUB의 표면에 형성되어 있다. n형 웰 영역 NWR은 n형 오프셋 영역 NOR에 접하도록 형성되어 있고, n+ 드레인 영역 DR은 n형 웰 영역 NWR과 접하도록 반도체 기판 SUB의 표면에 형성되어 있다.
p형 웰 영역 PWR은, p- 에피택셜 영역 EP2 내로서 반도체 기판 SUB의 표면에 형성되어 있다. n+ 소스 영역 SO는, p형 웰 영역 PWR과 pn 접합을 구성하도록 반도체 기판 SUB의 표면에 형성되어 있다. n+ 소스 영역 SO와 n형 오프셋 영역 NOR 사이에는, 반도체 기판 SUB의 표면을 따라서 p형 웰 영역 PWR과 p- 에피택셜 영역 EP2가 끼워져 있다.
게이트 전극층 GE는, n+ 소스 영역 SO와 n형 오프셋 영역 NOR 사이에 끼워지는 p형 웰 영역 PWR과 p- 에피택셜 영역 EP2에 게이트 절연막 GI를 개재하여 대향하도록 반도체 기판 SUB 위에 형성되어 있다. 또한 게이트 전극층 GE의 한쪽 단부는, n형 오프셋 영역 NOR 내에 형성된 STI 구조 위에 올라타 있다. 게이트 전극층 GE의 측벽을 좇도록 측벽 절연막 SW가 형성되어 있다.
본 실시 형태에서는, n+ 소스 영역 SO, n+ 드레인 영역 DR 및 게이트 전극층 GE의 각각의 표면 위에 실리사이드층 SC가 형성되어 있는 것이 바람직하지만, 실리사이드층 SC는 생략되어도 된다.
또한 p- 에피택셜 영역 EP2 내에는, p형 매립 영역 PBR에 접하도록 p형 싱커(sinker) 영역 PDR이 형성되어 있고, 이 p형 싱커 영역 PDR의 반도체 기판 SUB의 표면측에 p형 웰 영역 PWR과 p+ 컨택트 영역 PCR이 형성되어 있다. p+ 컨택트 영역 PCR과 n+ 소스 영역 SO를 전기적으로 분리하기 위해서, p+ 컨택트 영역 PCR과 n+ 소스 영역 SO 사이의 반도체 기판 SUB의 표면에는 STI 구조가 형성되어 있다.
또한 p- 에피택셜 영역 EP2 내에는, n형 매립 영역 NBR에 접하도록 n형 싱커 영역 NDR이 형성되어 있고, 이 n형 싱커 영역 NDR의 반도체 기판 SUB의 표면측에 n형 웰 영역 NWR과 n+ 컨택트 영역 NCR이 형성되어 있다. n+ 컨택트 영역 NCR과 p+ 컨택트 영역 PCR의 각각의 표면 위에는 실리사이드층 SC가 형성되어 있는 것이 바람직하지만, 실리사이드층 SC는 생략되어도 된다.
상기의 고내압 횡형 MOS 트랜지스터 위를 덮도록, 절연막 IL1, 절연막 IL2 및 층간 절연막 II가 순서대로 적층되어 있다. 절연막 IL1은 예를 들면 실리콘 산화막이고, 절연막 IL2는 예를 들면 실리콘 질화막이다. 층간 절연막 II는, 예를 들면 BP-TEOS(Boro-Phospho-Tetra-Ethyl-Ortho-Silicate)와, 그 위에 플라즈마CVD(Chemical Vapor Deposition)법에 의해 형성된 실리콘 산화막과의 적층 구조로 이루어져 있다. 또한 층간 절연막 II에 포함되는 BP-TEOS(BPSG: Boro-Phosphate Silicate Glass)는, P-TEOS(PSG: Phosphorus Silicon Glass), B-TEOS(BSG: Boro Silicata Glass)와 같은 Ⅲ족 원소 및 Ⅴ족 원소 중 적어도 어느 하나의 불순물을 포함한 절연막이면 된다.
절연막 IL1, 절연막 IL2 및 층간 절연막 II에는 컨택트홀 CH가 형성되어 있고, 컨택트홀 CH 내에는 플러그 도전층 PL이 형성되어 있다. 층간 절연막 II 위에는 배선층 ICL이 형성되어 있다. 배선층 ICL은 컨택트홀 CH 내의 플러그 도전층 PL을 개재하여 고내압 횡형 MOS 트랜지스터의 도전 부분(예를 들면 소스 영역 SO, 드레인 영역 DR, 컨택트 영역 NCR, PCR, 게이트 전극층 GE 등)에 전기적으로 접속되어 있다.
상기의 고내압 횡형 MOS 트랜지스터의 형성 영역을 평면에서 보았을 때 둘러싸도록 DTI 구조가 형성되어 있다. 이 DTI 구조는, 반도체 기판 SUB의 표면으로부터 내부로 연장되는 홈(제1 홈) DTR과, 그 홈 DTR 내에 형성되는 절연막 II를 갖고 있다. 홈 DTR은, 반도체 기판 SUB의 표면으로부터 p- 에피택셜 영역 EP2, n형 매립 영역 NBR 및 p- 에피택셜 영역 EP1을 관통하여 p형 영역 PR에 도달하도록 형성되어 있다.
상기의 홈 DTR 내에 형성되는 절연막 II는, 고내압 횡형 MOS 트랜지스터 위에 형성되는 층간 절연막 II이다. 또한 홈 DTR 내는, 절연막 II로 완전히 매립되어 있지는 않고, 홈 DTR의 내부에는 중공(공극) SP가 형성되어 있다.
이 중공 SP는, n형 매립 영역 NBR과 p- 에피택셜 영역 EP1의 접합부 부근에 적어도 형성되어 있는 것이 바람직하다. 중공 SP는 홈의 깊이와 거의 동일한 높이를 갖고 있어도 된다. 홈 DTR의 어스펙트비(깊이/폭 W)는 1 이상인 것이 바람직하다. 또한 홈 DTR의 폭 W는 80V의 브레이크다운 전압을 기준으로 하여 0.3㎛ 이상인 것이 바람직하다.
또한 홈 DTR은 STI 구조가 형성된 개소에 형성되어도 된다. 이 경우, 홈 DTR은 STI 구조의 홈(제2 홈) STR이 형성된 영역에서 그 홈 STR보다도 깊게 형성되게 된다.
다음으로, 본 실시 형태의 반도체 장치로서, 고내압 횡형 MOS 트랜지스터뿐만 아니라, p채널 MOS 트랜지스터(pMOS 트랜지스터라고 칭함), CMOS 트랜지스터 및 불휘발성 반도체 메모리를 갖는 반도체 장치의 제조 방법에 대하여 도 4∼도 12를 이용하여 설명한다.
도 4를 참조하여, 우선 반도체 기판 SUB의 표면에, 각 소자(고내압 횡형 MOS 트랜지스터, pMOS 트랜지스터, CMOS 트랜지스터, 불휘발성 반도체 기억 소자)가 완성된다.
고내압 횡형 MOS 트랜지스터는, n형 오프셋 영역 NOR과, n형 웰 영역 NWR과, p형 웰 영역 PWR과, n+ 드레인 영역 DR과, n+ 소스 영역 SO와, 게이트 절연막 GI와, 게이트 전극층 GE를 갖도록 형성된다.
또한 고내압 소자로서의 pMOS 트랜지스터는, p형 오프셋 영역 POR과, n형 웰 영역 NWR과, p형 웰 영역 PWR과, p+ 드레인 영역 DR과, p+ 소스 영역 SO와, 게이트 절연막 GI와, 게이트 전극층 GE를 갖도록 형성된다.
또한 CMOS 트랜지스터는, pMOS 트랜지스터와 nMOS 트랜지스터가 완성되도록 형성된다. pMOS 트랜지스터는, n형 웰 영역 NWR과, 1쌍의 LDD(Lightly Doped Drain) 구조의 p형 소스/드레인 영역 S/D와, 게이트 절연막 GI와, 게이트 전극층 GE를 갖도록 형성된다. nMOS 트랜지스터는, p형 웰 영역 PWR과, 1쌍의 LDD 구조의 n형 소스/드레인 영역 S/D와, 게이트 절연막 GI와, 게이트 전극층 GE를 갖도록 형성된다.
또한 불휘발성 반도체 기억 소자는, 예를 들면 스택 게이트형의 메모리 트랜지스터에 의해 형성된다. 이 스택 게이트형의 메모리 트랜지스터는, p형 웰 영역 PWR과, LDD 구조의 n형 드레인 영역 DR과, n- 소스 영역 SO와, 게이트 절연막 GI와, 플로팅 게이트 전극층 FG와, 게이트간 절연막 GBI와, 컨트롤 게이트 전극층 CG를 갖도록 형성된다.
또한 각 소자의 소스 영역, 드레인 영역 등의 불순물 영역의 표면 및 게이트 전극의 표면에는 실리사이드층 SC가 형성되어도 된다. 또한 각 소자의 게이트 전극층 GE, FG, CG의 측벽을 덮도록 측벽 절연층 SW가 형성된다.
도 5를 참조하여, 각 소자 위를 덮도록, 절연막 IL1, 절연막 IL2 및 마스크재 MK가 순서대로 적층된다. 절연막 IL1은 예를 들면 20㎚의 두께의 논도프의 실리콘 산화막으로 형성된다. 또한 절연막 IL2는 예를 들면 50㎚의 두께의 실리콘 질화막으로 형성된다. 마스크재 MK는 예를 들면 700㎚의 두께의 논도프의 실리콘 산화막으로 형성된다. 이 마스크재 MK 위에, 포토레지스트 PRE가 도포된다.
도 6을 참조하여, 포토레지스트 PRE는 통상의 사진 제판 기술에 의해 패터닝된다. 이 패터닝된 레지스트 패턴 PRE를 마스크로 하여, 마스크재 MK, 절연막 IL2, 절연막 IL1 및 STI 구조가 순서대로 이방성 에칭된다. 이에 의해 반도체 기판 SUB의 표면에 홈 DTRA가 형성된다.
도 7을 참조하여, 계속해서, 마스크재 MK를 마스크로 하여 반도체 기판 SUB에 이방성 에칭이 실시된다. 이에 의해, 반도체 기판 SUB의 표면으로부터 p- 에피택셜 영역 EP2, n형 매립 영역 NBR 및 p- 에피택셜 영역 EP1을 관통하여 p형 영역 PR에 도달하는 홈 DTR이 형성된다. 이 후, 마스크재 MK가 등방성 에칭에 의해 제거된다.
도 8을 참조하여, 상기의 등방성 에칭에 의해, 절연막 IL2의 상면이 노출됨과 함께, 홈 DTR의 벽면에서 노출되어 있던 STI 구조의 매립 절연막 BIL이 도면 중 가로 방향으로 막 감소한다(후퇴한다).
도 9를 참조하여, 각 소자 위를 덮도록, 또한 홈 DTR 내에 중공 SP를 형성하도록 각 소자 위 및 홈 DTR 내에 절연막 IIA가 형성된다. 이 절연막 IIA는, 예를 들면 1450㎚의 두께의 BP-TEOS에 의해 형성된다. 이 절연막 IIA의 상면이 예를 들면 CMP(Chemical Mechanical Polishing)법에 의해 평탄화된다. 이에 의해 절연막 IIA의 두께는, 예를 들면 750㎚로 된다.
도 10을 참조하여, 상기의 절연막 IIA 위에, 플라즈마 CVD법에 의해 실리콘 산화막이 형성된다. 이 절연막 IIA와 플라즈마 CVD법에 의한 실리콘 산화막에 의해 층간 절연막 II가 형성된다.
도 11을 참조하여, 통상의 사진 제판 기술 및 에칭 기술에 의해, 층간 절연막 II, 절연막 IL2 및 절연막 IL1을 관통하여 반도체 기판 SUB의 표면에 도달하는 컨택트홀 CH가 형성된다. 이 컨택트홀 CH로부터는, 예를 들면 소스 영역이나 드레인 영역 등의 표면에 형성된 실리사이드층 SC의 표면이 노출된다.
도 12를 참조하여, 컨택트홀 CH 내에 플러그 도전층 PL이 형성된다. 이 후, 플러그 도전층 PL을 개재하여 각 소자의 도전 부분과 전기적으로 접속하도록 층간 절연막 II 위에 배선층 ICL이 형성된다.
이상에 의해, 본 실시 형태의 반도체 장치가 제조된다. 다음으로, DTI 구조에서의 홈 DTR 내에 중공이 있는 경우와 없는 경우의 특성(리크 전류, 브레이크다운 전압, 브레이크다운 시의 전계 강도 분포)의 차이에 대하여 조사한 결과를 설명한다.
우선 상기 특성을 조사하기 위한 샘플의 구성에 대하여 도 13을 이용하여 설명한다. 도 13을 참조하여, 이 샘플에서는, 반도체 기판 SUB의 p형 영역 PR 위에, p- 에피택셜 영역 EP1, n형 매립 영역 NBR 및 p- 에피택셜 영역 EP2가 순서대로 적층되어 형성되어 있다. 반도체 기판 SUB에는, 그 표면으로부터 p- 에피택셜 영역 EP2, n형 매립 영역 NBR 및 p- 에피택셜 영역 EP1을 관통하여 p형 영역 PR에 도달하는 홈 DTR이 형성되어 있다. 이 홈 DTR 내에는 절연막 II가 형성되어 있다. p- 에피택셜 영역 EP2의 홈 DTR을 사이에 둔 한쪽측에는 도전층 CL1이 전기적으로 접속되어 있고, 홈 DTR을 사이에 둔 다른 쪽측에는 도전층 CL2가 전기적으로 접속되어 있다.
이 샘플에서의 홈 DTR의 폭(DTI폭) W를 0.6㎛, 0.8㎛, 1.0㎛로 하여 한쪽측 도전층 CL1에 인가하는 전압 VH를 변화시켰을 때의 도전층 CL1, CL2 사이에 흐르는 리크 전류 IH의 값을 조사하였다. 그 결과를 도 14에 도시한다.
도 14를 참조하여, 어느 홈 DTR의 폭 W에서도, 홈 DTR 내에 중공 SP가 없는 경우에는 리크 전류값이 1×10-10A∼1×10-9A로 된 것에 대하여, 홈 DTR 내에 중공 SP가 있는 경우에는 리크 전류값이 1×10-10A 이하로 되었다. 이것으로부터, 홈 DTR 내에 중공 SP가 없는 경우보다도 중공 SP가 있는 경우쪽이 리크 전류값이 낮아지는 것을 알 수 있었다.
또한 상기의 샘플에서 홈 DTR의 폭(DTI폭) W를 변화시켰을 때의 브레이크다운 전압의 변화를 조사하였다. 그 결과를 도 15에 도시한다.
도 15를 참조하여, 홈 DTR 내에 중공 SP가 없는 경우에는, 홈 DTR의 폭 W가 0.6㎛, 0.8㎛, 1.0㎛로 커짐에 따라서 브레이크다운 전압 BV가 오르지만, 어느 브레이크다운 전압값도 85V 이하이었다.
이에 대하여 홈 DTR 내에 중공 SP가 있는 경우에는, 홈 DTR의 폭 W가 0.6㎛, 0.8㎛, 1.0㎛ 중 어느 것이라도, 거의 브레이크다운 전압 BV의 값은 동일하고, 95V∼100V의 범위 내이었다. 이것으로부터, 홈 DTR 내에 중공 SP가 없는 경우보다도 중공 SP가 있는 경우쪽이 브레이크다운 전압 BV가 높아지는 것을 알 수 있었다.
또한 상기의 샘플에서 DTI 구조의 홈 DTR 내에 중공 SP를 형성하지 않은 경우와 형성한 경우의 분리 내압 시뮬레이션에 의한 브레이크다운 시의 전계 강도 분포를 조사하였다. 그 결과를 도 16 및 도 17에 도시한다.
도 16을 참조하여, DTI 구조의 홈 DTR 내에 중공 SP를 형성하지 않은 경우, 홈 DTR에 접한 n+ 매립 영역 NB와 p- 에피택셜 영역 EP1의 계면 부근이 가장 고전계로 되어 있는 것을 알 수 있다. 또한 이 때의 브레이크다운 전압 BV는 93V이었다.
도 17을 참조하여, DTI 구조의 홈 DTR 내에 중공 SP를 형성한 경우, 도 16의 경우와 비교하여, 홈 DTR에 접한 n+ 매립 영역 NB와 p- 에피택셜 영역 EP1의 계면 부근에서의 전계 강도가 완화되는 것을 알 수 있었다. 또한 이 때의 브레이크다운 전압은 126V이며, 도 16의 경우보다도 높아지는 것을 알 수 있었다.
이들로부터, 홈 DTR 내에 중공 SP가 없는 경우보다도 중공 SP가 있는 경우쪽이, 홈 DTR에 접하는 개소에서의 전계 강도를 완화할 수 있어, 브레이크다운 전압이 높아지는 것을 알 수 있었다.
다음으로, 본 실시 형태의 작용 효과에 대하여 설명한다. 본 실시 형태에 따르면, 도 4∼도 7에 도시한 바와 같이 고내압 횡형 MOS 트랜지스터 등의 소자가 완성된 후에 DTI 구조의 홈 DTR이 형성되기 때문에, 그 홈 DTR을 층간 절연막 II로 매립하는 것이 가능하게 된다. 이에 의해, 홈 DTR을 매립하는 절연막을 층간 절연막과는 별도로 형성할 필요가 없어지기 때문에, 제조 방법에서의 공정수를 대폭 삭감할 수 있다.
또한 고내압 횡형 MOS 트랜지스터 등의 소자가 완성된 후에 DTI 구조의 홈 DTR이 형성된다. 소자 완성 후의 제조 플로우에서는 소자 완성 전의 제조 플로우보다도 홈 DTR 내를 매립하는 절연막 표면이 웨트 에칭에 노출되는 횟수가 적다. 이 때문에, 그 홈 DTR 내에 중공 SP가 존재하고 있어도, 그 중공 SP가 표면에 노출되는 것은 억제된다. 이에 의해, 표면에 노출된 중공 SP 내에 레지스트 등의 이물이 들어가는 일이 없기 때문에, 제조 도중에 그 중공 SP 내의 이물이 분출하는 것에 의한 패턴의 결함이 생기는 것도 방지할 수 있다.
또한 홈 DTR 내의 중공 SP가 표면에 노출되는 것이 방지되기 때문에, 홈 DTR 내에 중공 SP가 존재해도 된다. 이 때문에, 홈 DTR 내의 높은 매립성을 확보할 필요도 없어지고, 이 점에서도 제조 방법에서의 공정수를 삭감할 수 있다.
또한 홈 DTR 내에 적극적으로 중공 SP를 형성함으로써, 도 13∼도 17을 이용하여 설명한 바와 같이, DTI 구조에 의해 분리된 소자의 리크 전류를 억제할 수 있어, 브레이크다운 전압을 높일 수 있고, 또한 홈 DTR에 접하는 개소의 전계 강도를 완화할 수 있다.
또한 홈 DTR 내에 중공 SP를 형성함으로써, 공핍층의 신장을 방해하는 인접 소자로부터의 전계의 작용(역필드 플레이트 효과)을 억제할 수 있어, 결과적으로 분리 내압을 높일 수 있다. 또한 홈 DTR 내에 중공 SP를 형성함으로써, 홈 DTR 내의 응력을 저감할 수 있기 때문에, 그 응력에 기인하는 결정 결함의 발생을 억제할 수도 있다.
또한 STI 구조가 형성된 영역에 DTI 구조가 형성되어 있기 때문에, 홈 DTR의 개구부에서의 응력 집중을 완화할 수 있다. 이에 의해, 결정 결함의 발생을 더욱 억제할 수 있다.
(실시 형태 2)
실시 형태 1에서는, 제조 공정에서 STI 구조가 형성된 영역에 DTI 구조를 형성하는 경우에 대하여 설명하였지만, STI 구조가 형성되어 있지 않은 영역에 DTI 구조가 형성되어도 된다. STI 구조가 형성되어 있지 않은 영역에 DTI 구조를 형성하는 경우를 실시 형태 2로서 이하에 설명한다.
도 18을 참조하여, 반도체 기판 SUB의 표면 위에, 절연막 IL1과 절연막 IL2와 마스크재 MK가 순서대로 적층되어 형성된다. 이 공정은 실시 형태 1의 도 5에 도시한 포토레지스트 PRE의 형성 전의 공정에 대응한다.
도 19를 참조하여, 통상의 사진 제판 기술 및 에칭 기술에 의해, 마스크재 MK, 절연막 IL2 및 절연막 IL1이 순서대로 이방성 에칭된다.
계속해서, 패터닝된 마스크재 MK를 마스크로 하여 반도체 기판 SUB에 이방성 에칭이 실시된다. 이에 의해, 반도체 기판 SUB의 표면으로부터 내부로 연장되는 홈 DTR이 형성된다. 이 후, 마스크재 MK가 등방성 에칭에 의해 제거된다.
도 20을 참조하여, 상기의 등방성 에칭에 의해, 절연막 IL2의 상면이 노출됨과 함께, 홈 DTR의 벽면에서 노출되어 있던 STI 구조의 매립 절연막 BIL이 도면 중 가로 방향으로 막 감소한다. 각 소자(도시 생략) 위를 덮도록, 또한 홈 DTR 내에 중공 SP를 형성하도록 각 소자 위 및 홈 DTR 내에 절연막 IIA가 형성된다. 이 절연막 IIA는, 예를 들면 BP-TEOS에 의해 형성된다.
이 후, 도 10∼도 12에 도시한 실시 형태 1과 마찬가지의 공정을 거침으로써, STI 구조가 형성되어 있지 않은 영역에 DTI 구조가 형성된 본 실시 형태의 반도체 장치가 제조된다.
본 실시 형태에 따르면, 본 실시 형태의 DTI 구조를 STI 구조가 없는 간이한 구성의 디바이스에 적용하는 것이 가능하게 된다.
(실시 형태 3)
실시 형태 2에서는, 제조 공정에서 마스크재 MK를 등방성 에칭에 의해 삭제하는 경우에 대하여 설명하였지만, 마스크재 MK는 삭제되지 않고 남겨져도 된다. 마스크재 MK를 남기는 경우를 실시 형태 3으로서 이하에 설명한다.
본 실시 형태의 제조 방법은, 도 18 및 도 19에 도시한 실시 형태 2와 마찬가지의 공정을 거친다. 이 후, 도 21을 참조하여, 마스크재 MK를 제거하지 않고 남긴 채로, 각 소자(도시 생략) 위를 덮도록, 또한 홈 DTR 내에 중공 SP를 형성하도록 마스크재 MK 위 및 홈 DTR 내에 절연막 IIA가 형성된다.
이 후, 도 10∼도 12에 도시한 실시 형태 1과 마찬가지의 공정을 거침으로써, 마스크재 MK가 삭제되지 않고 남겨진 본 실시 형태의 반도체 장치가 제조된다.
본 실시 형태에 따르면, 마스크재 MK의 제거 공정을 생략할 수 있기 때문에, 한층 더한 코스트 삭감과 공사 기간 단축을 기대할 수 있다.
(실시 형태 4)
실시 형태 2에서는, 제조 공정에서 절연막 IL1과 절연막 IL2와 마스크재 MK를 적층한 경우에 대하여 설명하였지만, 절연막 IL1은 생략되어도 된다. 절연막 IL1을 생략하는 경우를 실시 형태 4로서 이하에 설명한다.
도 22를 참조하여, 반도체 기판 SUB의 표면 위에, 절연막 IL2와 마스크재 MK가 순서대로 적층되어 형성된다. 이 공정은 실시 형태 1의 도 5에 도시한 포토레지스트 PRE 형성 전의 공정에 대응한다.
도 23을 참조하여, 통상의 사진 제판 기술 및 에칭 기술에 의해, 마스크재 MK 및 절연막 IL2가 순서대로 이방성 에칭된다.
계속해서, 마스크재 MK를 마스크로 하여 반도체 기판 SUB에 이방성 에칭이 실시된다. 이에 의해, 반도체 기판 SUB의 표면으로부터 내부로 연장되는 홈 DTR이 형성된다. 이 후, 마스크재 MK가 등방성 에칭에 의해 제거된다.
도 24를 참조하여, 상기의 등방성 에칭에 의해, 절연막 IL2의 상면이 노출됨과 함께, 홈 DTR의 벽면에서 노출되어 있던 STI 구조의 매립 절연막 BIL이 가로 방향으로 막 감소한다. 각 소자 위를 덮도록, 또한 홈 DTR 내에 중공 SP를 형성하도록 각 소자 위 및 홈 DTR 내에 절연막 IIA가 형성된다.
이 후, 도 10∼도 12에 도시한 실시 형태 1과 마찬가지의 공정을 거침으로써, 절연막 IL1이 생략된 본 실시 형태의 반도체 장치가 제조된다.
본 실시 형태에 따르면, 절연막 IL1을 생략할 수 있기 때문에, 한층 더한 코스트 삭감과 공사 기간 단축을 기대할 수 있다.
(실시 형태 5)
실시 형태 3에서는, 제조 공정에서 절연막 IL1과 절연막 IL2와 마스크재 MK를 적층한 경우에 대하여 설명하였지만, 절연막 IL1과 절연막 IL2는 생략되어도 된다. 절연막 IL1과 절연막 IL2를 생략하는 경우를 실시 형태 5로서 이하에 설명한다.
도 25를 참조하여, 반도체 기판 SUB의 표면에 직접 접하도록 마스크재 MK가 형성된다. 이 공정은 실시 형태 1의 도 5에 도시한 포토레지스트 PRE 형성 전의 공정에 대응한다.
도 26을 참조하여, 통상의 사진 제판 기술 및 에칭 기술에 의해, 마스크재 MK가 이방성 에칭된다.
계속해서, 마스크재 MK를 마스크로 하여 반도체 기판 SUB에 이방성 에칭이 실시된다. 이에 의해, 반도체 기판 SUB의 표면으로부터 내부로 연장되는 홈 DTR이 형성된다.
도 27을 참조하여, 마스크재 MK를 제거하지 않고 남긴 채로, 각 소자 위를 덮도록, 또한 홈 DTR 내에 중공 SP를 형성하도록 마스크재 MK 위 및 홈 DTR 내에 절연막 IIA가 형성된다.
이 후, 도 10∼도 12에 도시한 실시 형태 1과 마찬가지의 공정을 거침으로써, 절연막 IL1 및 절연막 IL2가 생략된 본 실시 형태의 반도체 장치가 제조된다.
본 실시 형태에 따르면, 절연막 IL1 및 절연막 IL2를 생략할 수 있기 때문에, 한층 더한 코스트 삭감과 공사 기간 단축을 기대할 수 있다.
(실시 형태 6)
도 28에 도시한 바와 같이, DTI 구조에 의해 둘러싸여진 소자 형성 영역DFR(도면에서는 pMOS 트랜지스터 형성 영역)끼리는, 소정의 영역 SR을 사이에 두고 인접하도록 배치되어 있어도 된다. 이 경우, 소정의 영역 SR에서의 반도체 기판 SUB의 표면에는 STI 구조가 형성되어 있어도 된다. 이 STI 구조는 전술한 바와 같이, 반도체 기판 SUB의 표면에 형성된 홈 STR과, 그 홈 STR 내를 매립하는 절연막BIL을 갖고 있다.
또한 도 29 및 도 30에 도시한 바와 같이, DTI 구조에 의해 둘러싸여진 소자형성 영역 DFR끼리는, DTI 구조를 이루는 1개의 홈 DTR만을 사이에 두고 인접하도록 배치되어 있어도 된다.
각 소자 형성 영역 DFR 사이에 1개의 홈 DTR만을 사이에 두는 경우에는, 인접하는 각 소자 형성 영역 DFR에, 동일한 종류의 소자가 형성되어 있는 것이 바람직하다. 즉, 인접하는 한쪽의 소자 형성 영역에 pMOS 트랜지스터가 형성되어 있는 경우에는, 인접하는 다른 쪽의 소자 형성 영역에도 pMOS 트랜지스터가 형성되어 있는 것이 바람직하다.
이와 같이 인접하는 소자 형성 영역 DFR의 각각에 동일한 종류의 소자가 형성되어 있으면, 소자 형성 영역 DFR 사이에 끼워지는 홈 DTR의 양측에 동일한 웰 영역(pMOS 트랜지스터의 경우에는 n형 웰 영역)이 위치하게 되어, 홈 DTR 형성 전의 웰 영역의 확산에 의한 문제가 생기지 않기 때문이다.
또한 상기의 실시 형태 1∼6에서는, 소자 형성 영역 DFR에 형성되는 소자로서 고내압 MOS 트랜지스터에 대하여 설명하였지만, 본 발명은 이 이외에 IGBT(Insulated Gate Bipolar Transistor), 다이오드 등의 소자에 적용되어도 되고, 이 이외의 고내압 소자 등에 적용되어도 된다.
또한 제조 프로세스에서의 소자의 완성이란, 그 소자가 그 기능을 발휘하기 위해서 필요한 주된 요소가 형성된 것을 의미한다. 소자의 완성이란, 구체적으로는, 예를 들면 다이오드의 경우에서는 애노드 영역과 캐소드 영역이 형성된 것을 의미하고, 예를 들면 MIS(Metal Insulator Semiconductor) 트랜지스터의 경우에서는 소스 영역과, 드레인 영역과, 게이트 절연막과, 게이트 전극이 형성된 것을 의미하고, 예를 들면 IGBT의 경우에서는 에미터 영역, 베이스 영역, 드리프트 영역, 콜렉터 영역, 게이트 절연막 및 게이트 전극이 형성된 것을 의미한다.
또한 실시 형태 1∼5에서는, 층간 절연막 II로서 예를 들면 BP-TEOS와 플라즈마 CVD법에 의해 형성된 실리콘 산화막과의 적층 구조에 대하여 설명하였지만, 층간 절연막 II는 이에 한정되는 것이 아니라, 서로 다른 재질로 이루어져 있어도 되고, 또한 단층으로 이루어져 있어도 된다. 또한 홈 DTR 내에 형성되는 층간 절연막이란, 하층의 소자와 상층의 배선 등의 도전층을 전기적으로 분리하기 위한 절연막으로서, 상면이 평탄화 처리된 것을 포함한다.
또한 상기 모든 실시 형태에서, 층간 절연막 II 내의 B(붕소)나 P(인)의 고상 확산을 방지할 필요가 있는 경우에는, 층간 절연막 II를 퇴적하기 전에, 홈 DTR의 내벽에, 산화, 질화 혹은 CVD법에 의해 실리콘 산화막, 실리콘 질화막 등의 절연막(라이너막)이 형성되어도 된다.
금회 개시된 실시 형태는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구 범위에 의해 나타내어지고, 특허 청구 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명은, 홈을 갖는 반도체 장치 및 그 제조 방법에 특히 유리하게 적용될 수 있다.
BIL : 절연막
CG : 컨트롤 게이트 전극층
CH : 컨택트홀
CL1, CL2 : 도전층
DFR : 소자 형성 영역
DR : 드레인 영역
DTR, STR : 홈
EP1, EP2 : 에피택셜 영역
FG : 플로팅 게이트 전극층
GBI : 게이트간 절연막
GE : 게이트 전극층
GI : 게이트 절연막
HV : 출력 드라이버부
ICL : 배선층
II : 층간 절연막
IIA, IL1, IL2 : 절연막
IL : 배선층
LG : 로직부
MK : 마스크재
NB : n+매립 영역
NBR : n형 매립 영역
NCR : n+ 컨택트 영역
NDR : n형 싱커 영역
NOR : n형 오프셋 영역
NWR : n형 웰 영역
PBR : p형 매립 영역
PCR : p+ 컨택트 영역
PDR : p형 싱커 영역
PL : 플러그 도전층
POR : p형 오프셋 영역
PRE : 포토레지스트
PR : p형 영역
PWR : p형 웰 영역
S/D : 소스/드레인 영역
SC : 실리사이드층
SO : 소스 영역
SP : 중공
SR : 소정 영역
SUB : 반도체 기판

Claims (21)

  1. 제1 도전형을 갖는 제1 반도체층과,
    상기 제1 도전형과는 상이한 제2 도전형을 갖는 상기 제1 반도체층 상의 제2 반도체층과,
    상기 제1 도전형을 갖는 상기 제2 반도체층 상의 제3 반도체층과,
    상기 제3 반도체층 상에 게이트 전극을 갖고, 상기 제3 반도체층 내에 소스 영역 및 드레인 영역을 갖는 MOS 트랜지스터와,
    상기 제3 반도체층으로부터 상기 제1 반도체층 내에 도달하도록 연장되는 제1 홈을 갖는 제1 분리 영역과,
    상기 게이트 전극 상을 덮고, 또한 상기 제1 홈 내에 중공을 남기도록 상기 제1 홈을 충전하는 제1 절연막을 구비하고,
    상기 제1 홈은 MOS 트랜지스터를 둘러싸고,
    상기 제1 홈은 상기 제2 반도체층을 관통하고 있고,
    상기 제3 반도체층에 배치된 제2 홈과, 상기 제2 홈에 충전된 제2 절연막을 갖고, 상기 제3 반도체층 내에서 상기 소스 영역 또는 상기 드레인 영역과 접하는 제2 분리 영역을 더 구비하고,
    상기 제2 홈은 상기 제1 홈보다도 얕고,
    상기 제1 홈은 상기 제2 분리 영역과 상기 MOS 트랜지스터를 둘러싸고 있고,
    상기 제3 반도체층에 배치된 다른 제2 홈과, 상기 다른 제2 홈에 충전된 다른 제2 절연막을 갖는 다른 제2 분리 영역을 더 구비하고,
    상기 다른 제2 홈은 상기 제1 홈보다도 얕고,
    상기 제1 홈은, 상기 다른 제2 홈 내에 있어서 상기 다른 제2 절연막을 관통하는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 중공의 저부는 상기 제1 반도체층 내에 위치하고 있는 반도체 장치.
  6. 제5항에 있어서,
    상기 중공은 상기 제3 반도체층으로부터 상기 제1 반도체층으로 연장되어 있는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 반도체층은, p형 영역과, 상기 p형 영역 상에 형성된 에피택셜 영역을 포함하는 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 절연막 상의 배선층과,
    상기 배선층과 접하고, 또한 상기 MOS 트랜지스터의 상기 소스 영역 및 상기 드레인 영역 중 한쪽과 접하는, 상기 제1 절연막 내의 도전층을 더 구비한 반도체 장치.
  9. 제1항에 있어서,
    상기 제1 절연막과 상기 게이트 전극 사이의 제3 절연막을 더 구비한 반도체 장치.
  10. 제9항에 있어서,
    상기 제1 절연막은 실리콘 산화막이고,
    상기 제3 절연막은 실리콘 질화막인 반도체 장치.
  11. 삭제
  12. 제1 도전형을 갖는 제1 반도체층과, 상기 제1 도전형과는 상이한 제2 도전형을 갖는 상기 제1 반도체층 상의 제2 반도체층과, 상기 제1 도전형을 갖는 상기 제2 반도체층 상의 제3 반도체층과, 상기 제3 반도체층 상에 게이트 전극을 갖고, 상기 제3 반도체층 내에 소스 영역 및 드레인 영역을 갖는 MOS 트랜지스터를 구비한 반도체 장치의 제조 방법으로서,
    (a) 상기 제1 반도체층 내에 도달하도록 상기 제3 반도체층으로부터 연장되고, 또한 상기 MOS 트랜지스터를 둘러싸는 제1 홈을 형성하는 공정과,
    (b) 상기 게이트 전극 상을 덮고, 또한 상기 제1 홈 내에 중공을 남기도록 상기 제1 홈을 충전하는 제1 절연막을 형성하는 공정을 구비하고,
    상기 제1 홈은 상기 제2 반도체층을 관통하고,
    상기 제3 반도체층에 배치된 제2 홈과, 상기 제2 홈에 충전된 제2 절연막을 갖고, 상기 제3 반도체층 내에서 상기 소스 영역 또는 상기 드레인 영역과 접하는 제2 분리 영역을 형성하는 공정을 더 구비하고,
    상기 (b)의 공정 후에,
    (c) 상기 소스 영역 또는 상기 드레인 영역에 도달하도록 상기 제1 절연막 내로 연장되는 도전층을 형성하는 공정과,
    (d) 상기 제1 절연막 상에, 상기 도전층에 접하는 배선층을 형성하는 공정을 더 구비한 반도체 장치의 제조 방법.
  13. 삭제
  14. 삭제
  15. 제12항에 있어서,
    상기 제1 홈은 상기 MOS 트랜지스터와 상기 제2 분리 영역을 둘러싸는 반도체 장치의 제조 방법.
  16. 삭제
  17. 제12항에 있어서,
    상기 중공의 저부는 상기 제1 반도체층 내에 위치하고 있는 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 중공은 상기 제3 반도체층으로부터 상기 제1 반도체층으로 연장되어 있는 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 제1 반도체층은, p형 영역과, 상기 p형 영역 상에 형성된 에피택셜 영역을 포함하는 반도체 장치의 제조 방법.
  20. 제12항에 있어서,
    상기 (a)의 공정은,
    (a-1) 상기 MOS 트랜지스터와 상기 제3 반도체층의 상방에 마스크막을 형성하는 공정과,
    (a-2) 상기 마스크막 상에 레지스트 패턴을 형성하는 공정과,
    (a-3) 상기 레지스트 패턴을 사용함으로써 마스크 패턴을 형성하기 위해 상기 마스크막을 패터닝하는 공정과,
    (a-4) 상기 마스크 패턴을 사용함으로써, 상기 제1 반도체층, 상기 제2 반도체층 및 상기 제3 반도체층에 상기 제1 홈을 형성하기 위해 이방성 에칭을 행하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  21. 제20항에 있어서,
    상기 (a-4)의 공정은, 상기 마스크막 및 상기 레지스트 패턴을 상기 제1 홈을 형성하기 위한 마스크로서 사용하는 반도체 장치의 제조 방법.
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