JP6029704B2 - 半導体装置およびその製造方法 - Google Patents
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Description
MOSトランジスタと第1の分離を含む素子形成領域を平面視において取り囲み、第3の半導体層および第2の半導体層を貫いて第1の半導体層の内部にまで達する第2の溝が形成される。ゲート電極の上を覆い、第2の溝の内部を埋め込む第2の絶縁膜が形成される。第2の溝内には中空が形成される。
(実施の形態1)
図1を参照して、BiC−DMOS(Bipolar Complementary Double-diffused Metal Oxide Semiconductor)の半導体チップCHは、たとえば低耐圧のCMOS(Complementary MOS)トランジスタを集積したようなロジック部LGと、高耐圧素子を用いた出力ドライバ部HVとを有している。上記のロジック部LGではその形成領域がDTI構造によって平面視において取り囲まれている。また出力ドライバ部HVでは素子の1つ1つの形成領域がDTI構造によって平面視において取り囲まれている。
次に、DTI構造における溝DTR内に中空がある場合とない場合との特性(リーク電流、ブレークダウン電圧、ブレークダウン時の電界強度分布)の違いについて調べた結果を説明する。
図13を参照して、このサンプルでは、半導体基板SUBのp型領域PR上に、p-エピタキシャル領域EP1、n型埋め込み領域NBRおよびp-エピタキシャル領域EP2が順に積層して形成されている。半導体基板SUBには、その表面からp-エピタキシャル領域EP2、n型埋め込み領域NBRおよびp-エピタキシャル領域EP1を貫通してp型領域PRに達する溝DTRが形成されている。この溝DTR内には絶縁膜IIが形成されている。p-エピタキシャル領域EP2の溝DTRを挟んだ一方側には導電層CL1が電気的に接続されており、溝DTRを挟んだ他方側には導電層CL2が電気的に接続されている。
本実施の形態によれば、図4〜図7に示すように高耐圧横型MOSトランジスタなどの素子が完成した後にDTI構造の溝DTRが形成されるため、その溝DTRを層間絶縁膜IIで埋め込むことが可能となる。これにより、溝DTRを埋め込む絶縁膜を層間絶縁膜とは別途に形成する必要がなくなるため、製造方法における工程数を大幅に削減することができる。
実施の形態1においては、製造工程においてSTI構造が形成された領域にDTI構造を形成する場合について説明したが、STI構造が形成されていない領域にDTI構造が形成されてもよい。STI構造が形成されていない領域にDTI構造を形成する場合を実施の形態2として以下に説明する。
実施の形態2においては、製造工程においてマスク材MKを等方性エッチングにより削除する場合について説明したが、マスク材MKは削除されずに残されてもよい。マスク材MKを残す場合を実施の形態3として以下に説明する。
実施の形態2においては、製造工程において絶縁膜IL1と絶縁膜IL2とマスク材MKとを積層した場合について説明したが、絶縁膜IL1は省略されてもよい。絶縁膜IL1を省略する場合を実施の形態4として以下に説明する。
実施の形態3においては、製造工程において絶縁膜IL1と絶縁膜IL2とマスク材MKとを積層した場合について説明したが、絶縁膜IL1と絶縁膜IL2とは省略されてもよい。絶縁膜IL1と絶縁膜IL2とを省略する場合を実施の形態5として以下に説明する。
図28に示すように、DTI構造により取り囲まれた素子形成領域DFR(図においてはpMOSトランジスタ形成領域)同士は、所定の領域SRを挟んで隣り合うように配置されていてもよい。この場合、所定の領域SRにおける半導体基板SUBの表面にはSTI構造が形成されていてもよい。このSTI構造は上述したように、半導体基板SUBの表面に形成された溝STRと、その溝STR内を埋め込む絶縁膜BILとを有している。
Claims (10)
- 第1導電型の第1の半導体層と、前記第1の半導体層上に形成され、前記第1導電型と逆導電型の第2導電型の第2の半導体層と、前記第2の半導体層上に形成された、前記第1導電型の第3の半導体層と、を有する半導体基板と、
前記第3の半導体層の主表面上にゲート絶縁膜を介して設けられたゲート電極と、前記第3の半導体層の前記主表面に前記ゲート電極を挟んで形成されたソース領域とドレイン領域とを有するMOSトランジスタと、
前記MOSトランジスタの前記ソース領域または前記ドレイン領域の側面と接し、前記ソース領域または前記ドレイン領域より深い第1の溝内に第1の絶縁膜が埋め込まれてなる第1の分離と、
複数の前記MOSトランジスタと前記第1の分離を含む素子形成領域と、
前記素子形成領域を取り囲む第2の溝からなる第2の分離と、
前記ゲート電極の上を覆い、前記第2の溝内を埋め込む第2の絶縁膜と、
を備え、
前記第2の溝は前記第1の溝より深く、
前記第2の分離は前記第2の半導体層を貫いて前記第1の半導体層にまで達し、
前記第2の分離には中空が形成されている、半導体装置。 - 前記第2の分離の前記中空は、前記中空の底が前記第1の半導体層の内部まで達する、請求項1記載の半導体装置。
- 前記第2の絶縁膜上に形成された配線層と、
前記第2の絶縁膜内に形成された導電層と、
をさらに備え、
前記配線層は、前記導電層により、前記MOSトランジスタの前記ソース領域または前記ドレイン領域に接続される、請求項1記載の半導体装置。 - 前記ゲート電極を覆い、前記第2の絶縁膜の下に形成された第3の絶縁膜をさらに備え、
前記第2の絶縁膜はTEOS膜であり、前記第3の絶縁膜はシリコン窒化膜である、請求項3記載の半導体装置。 - 前記第2の分離は、前記第1の分離を貫いて形成される、請求項1記載の半導体装置。
- (a)第1導電型の第1の半導体層と、
前記第1の半導体層上に形成され、前記第1導電型と逆導電型の第2導電型の第2の半導体層と、
前記第2の半導体層上に形成された、前記第1導電型の第3の半導体層と、
前記第3の半導体層の主表面にゲート絶縁膜を介して設けられたゲート電極と、前記第3の半導体層の前記主表面に前記ゲート電極を挟んで形成されたソース領域およびドレイン領域とを有するMOSトランジスタと、
前記ソース領域または前記ドレイン領域の側面と接し、前記第3の半導体層の前記主表面に形成された、前記ソース領域または前記ドレイン領域より深い第1の溝内を第1の絶縁膜で埋め込んだ第1の分離と、
を有する半導体基板を準備する工程と、
(b)前記(a)工程の後に前記MOSトランジスタと前記第1の分離を含む素子形成領域を平面視において取り囲み、前記第3の半導体層および前記第2の半導体層を貫いて前記第1の半導体層の内部にまで達する第2の溝を形成する工程と、
(c)前記ゲート電極の上を覆い、前記第2の溝の内部を埋め込む第2の絶縁膜を形成する工程と、
を備え、
前記第2の溝内には中空が形成される、半導体装置の製造方法。 - 前記(c)工程の後に、
(d)前記第2の絶縁膜を貫いて、前記MOSトランジスタの前記ソース領域または前記ドレイン領域に到達する導電層を形成する工程と、
(e)前記第2の絶縁膜上に前記導電層に接続する配線層を形成する工程と、
をさらに備えた、請求項6記載の半導体装置の製造方法。 - 前記中空の底は、前記第1の半導体層の内部にまで達する、請求項6記載の半導体装置の製造方法。
- 前記(b)工程は、
(b−1)前記MOSトランジスタを覆うマスク材を形成する工程と、
(b−2)前記マスク材上に、前記第2の溝に対応する第1開口を有するレジストパターンを形成する工程と、
(b−3)前記半導体基板に異方性エッチングを施し、前記マスク材、前記第1の絶縁膜、および、前記半導体基板に前記第2の溝を形成する工程と、
を有する、請求項6記載の半導体装置の製造方法。 - 前記(b−3)工程において、前記半導体基板に前記第2の溝を形成する前記異方性エッチングの際に、前記マスク材はマスクとして機能する、請求項9記載の半導体装置の製造方法。
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