JP2011029214A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】微細なトレンチを採用するトレンチＤＭＯＳＦＥＴにおいて、ドレイン−ソース間の絶縁破壊電圧を高くするため、低濃度のドリフト層の形成領域を如何に確保するかが課題となる。
【解決手段】ＴＮＤＭＯＳ形成のためのトレンチＴ１の底部のＮ型ウエル層２の表面から内部に延在し、Ｐ型ボディ層３と接続するＮ型埋め込みドリフト層５を形成する。次にトレンチＴ１の両側壁にゲート電極７ａ、スペーサー８ａを重畳して形成する。次に、ゲート電極７ａ及びスペーサー８ａをマスクとしてリン等をイオン注入しＮ型埋め込みドリフト層５内にＮ＋型ドレイン層１１を形成する。これによりＮ＋型ドリフト層１１からＰ型ボディ層３底部まで延在する低濃度のＮ型埋め込みドリフト層５を確保する。なお、Ｎ＋型ドレイン層１１を形成しないで、トレンチＴ１の両側壁に、Ｎ型埋め込みドリフト層５を共通のドレイン層とする２つのＴＤＭＯＳを形成しても良い。
【選択図】図１

Description

本発明は、半導体装置の製造方法及び半導体装置に関し、特にトレンチＤＭＯＳ（ＴＤＭＯＳ）から成るパワーデバイスを有する半導体装置の製造方法及び半導体装置に関する。

半導体装置には、ＴＤＭＯＳトランジスタが含まれる。ＤＭＯＳとはＤｏｕｂｌｅ―Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。ＴＤＭＯＳとは、ＤＭＯＳの内、電流がトレンチ内のゲート電極直下の半導体層（チャネル）を半導体基板の表面側から下側に向かい、縦方向に流れるものである。ＴＤＭＯＳトランジスタは、ドライバー回路等に広く採用されている。しかし、トレンチ形成工程が含まれると、製造コストが高くなることから、汎用ロジック等の売価の安い半導体装置には中々採用しにくいという問題があった。

近年、微細化の進展と共に、加工レベルが０．２５μｍルール程度から、デバイス素子形成用のトレンチに加え、素子分離においても、通常のＬＯＣＯＳ方式からＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）方式の採用が増えてきている。汎用ロジックの開発に当たり０．２５μｍルールも使わざるを得ない状況の中、ＳＴＩ用としてトレンチを形成するときに、同時にパワートレンチＤＭＯＳ等用のトレンチを形成すれば、特にデバイス素子用としてトレンチを形成しなくとも、安価にトレンチＤＭＯＳＦＥＴを製造する事ができる。

この場合、トレンチの深さは、せいぜい０．３５μｍ程度であり、トレンチ幅もそんなに取れない中で、ドレイン−ソース間の絶縁破壊電圧を確保できるか問題となる。一般に、ゲートチャネル近傍に高濃度ドレイン層を配置した場合、高電位のドレインが薄いゲート絶縁膜を介してゲート電極と対峙していることからチャネル側に空乏層が拡がりにくく、ドレイン−ソース間の絶縁破壊が、半導体基板の比抵抗と無関係に、空乏層の拡がりにくいドレイン近傍のチャネル領域で起こり、ドレイン−ソース間の絶縁破壊電圧は低いものになる。この対策として、いわゆるオフセットゲート構造が採用されている。即ち、高濃度ドレイン層とチャネルの間に低濃度ドレイン層であるドリフト層を挟み込み空乏層を拡げ高い絶縁破壊電圧を確保している。

このようなドレイン−ソース間の絶縁破壊電圧改善方法については、多数の先行技術文献が存在するが、以下の特許文献１にも記載されている。

特開平９−２２３７９３号公報

０．２５μｍルールを採用する汎用ロジックとＤＭＯＳを混載するパワーデバイスにおいては、少なくともドレイン−ソース間絶縁破壊電圧は１０Ｖ程度前後、できれば２０Ｖ確保したい。ドレイン−ソース間の絶縁破壊電圧を改善するためには、いずれにしても、前述のオフセットゲート構造を採用しなければならないが、微細なトレンチを利用するＴＤＭＯＳにおいてどのようにして低濃度ドリフト層の形成領域を確保するか、が課題となる。

本発明の半導体装置の製造方法は、第１導電型の半導体基板を準備して、前記半導体基板上に第２導電型のウエル層を形成する工程と、前記ウエル層の表面から該ウエル層内部に第１導電型のボディ層を形成する工程と、前記半導体基板の表面から前記ボディ層より深い位置まで、複数の素子分離用トレンチ及びパワートレンチＤＭＯＳＦＥＴ用トレンチを同時に形成する工程と、前記パワートレンチＤＭＯＳＦＥＴ用トレンチの底面から前記ウエル層内に第２導電型の埋め込みドリフト層を形成する工程と、前記パワートレンチＤＭＯＳＦＥＴ用トレンチの両側壁にゲート絶縁膜を介してゲート電極を形成する工程と、を有することを特徴とする。

また、本発明の半導体装置の製造方法は、第１導電型の半導体基板を準備して、前記半導体基板上に第２導電型のウエル層を形成する工程と、前記ウエル層の表面から該ウエル層内部に第１導電型のボディ層を形成する工程と、前記ウエル層の表面から該ウエル層内部に第２導電型のドリフト層を形成する工程と、前記半導体基板の表面から前記ボディ層より深い位置まで、複数の素子分離用トレンチ及びパワートレンチＤＭＯＳＦＥＴ用トレンチを同時に形成する工程と、前記パワートレンチＤＭＯＳＦＥＴ用トレンチの底面から前記ウエル層内に第２導電型の埋め込みドリフト層を形成する工程と、前記パワートレンチＤＭＯＳＦＥＴ用トレンチの両側壁の内、前記ボディ層に面する側にゲート絶縁膜を介してゲート電極を、また前記ドリフト層に面する側に該ゲート絶縁膜を介してフィールドプレート電極を形成する工程と、前記ドリフト層の表面に第２導電型のドレイン層を形成する工程と、を有することを特徴とする。

また、本発明の半導体装置の製造方法は、前記トレンチの深さがサブミクロンレベルであることを特徴とする。

また、本発明の半導体装置の製造方法は、前記素子分離用トレンチ内が絶縁膜で埋め込まれていることを特徴とする。

また、本発明の半導体装置の製造方法は、前記フィールドプレート電極が前記ドレイン層の電位より低い電位領域に接続されて形成されていることを特徴とする。

また、本発明の半導体装置の製造方法は、前記素子分離用トレンチ内に島が存在し、該島の側面と前記素子分離用トレンチの両側壁の間隔及び該島間の側面同士の間隔が所定の間隔以下に構成され、前記素子分離用トレンチ内が絶縁膜で充填されていることを特徴とする。

また、本発明の半導体装置の製造方法は、前記パワートレンチＤＭＯＳＦＥＴ用トレンチと前記素子分離用トレンチが別々に形成され、当該パワートレンチＤＭＯＳＦＥＴ用トレンチの深さが前記素子分離用トレンチの深さより深く形成されていることを特徴とする。

また、本発明の半導体装置は、第１導電型の半導体基板上に形成された第２導電型のウエル層と、前記ウエル層の表面から該ウエル層内部に形成された第１導電型のボディ層と、前記ウエル層の表面から該ウエル層内部に形成された第２導電型のドリフト層と、前記半導体基板の表面から前記ボディ層より深い位置まで、同時に形成された複数の素子分離用トレンチ及びパワートレンチＤＭＯＳＦＥＴ用トレンチと、前記パワートレンチＤＭＯＳＦＥＴ用トレンチの底面から前記ウエル層内に形成された第２導電型の埋め込みドリフト層と、前記パワートレンチＤＭＯＳＦＥＴ用トレンチの両側壁の内、前記ボディ層に面する側にゲート絶縁膜を介して形成されたゲート電極と、前記ドリフト層に面する側に該ゲート絶縁膜を介して形成されたフィールドプレート電極と、前記ドリフト層の表面に形成された第２導電型のドレイン層と、を有することを特徴とする。

また、本発明の半導体装置は、前記フィールドプレート電極の電位が前記ドレイン層の電位より低いことを特徴とする。

本発明の半導体装置は、前記素子分離用トレンチ内に島が存在し、該島の側面と前記素子分離用トレンチの両側壁の間隔及び該島間の側面同士の間隔が所定の間隔以下に構成され、前記素子分離用トレンチ内が絶縁膜で充填されていることを特徴とする。

また、本発明の半導体装置は、前記パワートレンチＤＭＯＳＦＥＴ用トレンチと前記素子分離用トレンチが別々に形成され、該パワートレンチＤＭＯＳＦＥＴ用トレンチが前記素子分離用トレンチより深く形成されていることを特徴とする。

本発明によれば、ＳＴＩ用トレンチと同程度の深さを有するトレンチにＴＤＭＯＳＦＥＴを形成した場合でもドレイン−ソース間絶縁破壊電圧を確保する事ができる。

本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。 本発明の第２の実施形態における半導体装置の製造方法を示す断面図である。 本発明の第３の実施形態における半導体装置の製造方法を示す断面図である。 本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。 本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。 本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。 本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。 本発明の第２の実施形態における半導体装置の製造方法を示す断面図である。

［第１の実施形態］
本発明の第１の実施形態について図１、図４〜図７を参酌して、以下に説明する。図１はＮチャネル型パワートレンチＤＭＯＳＦＥＴ（以下ＴＮＤＭＯＳ）を構成する複数のトレンチの内の１本と、周辺回路の一部を構成するＮチャネル型ＭＯＳＦＥＴと、それらがＳＴＩ構造でトレンチを利用して分離されている様子を、層間絶縁膜や各電極配線を省略した状態の断面図で示している。図１で分かるように、ＳＴＩ構造の素子分離用トレンチＴ２とパワーデバイス形成領域のトレンチＴ１は同時にエッチング加工されているので同じ程度の深さで形成されている。

即ち、いずれのトレンチＴ１，Ｔ２もトレンチ深さは０．３５μｍ近傍の浅いものである。図１に示すＴＮＤＭＯＳは、トレンチＴ１の両側壁にゲート絶縁膜４ａを介して、別々にゲート電極７ａを有している。各ゲート電極７ａに正電圧が印加されると、それぞれのゲート電極７ａの直下のＰ型ボディ層３にチャネルが形成され、トレンチＴ１の両側に形成された各Ｎ＋型ソース層１３からチャネルを経由して、Ｎ型埋め込みドリフト層５を通り、Ｎ＋型ドレイン層１１にオン電流が流れる。

この場合、ドレイン−ソース間の絶縁破壊電圧は、Ｐ型ボディ層３の底部からＮ＋型ドレイン層１１までに至るＮ型埋め込みドリフト層５の距離によって決定される。係るＰ型ボディ層３底部からＮ＋型ドレイン層１１までのＮ型埋め込みドリフト層５の距離を、ゲート電極７ａ及びスペーサー８ａのトレンチＴ１の側壁からの張り出し距離を重畳することにより確保したのが第１の実施形態の特徴である。

本実施形態におけるゲート電極７ａ形成用のポリシリコン等の膜厚は２００ｎｍ〜２５０ｎｍ程度であり、絶縁膜からなるスペーサー８ａ形成用の絶縁膜の膜厚は１００ｎｍ〜１５０ｎｍ程度なので、Ｐ型ボディ層３底部からＮ＋型ドレイン層１１まで延在するＮ型埋め込みドリフト層５の距離は３００ｎｍ〜４００ｎｍ程度となる。

一般に、シリコン基板に高電圧を印加した場合、電界強度は概略１×１０^７Ｖ/ｍ以上で絶縁破壊を引き起こす。従って、Ｎ型埋め込みドリフト層５のＮ＋型ドレイン層１１までの距離３００ｎｍ〜４００ｎｍ程度の場合、空乏層の拡がりが３００ｎｍ〜４００ｎｍ程度になることから絶縁破壊電圧を概算すると（３００〜４００）×１０^−９×１０^７＝（３〜４）Ｖ程度以上が確保できる。後述のスペーサー形成用絶縁膜を更に厚くすることで絶縁膜からなるスペーサー８ａの張り出しを大きくすることができ、更にドレイン−ソース間絶縁破壊電圧を高める事ができる。

この場合、オン抵抗を高くしないためには、所望のドレイン−ソース間絶縁破壊電圧が確保できるのならＮ型埋め込みドリフト層５の不純物濃度をできるだけ高めておく事が重要である。上記の場合で、Ｐ型ボディ層３底部からのＮ＋型ドレイン層１１までのＮ型埋め込みドリフト層５の距離が４００ｎｍの時、ドレイン−ソース間の絶縁破壊電圧５Ｖを確保できるＮ型埋め込みドリフト層５の不純物濃度Ｎ_Ｂは概略以下の計算で求められる。

空乏層の幅をＷ、シリコン基板の誘電率をε、電子の電荷量をｑとするとＷ≒√（２ε×５／ｑＮ_Ｂ）となる。Ｗ＝４×１０^−７ｍ、ε＝８．８５４×１０^−１２Ｃ^２／Ｎ・ｍ^２、ｑ＝１．６×１０^−１９Ｃを代入して計算するとＮ_Ｂ≒８．６×１０^２０／ｍ^３になる。

即ち、Ｎ型埋め込みドリフト層５の不純物濃度をこの程度にしておけば、印加電圧５Ｖのとき、空乏層が４００ｎｍまで拡がりドレイン−ソース間絶縁破壊電圧５Ｖを確保できる。一方で通常動作状態では、Ｎ型埋め込みドリフト層５の不純物濃度をドレイン−ソース間絶縁破壊電圧との関係でぎりぎりの値まで高めているのでオン抵抗も最適にする事ができ、ドレイン−ソース間絶縁破壊電圧とオン抵抗のバランスを取る事ができる。

Ｎ＋型ドレイン層１１の形成用マスクとして、フォトレジストマスクを使用する方法もある。この場合は、ゲート電極７ａ及びスペーサー８ａをマスクとするセルフアライン方式と異なり、マスクずれによりＮ＋型ドレイン層１１の左右いずれかのＮ型埋め込みドリフト層５の距離が短くなる恐れがある。設計がぎりぎりの場合、Ｎ型埋め込みドリフト層５のチャネル端までの距離が短くなった方のＴＮＤＭＯＳのドレイン−ソース間絶縁破壊電圧が、他方のＴＮＤＭＯＳのドレイン−ソース間絶縁破壊電圧に比して低くなり、全体として所望のドレイン−ソース間絶縁破壊電圧を有するＴＮＤＭＯＳが得られないことになる。係る点からも、本実施形態のゲート電極７ａ及びスペーサー８ａをマスクとするセルフアライン方式によるＮ＋型ドレイン層１１の形成方法の利点が認められる。

なお、スペーサー８ａ等をマスクとしたＮ＋型ドレイン層１１を形成しなくとも良い。Ｎ＋型ドレイン層１１を形成しない場合、Ｐ型ボディ層３底部からのＮ型埋め込みドリフト層５の距離がＮ＋型ドレイン層１１により制限される事が無いため、ドレイン−ソース間絶縁破壊電圧を、更に高くする事ができる。トレンチＴ１の両側壁に、Ｎ型埋め込みドリフト層５を共通のドレイン層とする２つのＴＤＭＯＳを形成するような場合、ドレイン−ソース間絶縁破壊電圧を高めるのに有効な手段となる。

但しドレイン電極２０と低濃度のＮ型埋め込みドリフト層５を直接接続した場合は、両者の接触抵抗が問題となるので、層間絶縁膜１５にドレイン電極２０用のコンタクトホールを形成した後、コンタクトホールに露出したＮ型埋め込みドリフト層５の表面からリン等をイオン注入してＮ＋層を形成する必要がある。この場合、Ｎ＋型ドレイン層１１の幅に比べ、コンタクトホールの幅は狭いのでその端部からＰ型ボディ層３底部までのＮ型埋め込みドリフト層５の距離を、前述のＮ＋型ドレイン層１１の端部からＰ型ボディ層３底部までの距離に比して長くする事ができる。従って、ドレイン−ソース間絶縁破壊電圧を、更に２Ｖ程度は高くする事ができる。

また、図示した説明は省略するが、トレンチＴ１を局所的に広く形成し、複数からなるトレンチＴ１同士を櫛歯上に形成することにより、更にドレイン−ソース間絶縁破壊電圧を高める事ができる。即ち、ドレイン電極２０用コンタクトホールをトレンチＴ１の局所的に広く形成された部分に形成し、ドレイン電極２０用コンタクトホール内に露出したＮ型埋め込みドリフト層５内にリン等をイオン注入してＮ＋層を形成する。これによりＮ＋層端部からＰ型ボディ層３底部まで延在するＮ型埋め込み層５の距離を、更に大きくできるのでドレイン−ソース間絶縁破壊電圧１０Ｖ以上の達成も可能となる。

それでは、第１の実施形態における半導体装置の製造方法について、図４〜図７に従い、以下に説明する。先ず、図４に示すように、Ｐ型半導体基板１を準備し、その表面から所定の領域にＮ型ウエル層２を形成する。例えばフォトレジスト膜をマスクにして、Ｐ型半導体基板１の表面にリン等をイオン注入してから高温炉中でドライブインすることにより所定表面濃度、所定の拡散深さの不純物拡散層を形成する。次に、Ｎ型ウエル層２の所定の位置にボロン等をイオン注入してから、高温炉でドライブインして、所定の表面濃度、所定の拡散深さのＰ型ボディ層３をＮ型ウエル層２内に形成する。

次に、半導体基板表面の全面にパッド酸化膜数１０ｎｍ及びシリコン窒化膜１００ｎｍをこの順序で形成してから、フォトレジスト等をマスクとしてドライエッチングにより、素子分離用トレンチＴ２とＴＮＤＭＯＳ用トレンチＴ１を、同時に同じ程度の深さで形成する。素子分離用のトレンチＴ２と別に、新たにＴＮＤＭＯＳ用トレンチＴ１を形成する為の工程を設ける必要が無いため製造コストの低減を図ることができる。

次に、露出したトレンチＴ１及びトレンチＴ２の内壁上に、後述のゲート絶縁膜４ａと同程度の膜厚からなるシリコン酸化膜４ｂを形成する。このシリコン酸化膜４ｂは、トレンチＴ１等の内壁に生じたドライエッチング時のダメージを除去し、トレンチのコーナー部を滑らかにすると共に、次に述べるトレンチＴ２内を充填するＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）ＣＶＤ法により形成されるシリコン酸化膜等からなるトレンチ埋め込み絶縁膜１０の下地としての役割を果たす。

次に、ＨＤＰＣＶＤ法により、トレンチＴ２内を含む半導体基板表面全体を被覆するシリコン酸化膜等からなる絶縁膜を生成する。次にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）によりシリコン酸化膜等を研磨する。この結果、トレンチＴ２内はトレンチ埋め込み絶縁膜１０で充填される。この際トレンチＴ１内にもシリコン酸化膜４ｂを介して埋め込まれたシリコン酸化膜等からなる絶縁膜が残存する。トレンチＴ１に残存する絶縁膜は、トレンチＴ２上をフォトレジスト膜で被覆し、ＨＦ系エッチング液でウエットエッチングして取り除く。

なお、トレンチＴ２内を埋め込む材料として、ポリシリコン膜を使用しても良い。トレンチＴ２内を酸化膜等のトレンチ埋め込み絶縁膜１０で充填するより、ポリシリコン膜で充填したほうがトレンチＴ２内の歪が小さい傾向があるからである。この場合も、トレンチＴ１内にポリシリコン膜が残存するので、トレンチＴ２上をフォトレジスト等で被覆した状態でトレンチＴ１内に残存するポリシリコン膜をエッチング除去する。その後、露出したシリコン窒化膜及びパッド酸化膜をエッチング除去してから、半導体基板が露出したトレンチＴ１の内壁及び半導体基板の表面上に、新たにゲート絶縁膜４ａを形成する。

次に、図５に示すように、他の領域をフォトレジスト膜で被覆した状態でリン等をイオン注入して、トレンチＴ１の底部の直下のＮ型ウエル層２の表面から内部に延在するＮ型埋め込みドリフト層５を形成する。該Ｎ型埋め込みドリフト層５は、ＴＮＤＭＯＳのドレイン−ソース間絶縁破壊電圧を決定する大きな要素となる構成であり、特に後述のＮ＋型ドレイン層１１からＰ型ボディ層の底部までのＮ型埋め込みドリフト層５の距離が重要になる。

従って、その距離を最大にしてドレイン−ソース間の絶縁破壊電圧を最大にする為には、この段階でＮ型埋め込みドリフト層５を形成する必要がある。後述のスペーサー８ａのトレンチＴ１の端部からの張り出しを大きくすることができる場合は、後述のゲート電極７ａ形成後にＮ型埋め込みドリフト層５を形成しても良い。

次に、同じく図５に示すように、トレンチＴ１の内部を含む半導体基板の表面全面にＣＶＤ法によりポリシリコン膜を堆積する。その後、トレンチＴ１上をフォトレジスト膜で被覆して、ＮチャネルＭＯＳＦＥＴ等からなる周辺素子のゲート電極７ｂパターンを有するフォトレジストマスクにて異方性ドライエッチングを行い、ＮチャネルＭＯＳＦＥＴ等周辺素子のゲート電極７ｂを形成する。この後、リン等をイオン注入してＮチャネルＭＯＳＦＥＴ等周辺素子のＮ型ドリフト層６を形成する。

次に、ＴＮＤＭＯＳ用トレンチＴ１上のフォトレジスト膜を除去し、ＮチャネルＭＯＳＦＥＴ等周辺素子のゲート電極７ｂ等はフォトレジスト膜で被覆した状態でトレンチＴ１内のポリシリコンを異方性ドライエッチングにより全面エッチングする。トレンチＴ１内のポリシリコンは、異方性ドライエッチングにより、図５に示すように、トレンチＴ１の両側の側壁に略断面三角形の形状のゲート電極７ａとして形成される。トレンチＴ１内では、トレンチＴ１の両側壁に分離して形成された２つのゲート電極７ａはトレンチＴ１の長さ方向端部において連続することになるが、平行するトレンチＴ１同士をＵ字状に連続させた場合には非連続で分離された状態になる。

次に、図６に示すように、トレンチＴ１内、トレンチＴ２上、ゲート電極７ｂ等を含む半導体基板全面を被覆するシリコン酸化膜等からなる絶縁膜を形成する。その後、半導体基板全面を被覆するシリコン酸化膜等からなる絶縁膜を、異方性ドライエッチングによりその表面から全面エッチング除去する。この結果、ＴＮＤＭＯＳのトレンチＴ１の両側壁のゲート電極７ａ上を被覆するようにスペーサー８ａが形成される。同様に、ＮチャネルＭＯＳＦＥＴ等の周辺素子のゲート電極７ｂ側面にもスペーサー９が形成される。

次に、図７に示すように、ゲート電極７ａ及びスペーサー８ａをマスクとして、Ｎ型埋め込みドリフト層５の表面からリン等のイオン注入を行いＮ＋型ドレイン層１１を形成する。通常ゲート電極７ａ形成用のポリシリコン膜の膜厚は、前述の如く２００ｎｍ〜２５０ｎｍなのでゲート電極７ａのトレンチＴ１側壁からの張り出しも２００ｎｍ〜２５０ｎｍとなる。また、スペーサー形成用の絶縁膜の膜厚も前述の如く１００ｎｍ〜１５０ｎｍなので、スペーサー８ａのゲート電極７ａからの張り出しも１００ｎｍ〜１５０ｎｍとなる。

従って、Ｎ＋型ドレイン層１１の端部からＰ型ボディ層３底部までのＮ型埋め込みドリフト層５の距離は、ゲート電極７ａとスペーサー８ａの張り出し分の和である３００ｎｍ〜４００ｎｍを確保する事ができ、少なくともＴＮＤＭＯＳのドレイン−ソース絶縁破壊電圧３〜４Ｖ程度以上が実現できる。ＴＮＤＭＯＳのＮ＋型ドレイン層１１を形成する際、同時にＮ＋型ソース層１３や、周辺素子のＮチャネルＭＯＳＦＥＴのＮ＋型ソース層１２ａ、Ｎ＋型ドレイン層１２ｂも形成される。また、Ｎ＋型ソース層１２ａ内にＰ＋型コンタクト層１４等も形成される。

次に、トレンチＴ１内を含む半導体基板全面にシリコン酸化膜等からなる層間絶縁膜１５を形成し、所定のフォトエッチング工程を経て、各電極接続のためのコンタクトホールを形成する。スペーサー８ａ等をマスクとしてＮ＋型ドレイン層１１を形成していない場合には、この後、コンタクトホール内に露出したＮ型埋め込みドリフト層５の表面からリン等をイオン注入してＮ＋層を形成する。

この場合は、前述の如く、コンタクトホール端部からＰ型ボディ層３底部までのＮ型埋め込みドリフト層５の距離を、Ｎ＋型ドレイン層１１の端部からＰ型ボディ層３底部までの距離より０．２μｍ程度長くする事ができるので、少なくともドレイン−ソース間絶縁破壊電圧５〜６Ｖ以上を達成する事ができる。なお、トレンチＴ１に局所的に広い部分を形成する事が可能であり、前述のように、この部分にドレイン電極２０用コンタクトホールを形成することにより、更にドレイン−ソース間絶縁破壊電圧を高くする事ができ、例えば１０Ｖ程度も達成可能である。

次に各コンタクトホール内を含む半導体基板全面にアルミニューム等からなる金属膜を堆積し、所定のフォトエッチング工程を経て、ＴＮＤＭＯＳ用ソース電極１６、ドレイン電極２０、周辺素子のソース電極１７、ドレイン電極１８等を形成する。最後に半導体基板全面に保護膜を形成することにより半導体装置は完成する。ＴＮＤＭＯＳのＮ＋型ドレイン層１１は表面から深い位置にあるので、ポリシリコン等で埋め込んでからドレイン電極２０を形成しても良い。

なお、素子分離用トレンチＴ２の幅が狭い場合には、図４で説明したような、最初にトレンチＴ２をシリコン酸化膜等の絶縁膜で充填してから、トレンチ埋め込み絶縁膜１０を形成する工程を省略することが可能である。この場合、スペーサー８ａ等を形成する為のシリコン酸化膜等からなる絶縁膜で幅の狭いトレンチＴ２内を充填することができるからである。ゲート電極７ａ等を形成する為のポリシリコン膜でトレンチＴ２内を充填することも可能である。

トレンチＴ２の幅が広い場合でも、同様に、図４に示す、最初にシリコン酸化膜等の絶縁膜でトレンチＴ２内を充填してから、トレンチ埋め込み絶縁膜１０を形成する工程を省略することができる。この場合は、トレンチＴ２内に複数の浮島を形成し、浮島の端部とトレンチＴ２の両端との距離並びに浮島の端部同士の距離をその表面に形成するシリコン酸化膜等からなる絶縁膜等の膜厚の２倍以下にすればトレンチＴ２内をシリコン酸化膜等で充填することができるからである。

［第２の実施形態］
第２の実施形態について図２、図８に基づいて以下に説明する。第１の実施形態を示す図１と比較した場合、第２の実施形態の最大の相違点は、Ｎ型ドリフト層１９が形成されていること並びにＮ＋型ドレイン層１１が、トレンチＴ１の底部のＮ型埋め込みドリフト層５内に形成されず、新たに形成されたＮ型ドリフト層１９の表面に形成されている点である。また、図２のトレンチＴ１の左側側壁には第１の実施形態の場合と同じゲート電極７ａが形成されているが、トレンチＴ１の右側の側壁には同じ形状であるがゲート電極７ａではなく、フィールドプレート電極７ｃが形成されている点が異なる。

トレンチＴ１の両側壁に形成されていたスペーサー８ａの代わりに、トレンチＴ１内のゲート電極７ａ、フィールドプレート電極７ｃ及びトレンチＴ１の底部を含むトレンチＴ１内全体を被覆するトレンチ被覆絶縁膜８ｂが形成されている点も相違する。なお、上記のフィールドプレート電極７ｃはエッチング除去しても良い。その他の構成は第１の実施形態と同様である。

結果的に、第２の実施形態においては、トレンチＴ１内に２個のＴＮＤＭＯＳが形成されている第１の実施形態と異なり、トレンチＴ１内に１個のＴＮＤＭＯＳしか形成されていない点が特徴となる。即ち、図２に示すように、トレンチＴ１の左側の側壁には、表面からトレンチＴ１の底面に向かい、Ｎ＋型ソース層１３、Ｐ型ボディ層３、Ｎ型埋め込みドリフト層５がこの順序で形成されている。そしてトレンチＴ１の左側側壁にはゲート絶縁膜４ａを介してゲート電極７ａが形成されている。

また、トレンチＴ１の右側側壁には、表面からトレンチＴ１の底面に向かい、Ｎ＋型ドレイン層１１、Ｎ型ドリフト層１９、Ｎ型埋め込みドリフト層５がこの順序で形成されている。そしてトレンチＴ１の右側側壁にはゲート絶縁膜４ａを介して、ゲート電極７ａと同時に形成されたフィールドプレート電極７ｃが形成されている。フィールドプレート電極７ｃは不要と判断した場合には取り除いても良いが、工程数削減のためそのまま残しておくのが良い。

第２の実施形態に係るＴＮＤＭＯＳにおいては、ゲート電極７ａに正電圧が印加されるとゲート電極７ａの直下のＰ型ボディ層３にＮ型のチャネルが形成され、Ｎ＋型ソース層１３からチャネル層を経由してＮ型埋め込みドリフト層５へ向かってオン電流が流れ込む。Ｎ型埋め込みドリフト層５に流れ込んだ電流はトレンチＴ１の左側側壁に形成されたＮ型ドリフト層１９を経由して半導体基板の表面に形成されたＮ＋型ドレイン層１１に流れ込む。

第２の実施形態におけるＴＮＤＭＯＳのドレイン−ソース間の絶縁破壊電圧は、主としてトレンチＴ１の底面直下のＮ型ウエル層２に形成されたＮ型埋め込みドリフト層５の不純物濃度、トレンチＴ１の底面の幅により決まるＮ型埋め込みドリフト層５の電流方向の長さによって決定される。この場合、第１の実施形態の場合と違って、トレンチＴ１の底面の幅一杯を使ってＮ型埋め込みドリフト層５を形成する事ができるため、その電流方向の長さを１μｍ程度の長さで形成した場合、ドレイン−ソース間絶縁破壊電圧１０Ｖ程度のＴＮＤＭＯＳの形成が可能となる。

また、Ｎ型ドリフト層１９の不純物濃度を調整することにより、空乏層をＮ型ドリフト層１９領域まで拡がるようにすれば、更に、ドレイン−ソース間絶縁破壊電圧を高める事ができる。この場合、フィールドプレート電極７ｃの電位をＮ＋型ドレイン層１１の電位より低くすることによりゲート絶縁膜４ａとの界面のＮ型ドリフト層１９を空乏状態にする事ができる。係る状態を形成することはドレイン−ソース間絶縁破壊電圧を高めることに有利に働く。第２の実施形態におけるトレンチＴ１は素子分離用トレンチＴ２と同時に同じ程度の深さに形成しているので、その深さは０．３５μｍ程度である。従って、Ｎ型ドリフト層１９に空乏層を拡げた場合ドレイン−ソース間絶縁破壊電圧を更に２Ｖ程度高くする事ができる。

それでは第２の実施形態における半導体装置の製造方法について、図８を参酌して簡単に説明する。基本的には第１の実施形態における製造方法と変わりは無い。第１の実施形態の場合の図４と同様にＰ型ボディ層３を形成した後、Ｎ型ウエル層２の表面からリン等をイオン注入して、高温炉でドライブインすることによりＮ型ウエル層２内にＮ型ドリフト層１９を形成する。その後、トレンチ埋め込み絶縁膜１０でトレンチＴ２を埋め込むことから図５のゲート電極７ａを形成するまでは第１の実施形態と同様である。なお、Ｎ型埋め込みドリフト層５とＮ型ドリフト層１９は同じ工程で同時に形成しても良い。

次に第１の実施形態では図６に示すように、ＣＶＤ法によりシリコン酸化膜等の絶縁膜を半導体基板の全面に堆積した後、異方性ドライエッチングにより全面エッチングを行いスペーサー８ａを形成するが、第２の実施形態では図２に示すように、フォトレジストマスク等を使用してトレンチＴ１内に絶縁膜を残してトレンチ被覆絶縁膜８ｂを形成している点が異なる。また、第１の実施形態ではトレンチＴ１の底部にスペーサー８ａ等をマスクにしてＮ＋型ドレイン層１１を形成しているが、第２の実施形態では図２に示すように、Ｎ＋型ドレイン層１１は、トレンチＴ１の底部ではなく半導体基板の表面に、トレンチＴ１を挟んでＮ＋型ソース層１３とは反対側に形成する点が異なる。

［第３の実施形態］
本発明の第３の実施形態について図３を参酌して、以下に簡単に説明する。第２の実施形態では、主として、トレンチ底面の幅一杯に形成されたＮ型埋め込みドリフト層５によりドレイン−ソース間絶縁破壊電圧を確保している。フィールドプレート電極７ｃ直下のＮ型ドリフト層１９まで空乏層を拡げてドレイン−ソース間絶縁破壊電圧を高めようとしても、素子分離用のトレンチＴ２と同一の浅いトレンチＴ１しか形成できないためＮ型ドリフト層１９内に広い空乏層が形成できないからである。

また、第２の実施形態では、トレンチＴ１の幅をある程度大きく形成しないと、ドレイン−ソース間絶縁破壊電圧を高めるために必要なＮ型埋め込みドリフト層５の幅を大きく形成できず、微細化の障害となる。そこで、第３の実施形態では、図３に示すように、微細化のためトレンチＴ１の幅を第２の実施形態よりは狭くし、その深さを深くして、空乏層をトレンチＴ１のＰ型ボディ層３の下のＮ型ウエル層２及びトレンチＴ１の側壁に形成されたＮ型ドリフト層１９にも広げてドレイン−ソース間絶縁破壊電圧の改善を図っている。

ドレイン−ソース間に高電圧が印加された場合、図３のトレンチＴ１の左側側壁のＰ型ボディ層３の下端からＮ型ウエル層２内に空乏層が拡がる。次に空乏層はトレンチＴ１の底部に形成されたＮ型埋め込みドリフト層５に拡がり、更にトレンチＴ１の右側側壁のＮ型ドリフト層１９の下方から表面のＮ＋型ドレイン層１１側に向かって拡がっていく。このようにして、トレンチＴ１の幅が狭い場合でもトレンチＴ１の側壁に形成された空乏層によってドレイン−ソース間の絶縁破壊電圧を例えば、２０Ｖ程度まで高くする事ができる。

なお、Ｐ型ボディ層の深さ及びＮ型埋め込みドリフト層５やＮ型ドリフト層１９の不純物濃度は絶縁破壊電圧とオン抵抗とのバランスの元、適切な値に調整する必要があることは言うまでも無い。

１ Ｐ型半導体基板 ２ Ｎ型ウエル ３ Ｐ型ボディ層 ４ａ ゲート絶縁膜
４ｂ シリコン酸化膜 ５ Ｎ型埋め込みドリフト層 ６ Ｎ型ドリフト層
７ａ，７ｂ，７ｄ ゲート電極 ７ｃ フィールドプレート電極
８ａ、９ スペーサー ８ｂ トレンチ被覆絶縁膜 １０ トレンチ埋め込み絶縁膜
１１ Ｎ＋型ドレイン層 １２ａ Ｎ＋型ソース層 １２ｂ Ｎ＋型ドレイン層 １３ Ｎ＋型ソース層 １４ Ｐ＋型コンタクト層 １５ 層間絶縁膜
１６、１７ ソース電極 １８ ドレイン電極 １９ Ｎ型ドリフト層
２０ ドレイン電極

Claims (11)

1. 第１導電型の半導体基板を準備して、
   前記半導体基板上に第２導電型のウエル層を形成する工程と、
   前記ウエル層の表面から該ウエル層内部に第１導電型のボディ層を形成する工程と、
   前記半導体基板の表面から前記ボディ層より深い位置まで、複数の素子分離用トレンチ及びパワートレンチＤＭＯＳＦＥＴ用トレンチを同時に形成する工程と、
   前記パワートレンチＤＭＯＳＦＥＴ用トレンチの底面から前記ウエル層内に第２導電型の埋め込みドリフト層を形成する工程と、
   前記パワートレンチＤＭＯＳＦＥＴ用トレンチの両側壁にゲート絶縁膜を介してゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
2. 第１導電型の半導体基板を準備して、
   前記半導体基板上に第２導電型のウエル層を形成する工程と、
   前記ウエル層の表面から該ウエル層内部に第１導電型のボディ層を形成する工程と、
   前記ウエル層の表面から該ウエル層内部に第２導電型のドリフト層を形成する工程と、
   前記半導体基板の表面から前記ボディ層より深い位置まで、複数の素子分離用トレンチ及びパワートレンチＤＭＯＳＦＥＴ用トレンチを同時に形成する工程と、
   前記パワートレンチＤＭＯＳＦＥＴ用トレンチの底面から前記ウエル層内に第２導電型の埋め込みドリフト層を形成する工程と、
   前記パワートレンチＤＭＯＳＦＥＴ用トレンチの両側壁の内、前記ボディ層に面する側にゲート絶縁膜を介してゲート電極を、また前記ドリフト層に面する側に該ゲート絶縁膜を介してフィールドプレート電極を形成する工程と、
   前記ドリフト層の表面に第２導電型のドレイン層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
3. 前記素子分離用トレンチの深さがサブミクロンレベルであることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
4. 前記素子分離用トレンチ内が絶縁膜で埋め込まれていることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
5. 前記フィールドプレート電極が前記ドレイン層の電位より低い電位領域に接続されて形成されていることを特徴とする請求項２に記載の半導体装置の製造方法。
6. 前記素子分離用トレンチ内に島が存在し、該島の側面と前記素子分離用トレンチの両側壁の間隔及び該島間の側面同士の間隔が所定の間隔以下に構成され、前記素子分離用トレンチ内が絶縁膜で充填されていることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置の製造方法。
7. 前記パワートレンチＤＭＯＳＦＥＴ用トレンチと前記素子分離用トレンチが別々に形成され、当該パワートレンチＤＭＯＳＦＥＴ用トレンチの深さが前記素子分離用トレンチの深さより深く形成されていることを特徴とする請求項２に記載の半導体装置の製造方法。
8. 第１導電型の半導体基板上に形成された第２導電型のウエル層と、
   前記ウエル層の表面から該ウエル層内部に形成された第１導電型のボディ層と、
   前記ウエル層の表面から該ウエル層内部に形成された第２導電型のドリフト層と、
   前記半導体基板の表面から前記ボディ層より深い位置まで形成された複数の素子分離用トレンチ及びパワートレンチＤＭＯＳＦＥＴ用トレンチと、
   前記パワートレンチＤＭＯＳＦＥＴ用トレンチの底面から前記ウエル層内に形成された第２導電型の埋め込みドリフト層と、
   前記パワートレンチＤＭＯＳＦＥＴ用トレンチの両側壁の内、前記ボディ層に面する側にゲート絶縁膜を介して形成されたゲート電極と、前記ドリフト層に面する側に該ゲート絶縁膜を介して形成されたフィールドプレート電極と、
   前記ドリフト層の表面に形成された第２導電型のドレイン層と、を有することを特徴とする半導体装置。
9. 前記フィールドプレート電極の電位が前記ドレイン層の電位より低いことを特徴とする請求項８に記載の半導体装置。
10. 前記素子分離用トレンチ内に島が存在し、該島の側面と前記素子分離用トレンチの両側壁の間隔及び該島間の側面同士の間隔が所定の間隔以下に構成され、前記素子分離用トレンチ内が絶縁膜で充填されていることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置。
11. 前記パワートレンチＤＭＯＳＦＥＴ用トレンチが前記素子分離用トレンチより深く形成されていることを特徴とする請求項８に記載の半導体装置。

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