JP2002184854A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2002184854A JP2002184854A JP2000376727A JP2000376727A JP2002184854A JP 2002184854 A JP2002184854 A JP 2002184854A JP 2000376727 A JP2000376727 A JP 2000376727A JP 2000376727 A JP2000376727 A JP 2000376727A JP 2002184854 A JP2002184854 A JP 2002184854A
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Abstract
(57)【要約】
【課題】 半導体基板１の表面部にトレンチアイソレ
ーション層１０で素子間分離された複数の半導体素子を
形成した半導体装置の製造方法において、トレンチ９形
成によるダメージや汚染による影響で半導体素子の性
能、信頼度が低下することを防止し、更に、ＣＭＰ工程
を不要とし延いては研磨装置という新しい設備投資を不
要とし、製造コストの低減を図る。 【解決手段】半導体基板１の表面部に半導体素子を形成
し、該素子表面を表面保護膜７により保護した後、半導
体基板表面部の素子間分離をすべき位置に、トレンチア
イソレーション用トレンチ９を形成し、その後、該トレ
ンチアイソレーション用トレンチを絶縁物１０で埋め
る。尚、基板１の先ず位置決め基準パターン２を形成
し、その後の工程における位置決め基準として用いると
良い。
ーション層１０で素子間分離された複数の半導体素子を
形成した半導体装置の製造方法において、トレンチ９形
成によるダメージや汚染による影響で半導体素子の性
能、信頼度が低下することを防止し、更に、ＣＭＰ工程
を不要とし延いては研磨装置という新しい設備投資を不
要とし、製造コストの低減を図る。 【解決手段】半導体基板１の表面部に半導体素子を形成
し、該素子表面を表面保護膜７により保護した後、半導
体基板表面部の素子間分離をすべき位置に、トレンチア
イソレーション用トレンチ９を形成し、その後、該トレ
ンチアイソレーション用トレンチを絶縁物１０で埋め
る。尚、基板１の先ず位置決め基準パターン２を形成
し、その後の工程における位置決め基準として用いると
良い。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、特に、半導体基板の表面部にトレンチアイソレー
ション層で素子間分離された複数の半導体素子を形成し
た半導体装置の製造方法に関する。
方法、特に、半導体基板の表面部にトレンチアイソレー
ション層で素子間分離された複数の半導体素子を形成し
た半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＩＣ、ＬＳＩ、ＶＬＳＩ等の半導体集積
回路装置における素子間の絶縁分離には、従前は、主と
して、ＬＯＣＯＳ(Local Oxide Of Silicon)技術（選択
酸化技術）が用いられた。図２（Ａ）〜（Ｄ）はＬＯＣ
ＯＳ技術を説明するための選択酸化膜の形成工程を順に
示す断面図である。同図に従って選択酸化膜の形成方法
を説明する。
回路装置における素子間の絶縁分離には、従前は、主と
して、ＬＯＣＯＳ(Local Oxide Of Silicon)技術（選択
酸化技術）が用いられた。図２（Ａ）〜（Ｄ）はＬＯＣ
ＯＳ技術を説明するための選択酸化膜の形成工程を順に
示す断面図である。同図に従って選択酸化膜の形成方法
を説明する。
【０００３】半導体基板（例えばＰ型半導体基板）ａの
表面を加熱酸化することにより、ＳｉＯ2からなるパッ
ド膜ｂを形成し、その後、該パッド膜ｂ上に耐酸化マス
ク膜となるシリコンナイトライドＳｉＮ膜ｃを形成し
［図２（Ａ）参照］、次いで、上記パッド膜ｂ及びシリ
コンナイトライド膜をパターニングすることにより耐酸
化マスク膜ｃを形成し、その後、該パッド膜ｂ及び耐酸
化マスク膜ｃをマスクとして上記半導体基板ａの表面部
にチェンネルストッパ形成用不純物（基板ａの表面部の
導電型と同じ導電型の不純物、本例ではＰ型不純物）ｄ
をイオン打ち込みし［図２（Ｂ）参照］、その後、上記
耐酸化マスク膜ｃをマスクとして上記半導体基板ａの表
面部を加熱酸化すると、選択酸化膜ｅが形成されると共
に、該選択酸化膜ｅ下にチャンネルストッパｆが形成さ
れる［図２（Ｃ）参照］。
表面を加熱酸化することにより、ＳｉＯ2からなるパッ
ド膜ｂを形成し、その後、該パッド膜ｂ上に耐酸化マス
ク膜となるシリコンナイトライドＳｉＮ膜ｃを形成し
［図２（Ａ）参照］、次いで、上記パッド膜ｂ及びシリ
コンナイトライド膜をパターニングすることにより耐酸
化マスク膜ｃを形成し、その後、該パッド膜ｂ及び耐酸
化マスク膜ｃをマスクとして上記半導体基板ａの表面部
にチェンネルストッパ形成用不純物（基板ａの表面部の
導電型と同じ導電型の不純物、本例ではＰ型不純物）ｄ
をイオン打ち込みし［図２（Ｂ）参照］、その後、上記
耐酸化マスク膜ｃをマスクとして上記半導体基板ａの表
面部を加熱酸化すると、選択酸化膜ｅが形成されると共
に、該選択酸化膜ｅ下にチャンネルストッパｆが形成さ
れる［図２（Ｃ）参照］。
【０００４】その後、上記シリコンナイトライドＳｉＮ
からなる耐酸化マスク膜ｃを除去し、更に上記パッド膜
ｂを除去して半導体基板１の選択酸化膜ｅで囲繞された
素子を形成すべき領域表面を露出させ、その後、半導体
基板１表面に加熱酸化によりゲート酸化膜ｇを形成する
［（図２（Ｄ）参照］。
からなる耐酸化マスク膜ｃを除去し、更に上記パッド膜
ｂを除去して半導体基板１の選択酸化膜ｅで囲繞された
素子を形成すべき領域表面を露出させ、その後、半導体
基板１表面に加熱酸化によりゲート酸化膜ｇを形成する
［（図２（Ｄ）参照］。
【０００５】このような、ＬＯＣＯＳ技術には、図２
（Ｄ）に示すようにバーズビークｈが形成されるので、
有効エリアを減少させる要因になり、このことが急速な
設計ルールの微細化の傾向にある昨今においては看過で
きない問題として指摘されるようになってきている。ま
た、シリコン半導体基板表面部の選択酸化により半導体
基板がダメージを受け、半導体素子の品質、性能の低下
の原因になるという問題も生じている。そこで、ＳＴＩ
(Shallow Trench Isolation)技術により素子間分離技術
として注目されている。図３（Ａ）〜（Ｃ）はこのＳＴ
Ｉ技術を工程順に説明するための断面図である。同図に
従ってＳＴＩ技術を説明する。
（Ｄ）に示すようにバーズビークｈが形成されるので、
有効エリアを減少させる要因になり、このことが急速な
設計ルールの微細化の傾向にある昨今においては看過で
きない問題として指摘されるようになってきている。ま
た、シリコン半導体基板表面部の選択酸化により半導体
基板がダメージを受け、半導体素子の品質、性能の低下
の原因になるという問題も生じている。そこで、ＳＴＩ
(Shallow Trench Isolation)技術により素子間分離技術
として注目されている。図３（Ａ）〜（Ｃ）はこのＳＴ
Ｉ技術を工程順に説明するための断面図である。同図に
従ってＳＴＩ技術を説明する。
【０００６】先ず、半導体基板（例えばＮ型半導体基
板）ｉの表面部に加熱酸化によりＳｉＯ2からなるゲー
ト絶縁膜ｊを形成し、次いで、該ゲート絶縁膜ｊ上にゲ
ート電極形成用ポリシリコン膜ｋを堆積し、その後、該
半導体基板ｉ表面部に素子間分離用トレンチｌを形成
し、その後、該トレンチｌを埋める埋め込み用ＳｉＯｘ
膜ｍを堆積する［図３（Ａ）参照］。該堆積は一般に常
圧ＣＶＤ又はプラズマＣＶＤにより行う。次いで、該埋
め込み用ＳｉＯｘ膜ｍをＣＭＰ（化学機械研磨）法等に
よる研磨により上記ポリシリコン膜ｋを露出させ［図３
（Ｂ）参照］、その後、上記トレンチｌ内に埋まった酸
化膜ｍにより互いに他から絶縁分離された各領域に、例
えばｐチャンネルＭＯＳトランジスタ、ｎチャンネルＭ
ＯＳトランジスタ等の半導体素子を形成する［図３
（Ｃ）参照］。
板）ｉの表面部に加熱酸化によりＳｉＯ2からなるゲー
ト絶縁膜ｊを形成し、次いで、該ゲート絶縁膜ｊ上にゲ
ート電極形成用ポリシリコン膜ｋを堆積し、その後、該
半導体基板ｉ表面部に素子間分離用トレンチｌを形成
し、その後、該トレンチｌを埋める埋め込み用ＳｉＯｘ
膜ｍを堆積する［図３（Ａ）参照］。該堆積は一般に常
圧ＣＶＤ又はプラズマＣＶＤにより行う。次いで、該埋
め込み用ＳｉＯｘ膜ｍをＣＭＰ（化学機械研磨）法等に
よる研磨により上記ポリシリコン膜ｋを露出させ［図３
（Ｂ）参照］、その後、上記トレンチｌ内に埋まった酸
化膜ｍにより互いに他から絶縁分離された各領域に、例
えばｐチャンネルＭＯＳトランジスタ、ｎチャンネルＭ
ＯＳトランジスタ等の半導体素子を形成する［図３
（Ｃ）参照］。
【０００７】このようなＳＴＩ技術によれば、バーズビ
ークが生じないので、ＬＯＣＯＳ技術により素子間分離
する場合に比較して素子間分離部の存在による有効エリ
アの減少が少なく、延いては微細化が容易になるし、ま
た、シリコン半導体基板表面部の選択酸化によるダメー
ジは生じない。
ークが生じないので、ＬＯＣＯＳ技術により素子間分離
する場合に比較して素子間分離部の存在による有効エリ
アの減少が少なく、延いては微細化が容易になるし、ま
た、シリコン半導体基板表面部の選択酸化によるダメー
ジは生じない。
【０００８】
【発明が解決しようとする課題】ところで、上記従来の
ＳＴＩ技術にも問題があった。第１に、トレンチｌ内を
埋めるためのＳｉＯｘの成膜は、これまでトランジスタ
等の素子形成に実績のない常圧ＣＶＤ法或いはプラズマ
ＣＶＤ法により形成されるので、素子が形成される前の
段階で半導体基板ｊの表面部がダメージを受けたり、汚
染されたりする虞があり、信頼度が低いという問題があ
った。というのは、ダメージや汚染は微細化進むほど埋
め込み後に形成される半導体素子の歩留まり低下、性能
劣化が激しくなるからである。
ＳＴＩ技術にも問題があった。第１に、トレンチｌ内を
埋めるためのＳｉＯｘの成膜は、これまでトランジスタ
等の素子形成に実績のない常圧ＣＶＤ法或いはプラズマ
ＣＶＤ法により形成されるので、素子が形成される前の
段階で半導体基板ｊの表面部がダメージを受けたり、汚
染されたりする虞があり、信頼度が低いという問題があ
った。というのは、ダメージや汚染は微細化進むほど埋
め込み後に形成される半導体素子の歩留まり低下、性能
劣化が激しくなるからである。
【０００９】第２に、堆積したトレンチｌ内埋め込み用
のＳｉＯｘ膜を研磨するＣＭＰ工程が必要であり、これ
が工程数の増大要因になり、また、研磨装置という新し
い設備投資を必要とする問題があった。
のＳｉＯｘ膜を研磨するＣＭＰ工程が必要であり、これ
が工程数の増大要因になり、また、研磨装置という新し
い設備投資を必要とする問題があった。
【００１０】本発明はこのような問題点を解決すべく為
されたものであり、半導体基板の表面部にトレンチアイ
ソレーション層で素子間分離された複数の半導体素子を
形成した半導体装置の製造方法において、トレンチ形成
によるダメージや汚染による影響で半導体素子の性能、
信頼度が低下することを防止し、更に、ＣＭＰ工程を不
要とし延いては研磨装置という新しい設備投資を不要と
し、製造コストの低減を図ることを目的とする。
されたものであり、半導体基板の表面部にトレンチアイ
ソレーション層で素子間分離された複数の半導体素子を
形成した半導体装置の製造方法において、トレンチ形成
によるダメージや汚染による影響で半導体素子の性能、
信頼度が低下することを防止し、更に、ＣＭＰ工程を不
要とし延いては研磨装置という新しい設備投資を不要と
し、製造コストの低減を図ることを目的とする。
【００１１】
【課題を解決するための手段】請求項１の半導体装置の
製造方法は、半導体基板の表面部に半導体素子を形成
し、該半導体素子表面を保護した後、該半導体基板表面
部の素子間分離をすべき位置に、トレンチアイソレーシ
ョン用トレンチを形成し、その後、上記トレンチアイソ
レーション用トレンチを絶縁物で埋めることにより上記
トレンチアイソレーション層を形成することを特徴とす
る。
製造方法は、半導体基板の表面部に半導体素子を形成
し、該半導体素子表面を保護した後、該半導体基板表面
部の素子間分離をすべき位置に、トレンチアイソレーシ
ョン用トレンチを形成し、その後、上記トレンチアイソ
レーション用トレンチを絶縁物で埋めることにより上記
トレンチアイソレーション層を形成することを特徴とす
る。
【００１２】従って、請求項１の半導体装置の製造方法
によれば、半導体素子を形成し該半導体素子表面を保護
した後、トレンチの形成、トレンチの絶縁物による埋め
込みを行うので、半導体素子をトレンチの形成や絶縁物
による埋め込みが行われる前の状態の半導体基板表面部
に形成することができ、ダメージや汚染による性能劣
化、信頼度低下の少ない半導体素子を形成することがで
きる。そして、トレンチの形成時には半導体素子表面を
保護しておくので、トレンチの形成により既に形成され
ている半導体素子がダメージを受けたり汚染されたりす
ることを防止することができ、延いては半導体素子の性
能劣化、信頼度低下を防止することができる。
によれば、半導体素子を形成し該半導体素子表面を保護
した後、トレンチの形成、トレンチの絶縁物による埋め
込みを行うので、半導体素子をトレンチの形成や絶縁物
による埋め込みが行われる前の状態の半導体基板表面部
に形成することができ、ダメージや汚染による性能劣
化、信頼度低下の少ない半導体素子を形成することがで
きる。そして、トレンチの形成時には半導体素子表面を
保護しておくので、トレンチの形成により既に形成され
ている半導体素子がダメージを受けたり汚染されたりす
ることを防止することができ、延いては半導体素子の性
能劣化、信頼度低下を防止することができる。
【００１３】また、トレンチへの絶縁物の埋め込みは半
導体素子形成後に行う故に、トレンチを埋めて更に表面
を覆う部分は層間絶縁膜として使用でき、研磨する必要
性がなくなる。従って、ＣＭＰ工程を不要とし延いては
研磨装置という新しい設備投資を不要とし、製造コスト
の低減を図ることができる。
導体素子形成後に行う故に、トレンチを埋めて更に表面
を覆う部分は層間絶縁膜として使用でき、研磨する必要
性がなくなる。従って、ＣＭＰ工程を不要とし延いては
研磨装置という新しい設備投資を不要とし、製造コスト
の低減を図ることができる。
【００１４】
【発明の実施の形態】本発明は、基本的には、半導体基
板の表面部に半導体素子を形成し、該半導体素子表面を
保護した後、該半導体基板表面部の素子間分離をすべき
位置に、トレンチアイソレーション用トレンチを形成
し、その後、上記トレンチアイソレーション用トレンチ
を絶縁物で埋めることにより上記トレンチアイソレーシ
ョン層を形成することを特徴とするものであるが、最初
に半導体基板表面に位置合わせ基準とする位置決め用基
準パターンを形成（例えば選択エッチングにより凹部で
形成）することが好ましい。というのは、例えば前述の
ＬＯＣＯＳ技術によりアイソレーションを行うような場
合、選択酸化膜を位置合わせ基準にして後の工程におけ
るマスク合わせ等の位置合わせができるが、本発明にお
いては、選択酸化膜を形成しないからである。
板の表面部に半導体素子を形成し、該半導体素子表面を
保護した後、該半導体基板表面部の素子間分離をすべき
位置に、トレンチアイソレーション用トレンチを形成
し、その後、上記トレンチアイソレーション用トレンチ
を絶縁物で埋めることにより上記トレンチアイソレーシ
ョン層を形成することを特徴とするものであるが、最初
に半導体基板表面に位置合わせ基準とする位置決め用基
準パターンを形成（例えば選択エッチングにより凹部で
形成）することが好ましい。というのは、例えば前述の
ＬＯＣＯＳ技術によりアイソレーションを行うような場
合、選択酸化膜を位置合わせ基準にして後の工程におけ
るマスク合わせ等の位置合わせができるが、本発明にお
いては、選択酸化膜を形成しないからである。
【００１５】上記半導体素子の保護は、例えばＳｉＯ2
膜、ＳｉＮ膜等による単層膜、或いはこれらの積層膜に
より行うと良い。また、トレンチを埋めるＣＶＤ膜の形
成は、４５０〜６００℃の温度で処理できる、ＳＡＣＶ
Ｄ（サブ アトミック プレッシャ ケミカル ベーパ
ー デポジション）により行うと良い。
膜、ＳｉＮ膜等による単層膜、或いはこれらの積層膜に
より行うと良い。また、トレンチを埋めるＣＶＤ膜の形
成は、４５０〜６００℃の温度で処理できる、ＳＡＣＶ
Ｄ（サブ アトミック プレッシャ ケミカル ベーパ
ー デポジション）により行うと良い。
【００１６】
【実施例】以下、本発明を図示実施例に従って詳細に説
明する。図１（Ａ）〜（Ｈ）は本発明半導体装置の製造
方法の一つの実施例を工程順に示す断面図である。 （Ａ）図１（Ａ）に示すように、半導体基板１表面部に
深さ例えば０．１〜１μｍ程度の凹部からなる位置決め
用基準パターン２をフォトリソグラフィ技術により形成
する。
明する。図１（Ａ）〜（Ｈ）は本発明半導体装置の製造
方法の一つの実施例を工程順に示す断面図である。 （Ａ）図１（Ａ）に示すように、半導体基板１表面部に
深さ例えば０．１〜１μｍ程度の凹部からなる位置決め
用基準パターン２をフォトリソグラフィ技術により形成
する。
【００１７】（Ｂ）次に、図１（Ｂ）に示すように、上
記位置決め用基準パターン２を位置合わせ基準としてｐ
型ウェル３ｐ及びｎ型ウェル３を形成する。これは、フ
ォトリソグラフィ工程によりレジストマスク膜を形成
し、これをマスクとして不純物をイオン打ち込みするこ
とを２回繰り返すことにより行う。その場合において、
２回のマスク膜形成において同じ基準パターン２を位置
合わせ基準に用いるのである。 （Ｃ）次に、図１（Ｃ）に示すように、素子（ＭＯＳト
ランジスタ）のゲート部４、５を形成する。具体的に
は、成膜工程にてゲート絶縁膜（膜厚例えば５〜２０ｎ
ｍ）５を成膜し、その後、例えば多結晶シリコン膜（膜
厚例えば１００〜５００ｎｍ程度）成膜し、その後、フ
ォトリソグラフィ工程でレジストマスク膜を形成し、し
かる後、該レジストマスク膜をマスクとして酸化膜エッ
チャーにてエッチングすることによりゲート部４、５を
形成する。
記位置決め用基準パターン２を位置合わせ基準としてｐ
型ウェル３ｐ及びｎ型ウェル３を形成する。これは、フ
ォトリソグラフィ工程によりレジストマスク膜を形成
し、これをマスクとして不純物をイオン打ち込みするこ
とを２回繰り返すことにより行う。その場合において、
２回のマスク膜形成において同じ基準パターン２を位置
合わせ基準に用いるのである。 （Ｃ）次に、図１（Ｃ）に示すように、素子（ＭＯＳト
ランジスタ）のゲート部４、５を形成する。具体的に
は、成膜工程にてゲート絶縁膜（膜厚例えば５〜２０ｎ
ｍ）５を成膜し、その後、例えば多結晶シリコン膜（膜
厚例えば１００〜５００ｎｍ程度）成膜し、その後、フ
ォトリソグラフィ工程でレジストマスク膜を形成し、し
かる後、該レジストマスク膜をマスクとして酸化膜エッ
チャーにてエッチングすることによりゲート部４、５を
形成する。
【００１８】（Ｄ）次に、図１（Ｄ）に示すように、各
素子のソース６ｐ、６ｎ及びドレイン６ｐ、６ｎを形成
する。具体的には、フォトリソグラフィ工程でレジスト
マスク膜を形成し、該マスク膜及びゲート部４、５をマ
スクとするイオン打ち込みによりウェル３ｐ、３ｎの表
面に不純物を導入することにより行う。 （Ｅ）次に、図１（Ｅ）に示すように、半導体基板１表
面を覆う表面保護膜７を形成する。該膜７は例えばシリ
コン酸化物ＳｉＯ2により、或いはシリコンナイトライ
ドＳｉＮにより例えば１０〜２００ｎｍ程度の厚さに形
成する。また、シリコン酸化物ＳｉＯ2とシリコンナイ
トライドＳｉＮによる多層構造にしても良い。この表面
保護膜は、後のトレンチの形成により半導体素子がダメ
ージを受けたり汚染されたりするのを防止するためのも
のである。
素子のソース６ｐ、６ｎ及びドレイン６ｐ、６ｎを形成
する。具体的には、フォトリソグラフィ工程でレジスト
マスク膜を形成し、該マスク膜及びゲート部４、５をマ
スクとするイオン打ち込みによりウェル３ｐ、３ｎの表
面に不純物を導入することにより行う。 （Ｅ）次に、図１（Ｅ）に示すように、半導体基板１表
面を覆う表面保護膜７を形成する。該膜７は例えばシリ
コン酸化物ＳｉＯ2により、或いはシリコンナイトライ
ドＳｉＮにより例えば１０〜２００ｎｍ程度の厚さに形
成する。また、シリコン酸化物ＳｉＯ2とシリコンナイ
トライドＳｉＮによる多層構造にしても良い。この表面
保護膜は、後のトレンチの形成により半導体素子がダメ
ージを受けたり汚染されたりするのを防止するためのも
のである。
【００１９】（Ｆ）次に、図１（Ｅ）に示すように、ト
レンチ形成用のレジストマスク膜８を形成する。具体的
には、レジスト膜を形成し、その後、露光、現像するこ
とにより形成すべきトレンチに対してネガのパターンを
有するように該マスク膜８を形成する。 （Ｇ）次に、上記レジストマスク膜８をマスクとして半
導体基板１を上記表面保護膜７を含めエッチングするこ
とにより図１（Ｇ）に示すようにトレンチ９を形成す
る。このとき、即ち、トレンチ９の形成時に、上記表面
保護膜７が上記半導体素子をトレンチの形成に伴うダメ
ージや汚染から保護する役割を果たす。
レンチ形成用のレジストマスク膜８を形成する。具体的
には、レジスト膜を形成し、その後、露光、現像するこ
とにより形成すべきトレンチに対してネガのパターンを
有するように該マスク膜８を形成する。 （Ｇ）次に、上記レジストマスク膜８をマスクとして半
導体基板１を上記表面保護膜７を含めエッチングするこ
とにより図１（Ｇ）に示すようにトレンチ９を形成す
る。このとき、即ち、トレンチ９の形成時に、上記表面
保護膜７が上記半導体素子をトレンチの形成に伴うダメ
ージや汚染から保護する役割を果たす。
【００２０】（Ｈ）次に、上記マスク膜８を除去した
後、図１（Ｈ）に示すように、トレンチ９を埋め、更に
各素子が形成された半導体基板１表面を全面的に覆う絶
縁膜１０を形成する。具体的には、該絶縁膜１０は、例
えばシラン系或いはＴＥＯＳ系酸化物を例えばＳＡＣＶ
Ｄ（サブ アトミック プレッシャ ケミカル ベーパ
ーデポジション）により温度４５０〜６００℃の条件で
成膜することにより形成する。
後、図１（Ｈ）に示すように、トレンチ９を埋め、更に
各素子が形成された半導体基板１表面を全面的に覆う絶
縁膜１０を形成する。具体的には、該絶縁膜１０は、例
えばシラン系或いはＴＥＯＳ系酸化物を例えばＳＡＣＶ
Ｄ（サブ アトミック プレッシャ ケミカル ベーパ
ーデポジション）により温度４５０〜６００℃の条件で
成膜することにより形成する。
【００２１】上記絶縁膜１０はトレンチ９を埋める部分
においては素子間分離の役割を果たすが、半導体素子を
覆う部分では、層間絶縁膜としての役割を果たすことが
できる。従って、その後は、研磨を要することなく次の
工程（例えばコンタクトホールの形成等）に移ることが
できる。
においては素子間分離の役割を果たすが、半導体素子を
覆う部分では、層間絶縁膜としての役割を果たすことが
できる。従って、その後は、研磨を要することなく次の
工程（例えばコンタクトホールの形成等）に移ることが
できる。
【００２２】本半導体装置の製造方法によれば、半導体
素子を形成し該半導体素子を表面保護膜７により保護し
た後、トレンチ９の形成、トレンチ９の絶縁物１０によ
る埋め込みを行うので、半導体素子をトレンチ９の形成
や絶縁物１０による埋め込みが行われる前の状態の半導
体基板１表面部に形成することができ、依って、ダメー
ジや汚染による性能劣化、信頼度低下の少ない半導体素
子を形成することができる。そして、トレンチ９の形成
時には半導体素子表面を保護しておくので、トレンチ９
の形成により既に形成されている半導体素子がダメージ
を受けたり汚染されたりすることを防止することがで
き、延いては半導体素子の性能劣化、信頼度低下を防止
することができる。
素子を形成し該半導体素子を表面保護膜７により保護し
た後、トレンチ９の形成、トレンチ９の絶縁物１０によ
る埋め込みを行うので、半導体素子をトレンチ９の形成
や絶縁物１０による埋め込みが行われる前の状態の半導
体基板１表面部に形成することができ、依って、ダメー
ジや汚染による性能劣化、信頼度低下の少ない半導体素
子を形成することができる。そして、トレンチ９の形成
時には半導体素子表面を保護しておくので、トレンチ９
の形成により既に形成されている半導体素子がダメージ
を受けたり汚染されたりすることを防止することがで
き、延いては半導体素子の性能劣化、信頼度低下を防止
することができる。
【００２３】また、トレンチ９への絶縁物１０の埋め込
みを半導体素子形成後に行う故に、絶縁物１０のトレン
チ９を埋めきって更に表面を覆う部分は層間絶縁膜とし
て使用でき、研磨する必要性がなくない。従って、ＣＭ
Ｐ工程を不要とし延いては研磨装置という新しい設備投
資を不要とし、製造コストの低減を図ることができる。
みを半導体素子形成後に行う故に、絶縁物１０のトレン
チ９を埋めきって更に表面を覆う部分は層間絶縁膜とし
て使用でき、研磨する必要性がなくない。従って、ＣＭ
Ｐ工程を不要とし延いては研磨装置という新しい設備投
資を不要とし、製造コストの低減を図ることができる。
【００２４】そして、半導体基板１の表面に、先ず位置
決め用基準パターン２を形成し、その後次の工程を行う
ので、該基準パターン２をその後のマスク合わせ等の位
置合わせにおける位置合わせ基準として用いることがで
きる。
決め用基準パターン２を形成し、その後次の工程を行う
ので、該基準パターン２をその後のマスク合わせ等の位
置合わせにおける位置合わせ基準として用いることがで
きる。
【００２５】
【発明の効果】請求項１の半導体装置の製造方法によれ
ば、半導体素子を形成し該半導体素子表面を保護した
後、トレンチの形成、該トレンチに対する絶縁物による
埋め込みを行うので、半導体素子をトレンチの形成や絶
縁物による埋め込みが行われる前の状態の半導体基板表
面部に形成することができ、ダメージや汚染による性能
劣化、信頼度低下の少ない半導体素子を形成することが
できる。そして、トレンチの形成時には半導体素子表面
を保護しておくので、トレンチの形成により既に形成さ
れている半導体素子がダメージを受けたり汚染されたり
することを防止することができ、延いては半導体素子の
性能劣化、信頼度低下を防止することができる。
ば、半導体素子を形成し該半導体素子表面を保護した
後、トレンチの形成、該トレンチに対する絶縁物による
埋め込みを行うので、半導体素子をトレンチの形成や絶
縁物による埋め込みが行われる前の状態の半導体基板表
面部に形成することができ、ダメージや汚染による性能
劣化、信頼度低下の少ない半導体素子を形成することが
できる。そして、トレンチの形成時には半導体素子表面
を保護しておくので、トレンチの形成により既に形成さ
れている半導体素子がダメージを受けたり汚染されたり
することを防止することができ、延いては半導体素子の
性能劣化、信頼度低下を防止することができる。
【００２６】また、トレンチへの絶縁物の埋め込みは半
導体素子形成後に行う故に、トレンチを埋めて更に表面
を覆う部分は層間絶縁膜として使用でき、研磨する必要
性がなくなる。従って、ＣＭＰ工程を不要とし延いては
研磨装置という新しい設備投資を不要とし、製造コスト
の低減を図ることができる。
導体素子形成後に行う故に、トレンチを埋めて更に表面
を覆う部分は層間絶縁膜として使用でき、研磨する必要
性がなくなる。従って、ＣＭＰ工程を不要とし延いては
研磨装置という新しい設備投資を不要とし、製造コスト
の低減を図ることができる。
【００２７】請求項２の半導体装置の製造方法によれ
ば、半導体基板の表面に、先ず位置決め用基準パターン
を形成し、その後次の工程を行うので、該基準パターン
をその後のマスク合わせ等の位置合わせにおける位置合
わせ基準として用いることができる。
ば、半導体基板の表面に、先ず位置決め用基準パターン
を形成し、その後次の工程を行うので、該基準パターン
をその後のマスク合わせ等の位置合わせにおける位置合
わせ基準として用いることができる。
【図１】（Ａ）〜（Ｈ）は本発明半導体装置の製造方法
一つの実施例を工程順に示す断面図である。
一つの実施例を工程順に示す断面図である。
【図２】（Ａ）〜（Ｄ）は第１の従来例を工程順に示す
断面図である
断面図である
【図３】（Ａ）〜（Ｃ）は第２の従来例を工程順に示す
断面図である。
断面図である。
１・・・半導体基板、２・・・位置決め用基準パター
ン、４、５、６・・・半導体素子、７・・・表面保護
膜、９・・・トレンチ、１０・・・トレンチを埋め、層
間絶縁膜を成す絶縁膜。
ン、４、５、６・・・半導体素子、７・・・表面保護
膜、９・・・トレンチ、１０・・・トレンチを埋め、層
間絶縁膜を成す絶縁膜。
Claims (2)
- 【請求項１】 半導体基板の表面部にトレンチアイソレ
ーション層で素子間分離された複数の半導体素子を形成
した半導体装置の製造方法において、 上記半導体基板の表面部に上記半導体素子を形成し、該
半導体素子表面を保護した後に、上記半導体基板表面部
の上記素子間分離をすべき位置に、トレンチアイソレー
ション用トレンチを形成し、 その後、上記トレンチアイソレーション用トレンチを絶
縁物で埋めることにより上記トレンチアイソレーション
層を形成することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記半導体基板の表面部に、上記複数の
半導体素子の形成前に、位置決め用基準パターンを形成
し、 上記半導体基板の表面部への前記複数の半導体素子の形
成を、上記位置決め用基準パターンと所定の位置関係を
持つように行うことを特徴とする請求項１記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000376727A JP2002184854A (ja) | 2000-12-12 | 2000-12-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000376727A JP2002184854A (ja) | 2000-12-12 | 2000-12-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002184854A true JP2002184854A (ja) | 2002-06-28 |
Family
ID=18845549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000376727A Pending JP2002184854A (ja) | 2000-12-12 | 2000-12-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002184854A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011066067A (ja) * | 2009-09-15 | 2011-03-31 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| JP2011151121A (ja) * | 2010-01-20 | 2011-08-04 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| JP2015084438A (ja) * | 2014-12-10 | 2015-04-30 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2015122543A (ja) * | 2015-03-30 | 2015-07-02 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2017073567A (ja) * | 2016-12-27 | 2017-04-13 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
2000
- 2000-12-12 JP JP2000376727A patent/JP2002184854A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| USRE48450E1 (en) | 2009-09-15 | 2021-02-23 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
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| CN102157431A (zh) * | 2010-01-20 | 2011-08-17 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
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Legal Events
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| RD03 | Notification of appointment of power of attorney |
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