KR20130110088A - 반도체 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 242
- 239000000758 substrate Substances 0.000 claims description 44
- 238000000034 method Methods 0.000 claims description 43
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 238000009413 insulation Methods 0.000 claims description 2
- 230000005684 electric field Effects 0.000 abstract description 34
- 239000010410 layer Substances 0.000 description 133
- 239000012535 impurity Substances 0.000 description 56
- 238000004519 manufacturing process Methods 0.000 description 31
- 230000000052 comparative effect Effects 0.000 description 23
- 239000004020 conductor Substances 0.000 description 22
- 108091006146 Channels Proteins 0.000 description 17
- 239000011229 interlayer Substances 0.000 description 12
- 239000002344 surface layer Substances 0.000 description 11
- 230000000694 effects Effects 0.000 description 10
- 230000015556 catabolic process Effects 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 8
- 239000002184 metal Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000009826 distribution Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910052787 antimony Inorganic materials 0.000 description 3
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000002994 raw material Substances 0.000 description 3
- 238000011084 recovery Methods 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 241000079451 Prasma Species 0.000 description 1
- 229910020177 SiOF Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- ZOCHARZZJNPSEU-UHFFFAOYSA-N diboron Chemical compound B#B ZOCHARZZJNPSEU-UHFFFAOYSA-N 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004020 luminiscence type Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
홈부의 단부 부근에서 전계가 집중하는 것을 억제한 반도체 장치를 제공한다.
반도체 장치(SD)는, 반도체층(SL), 소스 영역(SR), 드레인 영역(DR), 소스 오프셋 영역(SOS), 드레인 오프셋 영역(DOS), 홈부(GT), 게이트 절연막(GI), 게이트 전극(GE) 및 매립 영역(BR)을 구비하고 있다. 홈부(GT)는, 반도체층(SL) 중 적어도 평면에서 볼 때 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS)의 사이에 설치되고, 평면에서 볼 때 소스 오프셋 영역(SOS)으로부터 드레인 오프셋 영역(DOS)을 향하는 방향에 설치된다. 게이트 절연막(GI)은, 홈부(GT)의 측면 및 저면을 덮고 있다. 게이트 전극(GE)은, 평면에서 볼 때 홈부(GT) 내에만 설치되고, 게이트 절연막(GI)에 접하고 있다.
반도체 장치(SD)는, 반도체층(SL), 소스 영역(SR), 드레인 영역(DR), 소스 오프셋 영역(SOS), 드레인 오프셋 영역(DOS), 홈부(GT), 게이트 절연막(GI), 게이트 전극(GE) 및 매립 영역(BR)을 구비하고 있다. 홈부(GT)는, 반도체층(SL) 중 적어도 평면에서 볼 때 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS)의 사이에 설치되고, 평면에서 볼 때 소스 오프셋 영역(SOS)으로부터 드레인 오프셋 영역(DOS)을 향하는 방향에 설치된다. 게이트 절연막(GI)은, 홈부(GT)의 측면 및 저면을 덮고 있다. 게이트 전극(GE)은, 평면에서 볼 때 홈부(GT) 내에만 설치되고, 게이트 절연막(GI)에 접하고 있다.
Description
본 발명은 반도체 장치에 관한 것이다.
최근 들어, 반도체 장치의 고집적화에 수반하여, 반도체 장치가 차지하는 면적을 축소화하는 것이 요망된다.
특허 문헌 1(일본 특허 공개 평11-103058호 공보)에는, 이하와 같은 반도체 장치가 기재되어 있다. n형 고저항층의 표면에 트렌치(홈부)가 형성되어 있다. 트렌치 내에는, 게이트 절연막을 개재하여 게이트 전극이 매립되어 있다. 이에 의해, 소자 면적을 동일하게 한 채 채널의 면적을 확장할 수 있기 때문에, 온 저항을 저감할 수 있다고 여겨진다.
본 발명자는, 특허 문헌 1의 구조에서는, 홈부의 단부 부근에 있어서, 전계가 높아지는 것에 의해 고내압이 얻어지기 어렵다고 하는 신규의 과제를 발견하였다. 그 밖의 과제와 신규의 특징은, 본 발명 명세서의 기술 및 첨부 도면으로부터 명확해질 것이다.
일 실시 형태에 의하면, 반도체 장치는, 반도체층, 소스 영역, 드레인 영역, 소스 오프셋 영역, 드레인 오프셋 영역, 홈부, 게이트 절연막, 게이트 전극 및 매립 영역을 구비하고 있다. 제1 도전형의 소스 영역 및 드레인 영역은, 반도체층에 서로 이격하여 설치되어 있다. 제1 도전형의 소스 오프셋 영역은, 반도체층 중 소스 영역에 접하고, 소스 영역 및 드레인 영역보다 저농도로 형성되어 있다. 제1 도전형의 드레인 오프셋 영역은, 반도체층 중 드레인 영역에 접하고, 소스 오프셋 영역으로부터 이격하여 배치되고, 소스 영역 및 드레인 영역보다 저농도로 형성되어 있다. 홈부는, 반도체층 중 적어도 평면에서 볼 때 소스 오프셋 영역 및 드레인 오프셋 영역의 사이에 설치되고, 평면에서 볼 때 소스 오프셋 영역으로부터 드레인 오프셋 영역을 향하는 방향에 설치되어 있다. 게이트 절연막은, 홈부의 측면 및 저면을 덮고 있다. 게이트 전극은, 평면에서 볼 때 홈부 내에만 설치되고, 게이트 절연막에 접하고 있다. 제1 도전형과 반대인 제2 도전형의 매립 영역은, 소스 영역 및 드레인 영역보다 깊은 위치에 설치되어 있다.
일 실시 형태에 의하면, 반도체 장치는, 반도체층, 소스 영역, 드레인 영역, 소스 오프셋 영역, 드레인 오프셋 영역, 홈부, 게이트 절연막, 게이트 전극 및 매립 영역을 구비하고 있다. 제1 도전형의 소스 영역 및 드레인 영역은, 반도체층에 서로 이격하여 설치되어 있다. 제1 도전형의 소스 오프셋 영역은, 반도체층 중 소스 영역에 접하고, 소스 영역 및 드레인 영역보다 저농도로 형성되어 있다. 제1 도전형의 드레인 오프셋 영역은, 반도체층 중 드레인 영역에 접하고, 소스 오프셋 영역으로부터 이격하여 배치되고, 소스 영역 및 드레인 영역보다 저농도로 형성되어 있다. 홈부는, 반도체층 중 적어도 평면에서 볼 때 소스 오프셋 영역 및 드레인 오프셋 영역의 사이에 설치되고, 평면에서 볼 때 소스 오프셋 영역으로부터 드레인 오프셋 영역을 향하는 방향에 설치되어 있다. 게이트 절연막은, 홈부의 측면 및 저면을 덮고 있다. 게이트 전극은, 게이트 절연막에 접하고 있다. 제1 도전형과 반대인 제2 도전형의 매립 영역은, 소스 영역 및 드레인 영역보다 깊은 위치에 설치되어 있다. 홈부의 저면은 매립 영역에 인입하고 있다.
상기 일 실시 형태에 의하면, 홈부의 단부 부근에서 전계가 집중하는 것을 억제한 반도체 장치를 제공할 수 있다.
도 1은 제1 실시 형태에 따른 반도체 장치의 구성을 도시하는 사시도이다.
도 2는 제1 실시 형태에 따른 반도체 장치의 구성을 도시하는 평면도이다.
도 3은 제1 실시 형태에 따른 반도체 장치의 구성을 도시하는 단면도이다.
도 4는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 5는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 6은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 7은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 8은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 9는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 10은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 11은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 12는 도 3의 D-D'선 단면의 불순물 농도 프로파일이다.
도 13은 도 3의 E-E'선 단면의 불순물 농도 프로파일이다.
도 14는 제1 실시 형태에 따른 반도체 장치의 일례를 나타낸 회로도이다.
도 15는 비교예의 반도체 장치의 구성을 도시하는 사시도이다.
도 16은 비교예의 반도체 장치의 전계 강도 분포를 도시하는 도면이다.
도 17은 제1 실시 형태에 따른 반도체 장치의 구성을 도시하는 사시도이다.
도 18은 제1 실시 형태에 따른 반도체 장치의 전계 강도 분포를 도시하는 도면이다.
도 19는 Vgs=0으로 했을 때의 Vds-Id 특성을 도시하는 도면이다.
도 20은 제1 실시 형태의 효과를 설명하기 위한 단면도이다.
도 21은 제1 실시 형태의 효과를 설명하기 위한 단면도이다.
도 22는 제2 실시 형태에 따른 반도체 장치의 구성을 도시하는 단면도이다.
도 23은 제2 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 24는 제2 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 25는 제2 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 26은 제2 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 27은 제2 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 28은 제2 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 29는 제2 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 30은 제2 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 31은 제4 실시 형태에 따른 반도체 장치의 구성을 도시하는 사시도이다.
도 2는 제1 실시 형태에 따른 반도체 장치의 구성을 도시하는 평면도이다.
도 3은 제1 실시 형태에 따른 반도체 장치의 구성을 도시하는 단면도이다.
도 4는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 5는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 6은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 7은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 8은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 9는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 10은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 11은 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 12는 도 3의 D-D'선 단면의 불순물 농도 프로파일이다.
도 13은 도 3의 E-E'선 단면의 불순물 농도 프로파일이다.
도 14는 제1 실시 형태에 따른 반도체 장치의 일례를 나타낸 회로도이다.
도 15는 비교예의 반도체 장치의 구성을 도시하는 사시도이다.
도 16은 비교예의 반도체 장치의 전계 강도 분포를 도시하는 도면이다.
도 17은 제1 실시 형태에 따른 반도체 장치의 구성을 도시하는 사시도이다.
도 18은 제1 실시 형태에 따른 반도체 장치의 전계 강도 분포를 도시하는 도면이다.
도 19는 Vgs=0으로 했을 때의 Vds-Id 특성을 도시하는 도면이다.
도 20은 제1 실시 형태의 효과를 설명하기 위한 단면도이다.
도 21은 제1 실시 형태의 효과를 설명하기 위한 단면도이다.
도 22는 제2 실시 형태에 따른 반도체 장치의 구성을 도시하는 단면도이다.
도 23은 제2 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 24는 제2 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 25는 제2 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 26은 제2 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 27은 제2 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 28은 제2 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 29는 제2 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 30은 제2 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 31은 제4 실시 형태에 따른 반도체 장치의 구성을 도시하는 사시도이다.
이하, 본 발명의 실시 형태에 대해서, 도면을 사용하여 설명한다. 또한, 모든 도면에 있어서, 동일한 구성 요소에는 동일한 부호를 붙이고, 적절히 설명을 생략한다.
(제1 실시 형태)
도 1 내지 도 4를 사용하여, 제1 실시 형태에 따른 반도체 장치(SD)에 대하여 설명한다. 제1 실시 형태의 반도체 장치(SD)는, 반도체층(SL), 소스 영역(SR), 드레인 영역(DR), 소스 오프셋 영역(SOS), 드레인 오프셋 영역(DOS), 홈부(GT), 게이트 절연막(GI), 게이트 전극(GE) 및 매립 영역(BR)을 구비하고 있다. 제1 도전형의 소스 영역(SR) 및 드레인 영역(DR)은, 반도체층(SL)에 서로 이격하여 설치되어 있다. 제1 도전형의 소스 오프셋 영역(SOS)은, 반도체층(SL) 중 소스 영역(SR)에 접하고, 소스 영역(SR) 및 드레인 영역(DR)보다 저농도로 형성되어 있다. 제1 도전형의 드레인 오프셋 영역(DOS)은, 반도체층(SL) 중 드레인 영역(DR)에 접하고, 소스 오프셋 영역(SOS)으로부터 이격하여 배치되고, 소스 영역(SR) 및 드레인 영역(DR)보다 저농도로 형성되어 있다. 홈부(GT)는, 반도체층(SL) 중 적어도 평면에서 볼 때 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS)의 사이에 설치되고, 평면에서 볼 때 소스 오프셋 영역(SOS)으로부터 드레인 오프셋 영역(DOS)을 향하는 방향에 설치되어 있다. 게이트 절연막(GI)은, 홈부(GT)의 측면 및 저면을 덮고 있다. 게이트 전극(GE)은, 평면에서 볼 때 홈부(GT) 내에만 설치되고, 게이트 절연막(GI)에 접하고 있다. 제1 도전형과 반대인 제2 도전형의 매립 영역(BR)은, 소스 영역(SR) 및 드레인 영역(DR)보다도 깊은 위치에 설치되어 있다. 이하, 상세를 설명한다.
이하에서, 「제1 도전형」은 P형이며, 「제2 도전형」은 N형인 경우를 설명한다. 제1 실시 형태는, 이 경우에 한정되는 것은 아니며, 「제1 도전형」은 N형이며, 「제2 도전형」은 P형이어도 된다.
우선, 도 1을 이용하여, 제1 실시 형태에 따른 반도체 장치(SD)의 개략을 설명한다. 도 1은, 제1 실시 형태에 따른 반도체 장치(SD)의 구성을 도시하는 사시도이다. 도 1과 같이, 반도체 기판(SUB) 상에는, 반도체층(SL)이 설치되어 있다. 반도체 기판(SUB)은, 예를 들어 P형의 실리콘 기판이다.
반도체 기판(SUB)에는, N형의 매립 영역(BR)이 설치되어 있다. 매립 영역(BR)은, 적어도 반도체 기판(SUB)의 상면으로부터 깊은 위치에 형성되어 있다. 여기에서, 매립 영역(BR)은, 반도체 기판(SUB)의 상층 측에 형성되어 있다.
반도체층(SL)은, 반도체 기판(SUB) 위에 에피택셜 성장에 의해 형성되어 있다. 반도체층(SL)은, 예를 들어 에피택셜 성장시킨 P형의 실리콘층이다. 이와 같이, 반도체층(SL)을 에피택셜 성장에 의해 형성함으로써, 반도체층(SL)의 상면으로부터 이온 주입으로는 형성할 수 없는 정도의 깊은 위치에, N형의 매립 영역(BR)을 형성할 수 있다.
도 1에서 나타내고 있는 바와 같이, 반도체층(SL)에는, P형의 불순물이 주입된 소스 영역(SR), P형 웰 영역(WL1) 및 소스 오프셋 영역(SOS)과, N형의 불순물이 주입된 N형의 웰 영역(N형 딥 웰 영역(DWL))이 설치되어 있다. 도시되어 있지 않은 영역에는, N형의 딥 웰 영역(DWL)을 끼워서 대칭한 위치에, P형의 불순물이 주입된 드레인 영역(DR), P형 웰 영역(WL1) 및 드레인 오프셋 영역(DOS)이 설치되어 있다.
반도체층(SL)의 표층 부근 중, 평면에서 볼 때 소스 영역(SR) 및 드레인 영역(DR)의 사이에는, 필드 절연막(FIF)이 설치되어 있다. 필드 절연막(FIF)은, 예를 들어 LOCOS(Local Oxidation of Silicon)법에 의해 형성되어 있다. 이에 의해, 저렴한 장치로, 용이하게 필드 절연막(FIF)을 형성할 수 있다. 또한, 필드 절연막(FIF)은, STI(Shallow Trench Isolation)법에 의해 형성되어도 된다.
홈부(GT)는, 평면에서 볼 때 필드 절연막(FIF)의 내부에 설치되어 있다. 후술하는 바와 같이 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS) 외에 필드 절연막(FIF)이 설치되어 있음으로써, 반도체 장치(SD)의 내압을 향상시킬 수 있다.
또한, 홈부(GT)는, 예를 들어 반도체 기판(SUB)의 법선 방향(Z축 방향)에 설치되어 있다. 홈부(GT)는, 소스 영역(SR)(또는 드레인 영역(DR))이 연장되는 방향(도 2의 Y 방향)으로 등간격으로 복수 설치되어 있다. 홈부(GT)의 측면 및 저면에는, 게이트 절연막(GI)이 설치되어 있다. 홈부(GT) 내에는, 게이트 절연막(GI)에 접하여 게이트 전극(GE)이 매설되어 있다. 따라서, 홈부(GT)는 게이트 전극 구조를 구성한다.
평면에서 볼 때 게이트 전극(GE)과 겹치는 위치에는, 콘택트 비아(VA)(콘택트 플러그라고도 함)가 설치되어 있다. 배선(IC1)은, 콘택트 비아(VA)를 개재하여, 게이트 전극에 접속하고 있다. 제1 실시 형태에서는, 게이트 전극(GE)에 접속되어 있는 배선(IC1)은, 예를 들어 도면의 X 방향으로 연장되어 설치되어 있다. 또한, 소스 영역(SR) 및 드레인 영역(DR)은, 도시되어 있지 않은 영역에 설치된 비아(VA)를 개재하여, 배선(IC1)에 접속되어 있다.
도 2는, 제1 실시 형태에 따른 반도체 장치(SD)의 구성을 도시하는 평면도이다. 도 3은, 제1 실시 형태에 따른 반도체 장치의 구성을 도시하는 단면도이며, 도 3의 (a)는 도 2의 A-A'선 단면도이다. 도 3의 (b)는 도 2의 B-B'선 단면도이며, 도 3의 (c)는 도 2의 C-C'선 단면도이다. 도 2와 같이, P형의 소스 영역(SR) 및 드레인 영역(DR)은, 반도체층(SL) 중 평면에서 볼 때 서로 X 방향으로 이격하여 설치되어 있다. 또한, 홈부(GT)에 형성된 게이트 전극(GE)은 서로 평행하게 설치되어 있다. 소스 영역(SR) 및 드레인 영역(DR)에 주입되어 있는 P형 불순물은, 예를 들어 B(붕소)이다.
평면에서 볼 때 소스 영역(SR) 및 드레인 영역(DR)과 각각 겹치도록, P형 웰 영역(WL1)이 설치되어 있어도 된다. 소스 영역(SR) 및 드레인 영역(DR)은, 각각 반도체 기판 내에서 P형 웰 영역(WL1)으로 둘러싸이도록 설치되고, 또한, 각각 평면에서 볼 때 P형 웰 영역(WL1) 내에 설치되어 있다. P형 웰 영역(WL1)에는, 예를 들어 소스 영역(SR) 및 드레인 영역(DR)과 동일한 불순물이 주입되어 있다.
P형의 소스 오프셋 영역(SOS)은, 반도체층(SL) 중 소스 영역(SR)에 접하고 있다. 여기에서는, 소스 영역(SR)은, 반도체 기판 내에서 소스 오프셋 영역(SOS)으로 둘러싸이도록 설치되고, 또한, 평면에서 볼 때 소스 오프셋 영역(SOS) 내에 설치되어 있다. 또한, 소스 오프셋 영역(SOS)은, 반도체 기판 내에서 P형 웰 영역(WL1)을 개재하여, 소스 영역(SR)에 접하고 있다. 소스 오프셋 영역(SOS)은, 소스 영역(SR) 및 드레인 영역(DR)보다도 저농도로 형성되어 있다.
P형의 드레인 오프셋 영역(DOS)은, 반도체층(SL) 중 드레인 영역(DR)에 접하고 있다. 여기에서는, 드레인 영역(DR)은, 반도체 기판 내에서 드레인 오프셋 영역(DOS)으로 둘러싸이도록 설치되고, 또한, 평면에서 볼 때 드레인 오프셋 영역(DOS) 내에 설치되어 있다. 또한, 드레인 오프셋 영역(DOS)은, 반도체 기판 내에서 P형 웰 영역(WL1)을 개재하여, 드레인 영역(DR)에 접하고 있다. 드레인 오프셋 영역(DOS)은, 소스 오프셋 영역(SOS)으로부터 이격하여 설치되어 있다. 드레인 오프셋 영역(DOS)은, 소스 영역(SR) 및 드레인 영역보다도 저농도로 형성되어 있다. 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS)에 주입되어 있는 P형 불순물은, 예를 들어 B(붕소)이다.
평면에서 볼 때(X 방향에 있어서) 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS)의 사이에는, N형 불순물이 주입된 N형의 딥 웰 영역(DWL)이 설치되어 있다. 홈부(GT)의 깊이 방향(도 1의 Z 방향의 하측 방향)에 있어서, N형의 딥 웰 영역(DWL)의 게이트 절연막(GI)에 인접하는 영역은, 소위 채널 영역이다. 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS)의 사이의 N형의 딥 웰 영역(DWL)에서, 홈부(GT)의 측면이 형성되는 게이트 절연막(GI)에 Y 방향으로 인접하는 영역은, 소위 채널 영역으로서 작용한다.
홈부(GT)는, 반도체층(SL) 중 적어도 평면에서 볼 때 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS)의 사이에 설치되어 있다. 홈부(GT) 내에는, 게이트 절연막(GI) 및 게이트 전극(GE)이 설치되고, 게이트 전극 구조가 구성되어 있다.
홈부(GT)는, 평면에서 볼 때 소스 오프셋 영역(SOS) 또는 드레인 오프셋 영역(DOS) 측에 인입하고 있어도 된다. 후술하는 바와 같이, N형의 딥 웰 영역(DWL)의 채널 영역은, 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS)의 사이에서, 홈부(GT)의 깊이 방향으로 연장하여 형성되어 있다. 또한, 고내압을 얻기 위해서는, 홈부(GT)는, 소스 영역(SR) 및 드레인 영역(DR)에 접하고 있지 않은 것이 바람직하다.
도 2와 같이, 홈부(GT)는, 평면에서 볼 때 소스 오프셋 영역(SOS)으로부터 드레인 오프셋 영역(DOS)을 향하는 방향으로 설치되어 있다. 또한, 「소스 오프셋 영역(SOS)으로부터 드레인 오프셋 영역(DOS)을 향하는 방향」이란, 도면 중의 A-A'선 방향(X 방향)이다. 또한, 홈부(GT)는, 평면에서 볼 때 소스 영역(SR) 및 드레인 영역(DR)의 사이에 설치되어 있다. 바꿔 말하면, 홈부(GT)의 측면은, 전계가 인가되는 방향과 평행한 것이 바람직하다.
홈부(GT)는, 소스 영역(SR)으로부터 드레인 영역(DR)을 향하는 방향에 대하여 수직인 방향(Y 방향)으로, 서로 이격하여 복수 설치되어 있다. 여기에서는, 예를 들어 복수의 홈부(GT)에는, 등간격으로 설치되어 있다. 홈부(GT)가 복수 설치되어 있음으로써, 소자의 평면적을 확장하지 않고, 채널 영역의 면적을 증가시킬 수 있다.
예를 들어, 홈부(GT)를 끼워서 대칭한 위치에, 소스 영역(SR) 및 드레인 영역(DR)이 배치되어 있다. 또한, 홈부(GT)는, 어느 한쪽의 불순물 영역에 접근하여 설치되어 있어도 된다.
홈부(GT) 중, 소스 영역(SR)으로부터 드레인 영역(DR)을 향하는 방향에 대하여 수직인 방향(Y 방향)의 폭은, 예를 들어 0.5㎛ 이상 5㎛ 이하이다. 그 폭은, 0.8㎛ 이상 1.2㎛ 이하인 것이 더욱 바람직하다. 또한, 그 홈부(GT)의 폭은, 예를 들어 콘택트 비아(VA)의 직경 이상이다.
홈부(GT)의 간격은, 예를 들어 0.5㎛ 이상 5㎛ 이하이다. 그 홈부(GT)의 간격은, 0.8㎛ 이상 2.0㎛ 이하인 것이 더욱 바람직하다. 또한, 그 홈부(GT)의 간격은, 예를 들어 상기한 홈부(GT)의 폭 이상이다.
홈부(GT)는, 예를 들어 평면에서 볼 때 직사각형이다. 홈부(GT) 중 평면에서 볼 때의 단부는, 곡면이어도 된다. 즉, 홈부(GT)는, 평면에서 볼 때 타원형이어도 된다. 또한, 홈부(GT)의 측면은, 평면에서 볼 때 직선 형상인 것이 바람직하다.
이상과 같이, 소스 영역(SR), 소스 오프셋 영역(SOS), 드레인 영역(DR), 드레인 오프셋 영역(DOS), 게이트 절연막(GI) 및 게이트 전극(GE)은, FET(Field Effect Transistor)를 형성하고 있다. 상기 FET는, 복수 설치되어 있어도 되고, 대칭한 위치에 교대로 배치되어 있어도 된다. 이 경우, 제2 게이트 전극(GE)은, 제1 게이트 전극(GE)에 대하여, 평면에서 볼 때 제1 드레인 영역(DR)을 끼워서 대칭한 위치에 설치되어 있다. 제2 소스 영역(SR)은, 제1 드레인 영역(DR)에 대하여, 평면에서 볼 때 제2 게이트 전극(GE)을 끼워서 대칭한 위치에 설치되어 있다.
N형의 백 게이트 영역(BG)은, 평면에서 볼 때 FET 형성 영역을 둘러싸도록 설치되어 있다. N형의 백 게이트 영역(BG)은, 채널 영역의 전위를 안정화시키기 위해서, 예를 들어 전원 전압에 고정되어 있다. 상기한 바와 같이 FET가 복수 설치되어 있는 경우에는, 복수의 FET를 포함하는 논리 회로가 형성된 영역의 외측을 둘러싸도록 설치되어 있다. 또한, 평면에서 볼 때 N형의 백 게이트 영역(BG)과 겹치는 위치의 하방에, N형 웰 영역(도시하지 않음)이 더 설치되어 있어도 된다.
도 3은, 제1 실시 형태에 따른 반도체 장치의 구성을 도시하는 단면도이다. 도 3의 (a)는 도 2의 A-A'선 단면도이다.
도 3의 (a)에 도시한 바와 같이, 반도체 기판(SUB)의 상층 측에는, N형의 매립 영역(BR)이 설치되어 있다. N형의 매립 영역(BR)은, 소스 영역(SR) 및 드레인 영역(DR)보다도 깊은 위치에 설치되어 있다. N형의 매립 영역(BR)에 도입되어 있는 N형의 불순물은, 예를 들어 Sb(안티몬)이다. N형의 매립 영역(BR)은 평면에서 볼 때 FET 형성 영역을 둘러싸도록 설치되고, 예를 들어 N형의 백 게이트 영역(BG)과 전기적으로 접속된다.
반도체 기판(SUB) 상에는, 반도체층(SL)이 설치되어 있다. 따라서, 반도체 기판(SUB)과 반도체층(SL)과의 사이에는 계면이 형성되어 있다. 반도체층(SL)의 막 두께는, 예를 들어 1㎛ 이상 20㎛ 이하이다. 또한, 반도체층(SL)의 막 두께는, 예를 들어 5㎛ 이상 10㎛ 이하인 것이 바람직하다.
또한, 상술한 바와 같이, 반도체층(SL)에는, P형의 소스 영역(SR), P형 웰 영역(WL1), P형의 소스 오프셋 영역(SOS), N형의 딥 웰 영역(DWL), P형의 드레인 영역(DR), P형 웰 영역(WL1) 및 P형의 드레인 오프셋 영역(DOS)이 설치되어 있다.
P형의 소스 오프셋 영역(SOS) 및 P형의 드레인 오프셋 영역(DOS)은, 예를 들어 N형의 매립 영역(BR)에 접하고 있다. 또한, N형의 딥 웰 영역(DWL)은, 예를 들어 N형의 매립 영역(BR)에 접하고 있다.
N형의 웰 영역(N형의 딥 웰 영역(DWL))은 반도체층(SL) 중 적어도 평면에서 볼 때 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS)의 사이에 설치되어 있다. 또한, N형의 딥 웰 영역(DWL)은, 반도체층(SL) 중 단면에서 볼 때 홈부(GT)와 겹치도록 설치되어 있다. 여기서, N형의 매립 영역(BR)은, N형의 딥 웰 영역(DWL)보다 고농도로 형성되어 있다. N형의 매립 영역(BR)의 불순물 농도는, N형의 딥 웰 영역(DWL)의 채널 영역의 불순물보다도 높게 구성된다. 이에 의해, 후술하는 바와 같이, 홈부(GT)가 N형의 매립 영역(BR)에 인입한 부분에 있어서, 안정적으로 전계가 집중하는 것을 억제할 수 있다.
필드 절연막(FIF)은, 반도체층(SL) 중 평면에서 볼 때 소스 영역(SR) 및 드레인 영역(DR)의 사이에 설치되어 있다. 필드 절연막(FIF)은, 반도체층(SL) 중 평면에서 볼 때 채널 영역과 겹치는 위치에 설치되어 있다. 필드 절연막(FIF)은, 소스 오프셋 영역(SOS), N형의 딥 웰 영역(DWL) 및 드레인 오프셋 영역(DOS) 위에 설치되어 있다. 필드 절연막(FIF)의 개구부(부호 도시하지 않음)에는, 소스 영역(SR) 및 드레인 영역(DR)이 형성되어 있다.
또한, 도 3의 (a)와 같이, 필드 절연막(FIF) 및 반도체층(SL) 상에는, 층간 절연막(IF1)이 설치되어 있다. 층간 절연막(IF1)은, 예를 들어 SiO2, SiON, SiOC, SiOCH, SiCOH 또는 SiOF 등이다.
필드 절연막(FIF)의 두께는, 예를 들어 0.2㎛ 이상 1㎛ 이하이다.
층간 절연막(IF1) 중, 평면에서 볼 때 소스 영역(SR) 또는 드레인 영역(DR)과 겹치는 위치에, 콘택트 비아(VA)가 설치되어 있다. 콘택트 비아(VA)는, 소스 영역(SR) 또는 드레인 영역(DR)에 접하고 있다.
층간 절연막(IF1) 상에는, 복수의 배선(IC1)이 설치되어 있다. 각각의 배선(IC1)은, 콘택트 비아(VA)를 개재하여, 상기한 소스 영역(SR) 또는 드레인 영역(DR)에 접속되어 있다.
여기에서는, 콘택트 비아(VA) 및 배선(IC1)은, 일체로서 형성되어 있다. 콘택트 비아(VA) 및 배선(IC1)은, 예를 들어 Al을 포함하고 있다. 또한, 콘택트 비아(VA) 및 배선(IC1)은, 상이한 재료로 형성되어 있어도 된다. 콘택트 비아(VA) 또는 배선(IC1)은, 예를 들어 Cu 또는 W이어도 된다. 그 외, 콘택트 비아(VA)의 측면 및 저면, 및 배선(IC1)의 저면 및 상면에는 배리어 메탈(도시하지 않음)이 설치되어 있어도 된다.
도 3의 (b)는 도 2의 B-B'선 단면도이다. 도 3의 (b)와 같이, 홈부(GT)는, 평면에서 볼 때 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS)의 사이에 설치되어 있다. 홈부(GT)는, 소스 영역(SR) 및 드레인 영역(DR)의 사이에 설치된 필드 절연막(FIF)을 관통하여 설치되어 있다.
홈부(GT)의 측면 및 저면에는, 게이트 절연막(GI)이 설치되어 있다. 게이트 절연막(GI)은, 예를 들어 실리콘의 열산화막을 포함하고 있다. 게이트 절연막(GI)을 열산화에 의해 형성함으로써, 홈부(GT)의 측면 및 저면에 핀 홀이 형성되는 것을 억제할 수 있다. 또한, 게이트 절연막(GI)은 복수층에 의해 형성되어 있어도 된다.
게이트 절연막(GI)의 막 두께는, 예를 들어 100nm 이상 1㎛ 이하이다. 바람직하게는, 게이트 절연막(GI)의 막 두께는, 예를 들어 300nm 이상 500nm 이하이다. 상술한 홈부(GT)의 저면은, 예를 들어 반도체 기판(SUB)의 상면으로부터 게이트 절연막(GI)의 막 두께의 두 배 이상의 깊이까지 형성되어 있다.
게이트 전극(GE)은, 게이트 절연막(GI)에 접하고 있다. 여기에서는, 홈부(GT)의 내부는, 게이트 전극(GE)에 의해 매립되어 있다. 또한, 게이트 전극(GE)은, 평면에서 볼 때 홈부(GT) 내에만 설치되어 있다. 게이트 전극(GE)은, 평면에서 볼 때 홈부(GT)의 외측에 밀려나와 있지 않다. 바꿔 말하면, 게이트 전극(GE)은, 평면에서 볼 때 홈부(GT)의 외측의 위치에는, 홈부(GT)의 내부로부터 일체로서 형성되어 있지 않다. 평면에서 볼 때, 게이트 전극(GE)의 상단부 부근은 반도체층(SL)의 표면 상에 연장되지 않도록 구성된다. 평면에서 볼 때, 반도체층(SL)의 표면 부근에 있어서, 게이트 전극(GE)의 상단부 부근은, 소스 오프셋 영역(SOS), 드레인 오프셋 영역(DOS) 및 N형의 딥 웰 영역(DWL)과 겹치는 위치 상에 연장되지 않도록, 홈의 상단부보다 내측의 위치에 설치된다. 이에 의해, 후술하는 바와 같이, 홈부(GT)의 상단부 부근에 있어서, 전계가 집중하는 것을 억제할 수 있다.
게이트 전극(GE)은, 필드 절연막(FIF)의 상면 이하의 위치에 형성되어 있다. 게이트 전극(GE)의 상단부는, 반도체층(SL)의 상면보다 위에 위치하고 있어도 된다. 또한, 게이트 전극(GE)의 상면과 필드 절연막(FIF)의 상면은 동일면을 형성하고 있지 않은 상태이어도 된다.
게이트 전극(GE)은, 예를 들어 폴리실리콘이다. 상기 폴리실리콘의 게이트 전극(GE)은, CVD(Chemical Vapor Deposition)법에 의해 형성되어 있다. 이에 의해, 홈부(GT) 내에 안정적으로 게이트 전극(GE)을 매립할 수 있다.
홈부(GT)는, 평면에서 볼 때 필드 절연막(FIF)의 내측에 설치되어 있다. 바꿔 말하면, 필드 절연막(FIF)의 개구부(부호 도시하지 않음)는 홈부(GT)로부터 이격한 위치에 설치되어 있다. 즉, 소스 영역(SR) 및 드레인 영역(DR)은, 게이트 전극(GE)으로부터 이격한 위치에 형성되어 있다. 이에 의해, FET를 고내압화시킬 수 있다. 또한, 드레인 영역(DR)만이 게이트 전극(GE)으로부터 이격한 위치에 형성되어 있어도 된다.
홈부(GT)의 저면은, N형의 매립 영역(BR)에 인입하고 있다. 여기에서는, 홈부(GT)의 저면은, 반도체 기판(SUB)의 상면보다 깊은 위치에 형성되어 있다. 이에 의해, 후술하는 바와 같이, 그 홈부(GT)의 저면이 매립 영역(BR)에 인입한 부분은, P형 채널 영역으로서 기능하지 않는다. 따라서, 그 홈부(GT)의 저면이 매립 영역(BR)에 인입한 부분에서는, 전계가 집중하는 것을 억제할 수 있다.
홈부(GT)의 하단부 측의 코너부는, R 형상이어도 된다. 여기에서는, 예를 들어 상기한 게이트 절연막(GI)을 열산화에 의해 형성함으로써, 홈부(GT)의 하단부 측의 코너부는, R 형상으로 형성되어 있다. 또한, 상기 코너부는, 직각이어도 된다.
도 3의 (b)와 같이, 반도체층(SL), 필드 절연막(FIF) 및 게이트 전극(GE) 상에는, 층간 절연막(IF1)이 설치되어 있다. 층간 절연막(IF1) 중, 평면에서 볼 때 게이트 전극(GE)과 겹치는 위치에는, 콘택트 비아(VA)가 설치되어 있다. 콘택트 비아(VA)는, 게이트 전극(GE)에 접하고 있다. 하나의 홈부(GT)에 설치된 게이트 전극(GE)에 대하여, 복수의 콘택트 비아(VA)가 접하고 있어도 된다. 층간 절연막(IF1) 위 중, 평면에서 볼 때 게이트 전극(GE)과 겹치는 위치에는, 배선(IC1)이 설치되어 있다. 상기 배선(IC1)은, 콘택트 비아(VA)를 개재하여, 게이트 전극(GE)에 접속되어 있다.
도 3의 (c)는 도 2의 C-C'선 단면도이다. 도 3의 (c)와 같이, 제1 실시 형태에서는, 홈부(GT)의 측면에 접하는 영역 중, 반도체층(SL)의 상면으로부터 매립 영역(BR)의 상면까지의 영역이 채널 영역이다. 홈부(GT)는, 소스 영역(SR)으로부터 드레인 영역(DR)을 향하는 방향에 수직인 방향(C-C'선 방향)으로 복수 설치되어 있다. 예를 들어, 복수의 홈부(GT)는, 그 방향에 등간격으로 배치되어 있다. 이러한 구조인 것에 의해, 반도체 장치(SD)의 평면적을 확대하지 않고, 채널 영역의 면적을 증가시킬 수 있다. 즉, 반도체 장치(SD)의 온 저항을 저하시킬 수 있다.
도 3의 (c)와 같이, 소스 영역(SR)으로부터 드레인 영역(DR)을 향하는 방향에 수직인 방향에 있어서도, 게이트 전극(GE)은, 평면에서 볼 때 홈부(GT)의 외측으로 밀려나와 있지 않다.
C-C'선 방향에도, 복수의 콘택트 비아(VA)가 설치되어 있다. 각각의 콘택트 비아(VA)는, 각각의 홈부(GT) 내의 게이트 전극(GE)에 대하여 접하고 있다. 상기 복수의 콘택트 비아(VA)는, 동일한 배선(IC)에 접속되어 있다.
도시되어 있지 않은 영역에서, 층간 절연층(IF1) 및 배선(IC1) 상에는, 또한 복수의 배선층이 형성되어 있어도 된다. 즉, 다층 배선 구조가 형성되어 있어도 된다. 다층 배선 구조의 최상층에는, 예를 들어 범프 전극(도시하지 않음) 또는 Cu 필러(도시하지 않음)가 형성되어 있어도 된다.
다음으로, 도 12 및 도 13을 이용하여, 제1 실시 형태에 따른 반도체 장치(SD)에 있어서의 불순물 농도에 대하여 설명한다. 도 12는, 도 3의 D-D'선 단면의 불순물 농도 프로파일이다. 도 13은, 도 3의 E-E'선 단면의 불순물 농도 프로파일이다. 도 12 및 도 13에 있어서, N형 불순물은 실선, P형 불순물은 점선으로 나타내어져 있다.
도 12와 같이, N형의 딥 웰 영역(DWL)에는, 예를 들어 N형 불순물로서 P(인)가 도입되어 있다. 또한, N형의 매립 영역(BR)에는, 예를 들어 N형 불순물로서 Sb(안티몬)가 도입되어 있다. 또한, 각각의 불순물 영역은, 이들 이외의 불순물이 도입되어 있어도 된다.
도면 중의 종축에 평행한 점선은, 반도체 기판(SUB) 및 반도체층(SL)의 계면을 나타내고 있다. 점선보다도 우측이 반도체 기판(SUB) 측, 점선보다도 좌측이 반도체층(SL) 측이다.
도 12와 같이, N형의 매립 영역(BR)은, N형의 딥 웰 영역(DWL)보다 고농도로 형성되어 있다. N형의 매립 영역(BR) 중 불순물 농도의 피크값은, N형의 딥 웰 영역(DWL) 중 불순물 농도의 피크값보다, 적어도 1자리 이상 높다. 또한, N형의 매립 영역(BR) 중 P형 불순물 농도는, 적어도 반도체 기판(SUB) 중 P형 불순물 농도보다도 높은 것이 바람직하다.
구체적으로는, 예를 들어 N형의 딥 웰 영역(DWL) 중 불순물 농도의 피크값은, 1×1015cm-3 이상 5×1016cm-3 이하이다. 이에 비해, N형의 매립 영역(BR) 중 불순물 농도의 피크값은, 적어도 1×1017cm-3 이상이다.
상술한 바와 같이, 홈부(GT)의 저면은, N형의 매립 영역(BR)에 인입하고 있다. 이때, N형의 매립 영역(BR)이 N형의 딥 웰 영역(DWL)보다도 고농도로 형성되어 있음으로써, 그 홈부(GT)의 저면이 매립 영역(BR)에 인입한 부분은 반전층으로서 기능하지 않는다. 따라서, 그 부분에 있어서, 전계의 집중을 억제할 수 있다.
또한, N형의 매립 영역(BR)에 도입된 불순물은, 반도체 기판(SUB) 측으로부터 반도체층(SL)에도 확산할 가능성이 있다. 반도체층(SL)의 표층 측에 있어서, N형의 매립 영역(BR)에 도입된 Sb의 불순물 농도는, N형의 딥 웰 영역(DWL)에 도입된 불순물 농도보다도 낮은 것이 바람직하다. 상술한 바와 같이, 매립 영역(BR)에 도입된 N형 불순물이 Sb인 것에 의해, 반도체 기판(SUB) 측으로부터 반도체층(SL)에 확산하기 어렵게 할 수 있다.
도 13과 같이, 반도체층(SL)에는, P형의 소스 영역(SR), P형 웰 영역(WL1), 소스 오프셋 영역(SOS)이 설치되어 있다. P형의 소스 영역(SR) 중 불순물 농도의 피크값은, P형의 소스 오프셋 영역(SOS) 중 불순물 농도의 피크값보다도, 적어도 두자리 이상 높다. P형의 소스 영역(SR) 중 불순물 농도의 피크값은, 예를 들어 적어도 1×1018cm-3 이상이다. P형 웰 영역(WL1) 중 불순물 농도의 피크값은, 예를 들어 1×1017cm-3 이상 1×1019cm-3 이하이다. 또한, 소스 오프셋 영역(SOS) 중 불순물 농도의 피크값은, 1×1015cm-3 이상 5×1016cm-3 이하이다. 또한, P형의 드레인 영역(DR), P형 웰 영역(WL1) 및 드레인 오프셋 영역(DOS)도, 소스 영역(SR) 등과 마찬가지의 분포가 된다.
이어서, 도 14를 이용하여, 제1 실시 형태에 따른 반도체 장치(SD)에 있어서의 회로에 대하여 설명한다. 도 14는, 제1 실시 형태에 따른 반도체 장치(SD)의 일례를 나타낸 회로도이다.
제1 실시 형태에 따른 반도체 장치(SD)는, 예를 들어 PDP(Prasma Dispray Pannel)의 데이터 드라이버(IC)이다. PDP의 데이터 드라이버(IC)는, PDP 패널의 표시 데이터에 따른 데이터 펄스를 출력하는 기능을 갖고 있다. 구체적으로는, 반도체 장치(SD)는, 예를 들어 PDP의 데이터 드라이버(IC) 중, 적어도 전하 회수용의 트랜지스터(TR1)를 포함하고 있다.
도 14와 같이, 반도체 장치(SD)는, 예를 들어 전하 회수용의 콘덴서(C1), 전하 회수용의 트랜지스터(TR1), 출력용의 트랜지스터(TR2 및 TR3), 및 표시 셀(C2)을 구비하고 있다.
여기에서, 트랜지스터(TR1)는, 도 1 내지 도 3에서 나타낸 제1 실시 형태의 구조를 갖고 있다. 상세하게는, 트랜지스터(TR1)는, 제1 소스 영역(SR), 제1 드레인 영역(DR), 소스 오프셋 영역(SOS), 드레인 오프셋 영역(DOS), 및 홈부(GT)에 설치된 제1 게이트 절연막(GI) 및 제1 게이트 전극(GE)을 구비하고 있다. 이와 같이, 트랜지스터(TR1)가 상기한 FET의 구조를 갖고 있음으로써, 전류 능력을 향상시킴과 함께, 내압을 향상시킬 수 있다.
콘덴서(C1)의 일단부는 접지되어 있고, 타단부는 트랜지스터(TR1)에 접속되어 있다. 트랜지스터(TR1)의 타단부는, 트랜지스터(TR2) 및 트랜지스터(TR3)의 사이에 접속되어 있다.
상술한 바와 같이 고내압의 트랜지스터(TR1)가 제1 실시 형태의 구조인 한편, 트랜지스터(TR2) 또는 트랜지스터(TR3), 그 밖의 로직 회로에 있어서의 트랜지스터(도시하지 않음)는 예를 들어 홈부(GT)가 형성되어 있지 않은 통상의 MISFET(Metal Insulator Semiconductor FET) 구조이다. 상세하게는, 트랜지스터(TR2 또는 TR3)는, 반도체층(SL)에 서로 이격하여 설치된 P형 또는 N형의 제2 소스 영역(도시하지 않음) 및 제2 드레인 영역(도시하지 않음)과, 제2 소스 영역 및 제2 드레인 영역에 끼워져 있는 위치 상에 설치된 제2 게이트 절연막(도시하지 않음)과, 제2 게이트 절연막 상에 설치된 제2 게이트 전극(도시하지 않음)을 구비하고 있다. 여기에서는, 트랜지스터(TR2)는 P 채널 트랜지스터이며, 트랜지스터(TR3)는 N 채널 트랜지스터이다.
또한, 트랜지스터(TR2 또는 TR3), 그 밖의 로직 회로에 있어서의 트랜지스터는, 인가되는 전압에 따라, LDD(Lightly Doped Drain) 구조이어도 된다.
트랜지스터(TR2 및 TR3)는, 트랜지스터(TR1)와 동일한 반도체층(SL)에 설치되어 있고, 평면에서 볼 때 트랜지스터(TR1)와 다른 위치에 설치되어 있다. 이와 같이, 제1 실시 형태의 구조를 갖는 트랜지스터(TR1)와, 로직 회로에 사용되는 통상의 트랜지스터를 동일 기판 내에 병설함으로써, 회로 면적을 축소화할 수 있다.
또한, 트랜지스터(TR2) 및 트랜지스터(TR3)는 직렬로 접속되어 있다. 트랜지스터(TR2)의 일단부는, 전원 전압(Vdd2)에 접속되어 있고, 타단부는, 트랜지스터(TR3)에 접속되어 있다. 트랜지스터(TR3)의 타단부는 접지되어 있다. 트랜지스터(TR2) 및 트랜지스터(TR3)의 사이에는 출력 단자(OUT)가 설치되고, 표시 셀(C2)에 접속되어 있다.
트랜지스터(TR1)는, 표시 셀(C2)의 전하를 회수하는 쌍방향 스위치로서 기능한다. 이 트랜지스터(TR1)의 ON/OFF를 제어함으로써, PDP의 표시 셀(C2)에 충전된 전하를 콘덴서(C1)에 회수한다. 이에 의해, 비발광 시에 표시 셀(C2)에 축적된 전하를 회수하고, 다음 번의 발광시에 그 전하를 재이용할 수 있다.
또한, PDP의 표시 화소에 대하여 안정된 기입을 행하기 위해서, 높은 전압(Vdd2)이 필요해진다. Vdd2는, 예를 들어 10V 이상 60V 이하이다. 이로 인해, 트랜지스터(TR1)가 제1 실시 형태의 구조인 것은 특히 유효하다.
제1 실시 형태에 따른 반도체 장치(SD)가 상술한 바와 같이 PDP의 데이터 드라이버(IC)일 경우, 반도체 장치(SD)는, 또한 이하와 같은 구성을 갖고 있어도 된다. 반도체 기판(SUB)은, 복수의 반도체 칩으로 분할되어 있다. 반도체 칩은, 테이프 형상의 플렉시블 배선 기판(도시하지 않음) 상에 실장되어 있다. 반도체 칩의 범프 전극은, 플렉시블 기판의 배선에 접속되어 있다. 또한, 반도체 칩은 밀봉 수지에 의해 밀봉되어 있다. 그 반도체 장치(SD)는, 이와 같이, 소위 TCP(Tape Carrier Package)이어도 된다. 또한, PDP의 유리 기판에 설치된 배선과 프린트 기판의 배선은, 이방 도전 필름을 통해서 접속되어도 된다.
이어서, 도 3 내지 도 13을 이용하여, 제1 실시 형태에 따른 반도체 장치(SD)의 제조 방법에 대하여 설명한다. 도 4 내지 도 13은, 제1 실시 형태에 따른 반도체 장치(SD)의 제조 방법을 설명하기 위한 단면도이다. 제1 실시 형태에 따른 반도체 장치(SD)의 제조 방법은, 이하의 공정을 구비하고 있다. 반도체층(SL)에 서로 이격한 위치에, P형의 불순물을 도입하여, 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS)을 형성한다(오프셋 영역 형성 공정). 다음으로, 반도체층(SL) 중 적어도 평면에서 볼 때 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS)의 사이의 위치에, 평면에서 볼 때 소스 오프셋 영역(SOS)으로부터 드레인 오프셋 영역(DOS)을 향하는 방향으로, 홈부(GT)를 형성한다(홈부 형성 공정). 다음으로, 홈부(GT)의 측면 및 저면에 게이트 절연막(GI)을 형성한다. 다음으로, 반도체층(SL) 위 및 홈부(GT) 내 중 게이트 절연막(GI)에 접하도록, 도전성 재료를 형성하고, 도전성 재료의 표층을 제거함으로써, 평면에서 볼 때 홈부(GT) 내에만 게이트 전극(GE)을 형성한다(게이트 전극 형성 공정). 다음으로, 반도체 기판(SUB) 중 소스 오프셋 영역(SOS)에 접하는 위치와, 드레인 영역(DR)에 접하여 소스 오프셋 영역(SOS)으로부터 이격한 위치에, 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS)보다 고농도의 P형의 불순물을 도입하고, 각각 소스 영역(SR) 및 드레인 영역(DR)을 형성한다(소스 드레인 영역 형성 공정). 이하, 상세를 설명한다.
우선, 도 4의 (a), 도 4의 (b) 및 도 4의 (c)와 같이, 후술하는 오프셋 영역 형성 공정보다도 전에, 반도체 기판(SUB)에, N형의 불순물을 도입하여, N형의 매립 영역(BR)을 형성한다(매립 영역 형성 공정). 또한, 상술한 바와 같이, 반도체 기판(SUB)은, 예를 들어 P형의 실리콘 기판이다. 또한, N형의 불순물로서는, 예를 들어Sb(안티몬)이다.
상기 매립 영역 형성 공정 후에, CVD법에 의해, 반도체 기판(SUB) 위에 P형의 반도체층(SL)을 에피택셜 성장시킨다. 각 원료로서는, 예를 들어 실리콘 원료로서는, 모노실란(SiH4), P형 불순물 원료로서는, 디보란(B2H6)이 사용된다.
다음으로, 도 5의 (a), 도 5의 (b) 및 도 5의 (c)와 같이, 반도체층(SL) 상에 포토레지스트층(도시하지 않음)을 형성한다. 노광 및 현상에 의해, 포토레지스트층을 선택적으로 제거한다. 다음으로, 이온 주입에 의해, 그 포토레지스트층을 마스크로서, 반도체층(SL) 중 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS)이 되는 주입 영역(IR1)에, P형 불순물을 주입한다. 또한, 반도체층(SL) 중 N형의 딥 웰 영역(DWL)이 되는 주입 영역(IR2)에, N형 불순물을 주입한다. P형 불순물은, 예를 들어 B(붕소)이다. N형 불순물은, 예를 들어, P(인)이다. 다음으로, 포토레지스트층을 애싱에 의해 제거한다. 이때, 반도체층(SL) 위에 자연 산화막(NO)이 형성되어 있어도 된다.
다음으로, 도 6의 (a), 도 6의 (b) 및 도 6의 (c)와 같이, 열처리를 행하고, 상기한 P형 불순물 및 N형 불순물을 활성화시킨다. 이때, 그 불순물은, 반도체층(SL) 내에서 열 확산한다.
이와 같이 하여, 반도체층(SL) 중 서로 이격한 위치에 P형의 불순물을 도입하여 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS)을 형성한다(이상, 오프셋 영역 형성 공정).
다음으로, 도 7의 (a), 도 7의 (b) 및 도 7의 (c)와 같이, 후술하는 홈부 형성 공정보다도 전에, 적어도 반도체층(SL) 중 평면에서 볼 때 소스 영역(SR) 및 드레인 영역(DR)의 사이의 위치에 필드 절연막(FIF)을 형성한다(필드 절연막 공정). 예를 들어, 이하와 같이 하여 LOCOS법에 의해 필드 절연막(FIF)을 형성한다. 반도체층(SL) 위에 SiN막(도시하지 않음)을 형성한다. 다음으로, SiN막을 선택적으로 제거함으로써, SiN막 중 평면에서 볼 때 소스 영역(SR) 및 드레인 영역(DR)을 형성하는 영역만을 잔존시킨다. 다음으로, 열산화를 행한다. 다음으로, SiN막을 제거한다. 이에 의해, 반도체층(SL) 중 평면에서 볼 때 소스 영역(SR) 및 드레인 영역(DR)을 형성하는 영역에 개구부(부호 도시하지 않음)를 갖고, 개구부 이외를 덮도록 필드 절연막(FIF)을 형성한다.
다음으로, 도 8의 (a), 도 8의 (b) 및 도 8의 (c)와 같이, 반도체층(SL) 위 및 필드 절연막(FIF) 위에 산화막(부호 도시하지 않음), 마스크층(ML1) 및 마스크층(ML2)을 형성한다. 마스크층(ML1) 및 마스크층(ML2)은, 반도체층(SL)을 에칭하는 조건에 있어서, 에칭 레이트가 반도체층(SL)보다도 낮은 재료인 것이 바람직하다. 구체적으로는, 마스크층(ML1)은, SiN이며, 마스크층(ML2)은, SiO2이다. 적어도 마스크층(ML1)을 설치함으로써, 후술하는 게이트 절연막 형성 공정에 있어서, 반도체층(SL1)의 산화를 억제할 수 있다.
다음으로, 마스크층(ML1) 및 마스크층(ML2)을 선택적으로 제거함으로써, 홈부(GT)를 형성하는 영역에 개구부(도시하지 않음)를 형성한다. 그 개구부는, 반도체층(SL) 중 적어도 평면에서 볼 때 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS)의 사이의 위치에 형성된다. 또한, 그 개구부의 평면에서 볼 때의 형상은, 평면에서 볼 때 소스 오프셋 영역(SOS)으로부터 드레인 오프셋 영역(DOS)을 향하는 방향으로 긴 변을 갖는 직사각형이다. 다음으로, 예를 들어 RIE(Reactive Ion Etching)법에 의해, 그 마스크층(ML1) 및 마스크층(ML2)을 마스크로서, 홈부(GT)를 형성한다.
이에 의해, 반도체층(SL) 중 적어도 평면에서 볼 때 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS)의 사이의 위치에, 평면에서 볼 때 소스 오프셋 영역(SOS)으로부터 드레인 오프셋 영역(DOS)을 향하는 방향에 홈부(GT)를 형성한다(이상, 홈부 형성 공정).
상기 홈부 형성 공정에서, 홈부(GT)의 저면을 매립 영역(BR)에 인입하게 한다. 이에 의해, 상술한 바와 같이, 그 홈부(GT)의 저면이 매립 영역(BR)에 인입한 부분에 있어서, 전계의 집중을 억제할 수 있다.
또한, 상기 홈부 형성 공정에서, 홈부(GT)를 평면에서 볼 때 필드 절연막(FIF)의 내부에 형성한다. 이에 의해, 반도체 장치(SD)의 내압을 향상시킬 수 있다.
다음으로, 도 9의 (a), 도 9의 (b) 및 도 9의 (c)와 같이, 홈부(GT)의 측면 및 저면에 게이트 절연막(GI)을 형성한다(게이트 절연막 형성 공정). 여기에서는, 상기 게이트 절연막 형성 공정에서, 홈부(GT)의 측면 및 저면을 열산화 시킴으로써, 게이트 절연막(GI)을 형성한다. 이에 의해, 핀 홀이 없는 게이트 절연막(GI)을 안정적으로 형성할 수 있다.
다음으로, 도 10의 (a), 도 10의 (b) 및 도 10의 (c)와 같이, 반도체층(SL) 위 및 홈부(GT) 내 중 게이트 절연막(GI)에 접하도록 도전성 재료(CM)를 형성한다. 여기에서는, 예를 들어 CVD법에 의해, 도전성 재료(CM)로서, 폴리실리콘을 형성한다. 또한, 그 도전성 재료(CM)를, 홈부(GT)의 내부가 모두 매립될 때까지 형성하는 것이 바람직하다.
다음으로, 도 11의 (a), 도 11의 (b) 및 도 11의 (c)와 같이, 도전성 재료(CM)의 표층을 제거한다. 이에 의해, 평면에서 볼 때 홈부(GT) 내에만 게이트 전극(GE)을 형성한다(게이트 전극 형성 공정). 여기에서는, 예를 들어 상기 게이트 전극 형성 공정에서, 도전성 재료(CM)의 표층만을 열산화하고, 산화된 그 표층을 제거함으로써, 게이트 전극(GE)을 형성한다. 이에 의해, 게이트 전극(GE) 표면의 산화층이 제거되기 때문에, 게이트 전극(GE)과 콘택트 비아(VA)와의 접촉 저항을 내릴 수 있다.
다음으로, 예를 들어 건식 에칭에 의해, 마스크층(ML2) 및 마스크층(ML1)을 제거한다. 또한, 습식 에칭에 의해, 마스크층(ML2) 및 마스크층(ML1)을 제거해도 된다. 또한, CMP(Chemical Mechanical Polishing)법에 의해, 상기 마스크층(ML2) 및 마스크층(ML1)을 제거함과 함께, 반도체층(SL)의 상면을 평탄화해도 된다.
다음으로, 도 3의 (a), 도 3의 (b) 및 도 3의 (c)와 같이, 필드 절연막(FIF), 게이트 절연막(GI) 및 게이트 전극(GE)을 마스크로서, P형 불순물을 도입하고, P형 웰 영역(WL1), 소스 영역(SR) 및 드레인 영역(DR)을 형성한다.
또한, 도 3의 (a), 도 3의 (b) 및 도 3의 (c)와 같이, 예를 들어 CVD법에 의해, 반도체층(SL), 필드 절연막(FIF) 및 게이트 전극(GE) 상에 층간 절연막(IF1)을 형성한다. 다음으로, 층간 절연막(IF1) 중, 평면에서 볼 때 게이트 전극(GE), 소스 영역(SR) 또는 드레인 영역(DR)과 겹치는 위치에, 콘택트 홀(도시하지 않음)을 형성한다.
다음으로, 층간 절연막(IF1) 위 및 콘택트 홀 내에, 금속을 형성한다. 그 금속은, 예를 들어 Al이다. 다음으로, 그 금속을 선택적으로 제거함으로써, 콘택트 비아(VA) 및 배선(IC1)을, 일체로서 형성한다. 또한, 다마신법에 의해, 콘택트 비아(VA) 또는 배선(IC1)을 형성해도 된다.
또한, 층간 절연층(IF1) 및 배선(IC1) 상에 복수의 배선층을 형성하고, 다층 배선 구조를 형성해도 된다. 다층 배선 구조의 최상층에, 예를 들어 범프 전극(도시하지 않음) 또는 Cu 필러(도시하지 않음)를 형성해도 된다.
다음으로, 예를 들어 반도체 장치(SD)에 대하여 이하와 같이 하여 TCP를 형성해도 된다. 반도체 기판(SUB)을 다이싱하고, 반도체 칩으로 분할한다. 반도체 칩을, 예를 들어 테이프 형상의 플렉시블 배선 기판(도시하지 않음) 상에 실장한다. 이때 반도체 칩의 범프 전극을, 플렉시블 기판의 배선에 접속한다. 또한, 반도체 칩을 밀봉 수지에 의해 밀봉한다.
이상에 의해, 제1 실시 형태에 따른 반도체 장치(SD)를 형성할 수 있다.
다음으로, 도 15 내지 도 21을 이용하여, 비교예와 대비하면서, 제1 실시 형태의 효과에 대하여 설명한다. 우선, 게이트 전극(GE)은, 평면에서 볼 때 홈부(GT) 내에만 설치되어 있는 효과에 대하여 설명한다.
도 15는, 비교예의 반도체 장치(SD)의 구성을 도시하는 사시도이다. 도 15와 같이, 제1 비교예로서, 게이트 전극(GE)이 평면에서 볼 때 홈부(GT)의 외측에도 일체로서 형성되어 있는 경우를 설명한다. 게이트 전극(GE)이, 평면에서 볼 때 소스 오프셋 영역(SOS) 및 드레인 오프셋 영역(DOS)과 겹치는 위치에 있어서, 반도체 기판(SUB)(반도체층(SL))의 표면 상에 연장되어 형성되어 있는 경우이다. 예를 들어, 게이트 전극(GE)은, 평면에서 볼 때 복수의 홈부(GT)의 사이 위로 연장되도록 설치된다. 즉, 비교예에서는, 반도체층(SL)의 상단부 중, 홈부(GT)에 접하고 있지 않은 영역도 채널 영역이 된다.
도 16은, 비교예의 반도체 장치(SD)의 전계 강도 분포를 도시하는 도면이다. 도 16에 있어서, 색이 짙은 부분은, 전계 강도가 높은 것을 나타내고 있다. 도 16의 X부와 같이, 제1 비교예에서는, 반도체층(SL)의 상단부 부근에 있어서, 전계 강도가 높다. 즉, 게이트 전극(GE)의 단부 부근, 홈부(GT)의 상단부 부근, 예를 들어 드레인 영역(DR) 측의 홈부(GT)의 상단부 부근, 게이트 전극(GE)의 단부 부근에 있어서, 전계가 집중하고 있다.
이에 비해, 도 17은, 제1 실시 형태에 따른 반도체 장치(SD)의 구성을 도시하는 사시도이다. 도 17과 같이, 제1 실시 형태에서는, 게이트 전극(GE)은, 평면에서 볼 때 홈부(GT) 내에만 설치된다.
도 18은, 제1 실시 형태에 따른 반도체 장치의 전계 강도 분포를 도시하는 도면이다. 도 18과 같이, 제1 실시 형태 중 반도체층(SL)의 상단부 부근의 전계 강도는, 제1 비교예보다 낮다. 제1 실시 형태에서는, 제1 비교예의 X부와 같이 전계가 높은 부분이 형성되어 있지 않다. 제1 실시 형태에서는 평면에서 볼 때 홈부(GT)의 외측으로 밀려나와 있지 않은 것에 의해, 게이트 전극(GE)의 단부 부근, 홈부(GT)의 상단부 부근, 예를 들어 드레인 영역(DR) 측의 홈부(GT)의 상단부 부근, 게이트 전극(GE)의 단부 부근에 있어서, 전계가 집중하는 것을 억제할 수 있다. 또한, 20V 이상의 고전압의 동작 시에, 특히 유효하다.
도 19는, Vgs(게이트 소스 간 전압)=0으로 했을 때의 Vds-Id 특성(드레인 소스 간 전압-드레인 전류)을 도시하는 도면이다. 도 19에 있어서, 제1 비교예는 점선, 제1 실시 형태는 실선으로 나타내져 있다.
도 19와 같이, 제1 실시 형태 중, Vgs(게이트 소스 간 전압)=0으로 했을 때의 드레인 소스 간의 항복 전압은, 비교예보다 높다. 즉, 제1 실시 형태는, 제1 비교예보다도 고내압이다.
도 20은, 제1 실시 형태의 효과를 설명하기 위한 단면도이다. 도 20의 (a) 및 도 20의 (b)는 도 2에 있어서의 C-C'선 단면도에 상당한다. 도 20의 (a) 및 도 20의 (b)의 화살표는, 홈부(GT)의 상단부 부근의 전계의 방향을 나타내고 있다. 각각, 도 20의 (a)는 도 15와 마찬가지인 제1 비교예의 단면도이며, 도 20의 (b)는 제1 실시 형태의 단면도이다. 또한, 도 20에 있어서, 설명의 간략화를 위해서, 홈부(GT)의 하단부 측에 대해서는 고려하지 않는다.
도 20의 (a)에 있어서, 제1 비교예로서, 도 15와 마찬가지로 하여, 게이트 전극(GE)이 평면에서 볼 때 홈부(GT)의 외측에도 일체로서 형성되어 있는 경우를 설명한다.
도 20의 (a)와 같이, 제1 비교예에서는, 반도체층(SL)의 상면으로부터와, 홈부(GT)의 측면으로부터의 전계에 의해, 홈부(GT)의 상단부 부근에 있어서 전계가 집중한다. 이로 인해, 제1 비교예 중, Vgs(게이트 소스 간 전압)=0으로 했을 때의 드레인 소스 간의 항복 전압은 낮다. 제1 비교예에서는, 홈부(GT)의 상단부 부근에 있어서의 국소적인 Vth가 다른 영역보다 저하하기 때문에, 안정한 특성이 얻어지기 어려울 가능성이 있다. 또한, 도 20의 (a)의 경우에 있어서, 후술하는 바와 같이 홈부(GT)의 하단부 부근의 전계는 완화된다.
이에 비해, 도 20의 (b)와 같이, 제1 실시 형태에서는, 게이트 전극(GE)은, 평면에서 볼 때 홈부(GT) 내에만 설치되어 있음으로써, 반도체층(SL)의 상면으로부터의 전계가 없어지거나 또는 작아진다. 이에 의해, 홈부(GT)의 상단부 부근에 있어서, 전계가 완화한다.
또한, 제1 실시 형태에서는, 홈부(GT)의 저면이 매립 영역(BR)에 인입하고 있다. 이 점에 있어서의 효과는 이하와 같다.
도 21은, 제1 실시 형태의 효과를 설명하기 위한 단면도이다. 도 21의 (a), 도 21의 (b) 및 도 21의 (c)는 도 15와 마찬가지로, 도 2에 있어서의 C-C'선 단면도에 상당한다. 도 21의 (a), 도 21의 (b) 및 도 21의 (c)의 화살표는, 홈부(GT)의 하단부 부근의 전계의 방향을 나타내고 있다. 각각, 도 21의 (a)는 제2 비교예의 단면도이며, 도 21의 (b)는 제3 비교예의 단면도이며, 또한 도 21의 (b)는 제1 실시 형태의 단면도이다. 또한, 도 21에 있어서, 설명의 간략화를 위해서, 홈부(GT)의 상단부 측에 대해서는 고려하지 않고 있다.
도 21의 (a)는 제2 비교예로서, 게이트 전극(GE)이 평면에서 볼 때 홈부(GT)의 외측에도 일체로서 형성되어 있고, 매립 영역(BR)이 형성되어 있지 않을 경우를 나타내고 있다. 바꿔 말하면, 홈부(GT)의 사이가 게이트 전극(GE)으로 덮어져 있다. 또한, 도 21의 (b)는 제3 비교예로서, 게이트 전극(GE)이 평면에서 볼 때 홈부(GT) 내에만 형성되어 있고, 홈부(GT)의 저면은 매립 영역(BR)보다 상측에 위치하고 있을 경우를 나타내고 있다.
도 21의 (a) 및 도 21의 (b)와 같이, 제2 비교예 및 제3 비교예에서는, 홈부(GT)의 저면 부근도 채널 영역이 된다. 이로 인해, 홈부(GT)의 하단부 부근에 있어서, 전계가 발생한다. 따라서, 홈부(GT)의 하단부 부근에 있어서의 국소적인 Vth가 다른 영역보다 저하하기 때문에, 안정한 특성이 얻어지기 어려울 가능성이 있다. 또한, 도 21의 (b)의 경우에 있어서, 상기와 같이 홈부(GT)의 상단부 부근의 전계는 완화된다.
이에 비해, 도 21의 (c)와 같이, 제1 실시 형태에서는, 홈부(GT)의 저면이 매립 영역(BR)에 인입하고 있다. 이에 의해, 당해 홈부(GT)의 저면이 매립 영역(BR)에 인입한 부분은, P형 채널 영역으로서 기능하지 않는다. 따라서, 당해 홈부(GT)의 저면이 매립 영역(BR)에 인입한 부분에서는, 전계가 집중하는 것을 억제할 수 있다.
이상과 같이, 제1 실시 형태에 의하면, 홈부(GT)의 단부(상단부 또는 하단부) 부근에서 전계가 집중하는 것을 억제한 반도체 장치(SD)를 제공할 수 있다.
(제2 실시 형태)
도 22는, 제2 실시 형태에 따른 반도체 장치(SD)의 구성을 도시하는 단면도이다. 제2 실시 형태는, 평면에서 볼 때 소스 영역(SR) 및 드레인 영역(DR)의 사이에는, 필드 절연막(FIF)이 설치되어 있지 않은 점을 제외하고, 제1 실시 형태와 마찬가지이다. 이하, 상세를 설명한다.
도 22의 (a)는 도 2의 A-A'선 단면도에 상당한다. 도 22의 (b)는 도 2의 B-B'선 단면도에 상당한다. 또한, 도 22의 (c)는 도 2의 C-C'선 단면도에 상당한다.
도 22의 (a), 도 22의 (b) 및 도 22의 (c)와 같이, 평면에서 볼 때 소스 영역(SR) 및 드레인 영역(DR)의 사이에는, 필드 절연막(FIF)이 설치되어 있지 않아도 된다. 여기에서는, 평면에서 볼 때 홈부(GT), 소스 영역(SR) 및 드레인 영역(DR)을 포함하는 영역에는, 필드 절연막(FIF)의 개구부(부호 도시하지 않음)가 설치된다. 당해 필드 절연막(FIF)은, 소위 소자 분리 영역이다.
또한, 도 22의 (b)와 같이, 소스 영역(SR) 및 드레인 영역(DR)은 게이트 절연막(GI)에 접하고 있다.
이어서, 도 22 내지 도 30을 이용하여, 제2 실시 형태에 따른 반도체 장치(SD)의 제조 방법에 대하여 설명한다. 도 23 내지 도 30은, 제2 실시 형태에 따른 반도체 장치(SD)의 제조 방법을 설명하기 위한 단면도이다.
도 23 내지 도 25와 같이, 제1 실시 형태와 마찬가지로 하여, 매립 영역 형성 공정 및 오프셋 영역 형성 공정을 행한다.
다음으로, 도 26의 (a), 도 26의 (b) 및 도 26의 (c)와 같이, 홈부 형성 공정보다 전에, 이하와 같이 하여, 필드 절연막 공정을 행한다. 반도체층(SL) 위에 SiN막(도시하지 않음)을 형성한다. 다음으로, SiN막을 선택적으로 제거함으로써, SiN막 중 평면에서 볼 때 홈부(GT), N형의 딥 웰 영역(DWL), 소스 영역(SR) 및 드레인 영역(DR)을 형성하는 영역(즉 FET 형성 영역)을 잔존시킨다. 다음으로, 열산화를 행한다. 다음으로, SiN막을 제거한다. 이에 의해, 반도체층(SL) 중 평면에서 볼 때 FET를 형성하는 영역에 개구부(부호 도시하지 않음)를 갖는 필드 절연막(FIF)을 형성한다.
다음으로, 도 27의 (a), 도 27의 (b) 및 도 27의 (c)와 같이, 반도체층(SL) 위 및 필드 절연막(FIF) 위에 산화막(부호 도시하지 않음), 마스크층(ML1) 및 마스크층(ML2)을 형성한다. 다음으로, 마스크층(ML1) 및 마스크층(ML2)을 선택적으로 제거함으로써, 홈부(GT)를 형성하는 영역에 개구부(도시하지 않음)를 형성한다. 다음으로, 상기 마스크층(ML1) 및 마스크층(ML2)을 마스크로서, 홈부(GT)를 형성한다.
다음으로, 도 28의 (a), 도 28의 (b) 및 도 28의 (c)와 같이, 예를 들어 열산화에 의해, 홈부(GT)의 측면 및 저면에 게이트 절연막(GI)을 형성한다.
다음으로, 도 29의 (a), 도 29의 (b) 및 도 29의 (c)와 같이, 반도체층(SL) 위 및 홈부(GT) 내 중 게이트 절연막(GI)에 접하도록 도전성 재료(CM)를 형성한다.
다음으로, 도 30의 (a), 도 30의 (b) 및 도 30의 (c)와 같이, 도전성 재료(CM)의 표층을 제거한다. 이에 의해, 평면에서 볼 때 홈부(GT) 내에만 게이트 전극(GE)을 형성한다.
다음으로, 도 22의 (a), 도 22의 (b) 및 도 22의 (c)와 같이, 필드 절연막(FIF), 게이트 절연막(GI) 및 게이트 전극(GE)을 마스크로서, P형 불순물을 도입하고, P형 웰 영역(WL1), 소스 영역(SR) 및 드레인 영역(DR)을 형성한다.
이후의 공정은, 제1 실시 형태와 마찬가지이다.
제2 실시 형태에 의하면, 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다. 제2 실시 형태에 의하면, 평면에서 볼 때 소스 영역(SR) 및 드레인 영역(DR)의 사이에는, 필드 절연막(FIF)이 설치되어 있지 않아도 된다. 이에 의해, 고내압에서, 또한, 온 저항이 낮은 반도체 장치(SD)를 얻을 수 있다.
(제3 실시 형태)
제3 실시 형태는, 제1 도전형이 N형이며, 제2 도전형이 P형인 점을 제외하고, 제1 실시 형태와 마찬가지이다. 반도체 장치(SD)의 단면도로서는, 도 1 내지 도 3과 마찬가지이다. 이하, 상세를 설명한다.
제3 실시 형태의 반도체 장치(SD)는, N형의 반도체층(SL), N형 웰 영역(WL1), P형 웰 영역(WL2), N형의 소스 영역(SR), N형의 드레인 영역(DR), N형의 소스 오프셋 영역(SOS), N형의 드레인 오프셋 영역(DOS), 홈부(GT), 게이트 절연막(GI), 게이트 전극(GE) 및 P형의 매립 영역(BR)을 구비하고 있다. 즉, N 채널의 FET이어도 된다.
반도체 기판(SUB)에는, P형의 매립 영역(BR)이 설치된다. 매립 영역(BR)에 도입되어 있는 P형의 불순물은, 예를 들어 B(붕소)이다.
제3 실시 형태에 의하면, 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다.
(제4 실시 형태)
도 31은, 제4 실시 형태에 따른 반도체 장치(SD)의 구성을 도시하는 사시도이다. 제4 실시 형태는, 게이트 전극(GE)에 접속되어 있는 배선(IC1)의 배치가 상이한 점을 제외하고, 제1 실시 형태와 마찬가지이다. 이하, 상세를 설명한다.
도 31과 같이, 게이트 전극(GE)에 접속되어 있는 배선(IC1)은, 소스 영역(SR)으로부터 드레인 영역(DR)을 향하는 방향(X 방향)을 향하여 설치되어도 된다. 바꿔 말하면, 배선(IC1)은, 홈부(GT)의 긴 변 방향에 평행한 방향으로 연장되어서 설치되어 있다.
또한, 게이트 전극(GE)에 접속되어 있는 배선(IC1)은, 평면에서 볼 때 채널 영역과 겹치는 위치에서 이격되어 있다. 제2 실시 형태에 있어서, 당해 배선(IC1) 중 평면에서 볼 때 채널 영역과 겹치는 면적은, 제1 실시 형태보다 작다.
또한, 제4 실시 형태에서는, 소스 영역(SR) 및 드레인 영역(DR)은, 도시되어 있지 않은 영역에 설치된 비아(도시하지 않음)를 개재하여, 배선(IC1)보다 상방에 위치하는 배선(도시하지 않음)에 접속된다.
제4 실시 형태에 의하면, 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다.
여기서, 게이트 전극(GE)에 접속되어 있는 배선(IC1)이 평면에서 볼 때 채널 영역과 겹치는 위치 상에 설치되어 있는 경우, 채널 영역의 전계가 영향을 받을 가능성이 있다. 예를 들어, 게이트 전극(GE)이 홈부(GT)의 사이를 덮고 있는 경우와 동일하도록 홈부(GT)의 상단부 부근에 전계가 집중할 가능성이 있다.
이에 비해, 제4 실시 형태에 의하면, 게이트 전극(GE)에 접속되어 있는 배선(IC1)이 홈부(GT)의 긴 변 방향에 평행한 방향으로 연장되어 설치되어 있다. 이에 의해, 배선(IC1)의 전위에 의해, 채널 영역의 전계가 영향을 받는 것을 억제할 수 있다.
이상의 실시 형태에 있어서, 게이트 전극(GE)은, 평면에서 볼 때 홈부(GT) 내에만 설치되고, 또한, 홈부(GT)의 저면은 매립 영역(GT)에 인입하고 있을 경우에 대하여 설명하였다. 그러나, 반도체 장치(SD)는, 어느 한쪽의 구성을 포함하고 있으면 된다. 즉, 게이트 전극(GE)은, 평면에서 볼 때 홈부(GT) 내에만 설치되고, 또한, 홈부(GT)의 저면은 매립 영역(GT)에 인입하지 않고 있을 경우이어도 된다. 또한, 게이트 전극(GE)은, 평면에서 볼 때 홈부(GT)의 외측에도 설치되고, 또한, 홈부(GT)의 저면은 매립 영역(GT)에 인입하고 있을 경우이어도 된다. 이에 의해, 홈부의 상단부 부근 또는 하단부 부근에서 전계가 집중하는 것을 억제한 반도체 장치를 제공할 수 있다.
이상의 실시 형태에 있어서, 게이트 전극(GE)이 폴리실리콘인 경우를 설명하였다. 그러나, 게이트 전극(GE)은, 금속 또는 금속 실리사이드이어도 된다. 또한, 게이트 절연막(GI)이 열산화 실리콘인 경우를 설명했지만, 그 밖의 절연막이어도 된다.
이상의 실시 형태에 있어서, 게이트 전극(GE)이 평면에서 볼 때 홈부(GT) 내에만 설치되어 있는 경우를 설명하였다. 그러나, 이것에 한정된 것이 아니고, 게이트 전극(GE) 중 적어도 드레인 영역(DR) 측의 영역이 평면에서 볼 때 홈부(GT) 내에 설치되어 있는 구조이어도 된다. 즉, 게이트 전극(GE) 중 소스 영역(SR) 측의 영역이 평면에서 볼 때 홈부(GT)의 외측에 설치되어도 된다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 필요도 없다.
또한, 이상의 실시 형태에는, 하기에 나타내는 발명도 개시되어 있다.
(부기 1) 반도체층 중 서로 이격한 위치에 제1 도전형의 불순물을 도입하여 소스 오프셋 영역 및 드레인 오프셋 영역을 형성하는 오프셋 영역 형성 공정과, 상기 반도체층 중 적어도 평면에서 볼 때 상기 소스 오프셋 영역 및 상기 드레인 오프셋 영역의 사이의 위치에, 평면에서 볼 때 상기 소스 오프셋 영역으로부터 상기 드레인 오프셋 영역을 향하는 방향에 홈부를 형성하는 홈부 형성 공정과, 상기 홈부의 측면 및 저면에 게이트 절연막을 형성하는 게이트 절연막 형성 공정과, 상기 반도체층 위 및 상기 홈부 내 중 상기 게이트 절연막에 접하도록 도전성 재료를 형성하고, 상기 도전성 재료의 표층을 제거함으로써, 평면에서 볼 때 상기 홈부 내에만 게이트 전극을 형성하는 게이트 전극 형성 공정과, 상기 반도체 기판 중 상기 소스 오프셋 영역에 접하는 위치와, 상기 드레인 영역에 접하여 상기 소스 오프셋 영역으로부터 이격한 위치에, 상기 소스 오프셋 영역 및 상기 드레인 오프셋 영역보다 고농도의 제1 도전형의 불순물을 도입하고, 각각 소스 영역 및 드레인 영역을 형성하는 소스 드레인 영역 형성 공정을 구비하는 반도체 장치의 제조 방법.
(부기 2) 부기 1에 기재된 반도체 장치의 제조 방법에 있어서, 상기 오프셋 영역 형성 공정보다 전에, 상기 소스 영역 및 상기 드레인 영역보다 깊은 위치에 제1 도전형과 반대인 제2 도전형의 매립 영역을 형성하는 매립 영역 형성 공정을 더 구비하고, 상기 홈부 형성 공정에 있어서, 상기 홈부의 저면을 상기 매립 영역에 인입하게 하는 반도체 장치의 제조 방법.
(부기 3) 반도체층 중 서로 이격한 위치에 제1 도전형의 불순물을 도입하여 소스 오프셋 영역 및 드레인 오프셋 영역을 형성하는 오프셋 영역 형성 공정과, 상기 반도체층 중 적어도 평면에서 볼 때 상기 소스 오프셋 영역 및 상기 드레인 오프셋 영역의 사이의 위치에, 평면에서 볼 때 상기 소스 오프셋 영역으로부터 상기 드레인 오프셋 영역을 향하는 방향에 홈부를 형성하는 홈부 형성 공정과, 상기 홈부의 측면 및 저면에 게이트 절연막을 형성하는 게이트 절연막 형성 공정과, 상기 반도체층 위 및 상기 홈부 내 중 상기 게이트 절연막에 접하도록 도전성 재료를 형성하고, 상기 도전성 재료의 표층을 제거함으로써, 게이트 전극을 형성하는 게이트 전극 형성 공정과, 상기 반도체 기판 중 상기 소스 오프셋 영역에 접하는 위치와, 상기 드레인 영역에 접하여 상기 소스 오프셋 영역으로부터 이격한 위치에, 상기 오프셋 영역보다 고농도의 제1 도전형의 불순물을 도입하고, 각각 소스 영역 및 드레인 영역을 형성하는 소스 드레인 영역 형성 공정을 구비하고, 상기 오프셋 영역 형성 공정보다 전에, 상기 소스 영역 및 상기 드레인 영역보다 깊은 위치에 제1 도전형과 반대인 제2 도전형의 매립 영역을 형성하는 매립 영역 형성 공정을 더 구비하고, 상기 홈부 형성 공정에 있어서, 상기 홈부의 저면을 상기 매립 영역에 인입하게 하는 반도체 장치의 제조 방법.
(부기 4) 부기 2에 기재된 반도체 장치의 제조 방법에 있어서, 상기 매립 영역 형성 공정에 있어서, 반도체 기판에 상기 매립 영역을 형성하고, 상기 매립 영역 형성 공정 후에, 상기 반도체 기판상에 상기 반도체층을 에피택셜 성장시키는 공정을 더 구비하는 반도체 장치의 제조 방법.
(부기 5) 부기 1에 기재된 반도체 장치의 제조 방법에 있어서, 상기 홈부 형성 공정보다 전에, 상기 반도체층 중 평면에서 볼 때 상기 소스 영역 및 상기 드레인 영역의 사이의 위치에 필드 절연막을 형성하는 필드 절연막 공정을 더 구비하고, 상기 홈부 형성 공정에 있어서, 상기 홈부를 평면에서 볼 때 상기 필드 절연막의 내부에 형성하는 반도체 장치의 제조 방법.
(부기 6) 부기 5에 기재된 반도체 장치의 제조 방법에 있어서, 상기 필드 절연막 형성 공정에 있어서, 상기 필드 절연막 중 상기 소스 영역 및 상기 드레인 영역을 형성하는 영역에 개구부를 형성하고, 상기 소스 드레인 영역 형성 공정에 있어서, 상기 게이트 절연막, 상기 게이트 전극 및 상기 필드 절연막을 마스크로서, 상기 개구부에 상기 소스 영역 및 상기 드레인 영역을 형성하는 반도체 장치의 제조 방법.
(부기 7) 부기 1에 기재된 반도체 장치의 제조 방법에 있어서, 상기 게이트 절연막 형성 공정에 있어서, 상기 홈부의 측면 및 저면을 열산화시킴으로써, 상기 게이트 절연막을 형성하는 반도체 장치의 제조 방법.
(부기 8) 부기 1에 기재된 반도체 장치의 제조 방법에 있어서, 상기 게이트 전극 형성 공정에 있어서, 상기 도전성 재료의 표층만을 열산화하고, 산화된 당해 표층을 제거함으로써, 상기 게이트 전극을 형성하는 반도체 장치의 제조 방법.
SD 반도체 장치
SUB 반도체 기판
SL 반도체층
BR 매립 영역
SR 소스 영역
DR 드레인 영역
SOS 소스 오프셋 영역
DOS 드레인 오프셋 영역
WL1 P형 웰 영역(N형 웰 영역)
WL2 N형 웰 영역(N형 웰 영역)
FIF 필드 절연막
GT 홈부
GI 게이트 절연막
GE 게이트 전극
BG1 백 게이트 영역
VA 콘택트 비아
IC1 배선
NO 자연 산화막
CM 도전성 재료
C1 콘덴서
C2 표시 셀
TR1 트랜지스터
TR2 트랜지스터
TR3 트랜지스터
IR1 주입 영역
IR2 주입 영역
SUB 반도체 기판
SL 반도체층
BR 매립 영역
SR 소스 영역
DR 드레인 영역
SOS 소스 오프셋 영역
DOS 드레인 오프셋 영역
WL1 P형 웰 영역(N형 웰 영역)
WL2 N형 웰 영역(N형 웰 영역)
FIF 필드 절연막
GT 홈부
GI 게이트 절연막
GE 게이트 전극
BG1 백 게이트 영역
VA 콘택트 비아
IC1 배선
NO 자연 산화막
CM 도전성 재료
C1 콘덴서
C2 표시 셀
TR1 트랜지스터
TR2 트랜지스터
TR3 트랜지스터
IR1 주입 영역
IR2 주입 영역
Claims (14)
- 반도체층과, 상기 반도체층에 서로 이격하여 설치된 제1 도전형의 소스 영역 및 드레인 영역과, 상기 반도체층 중 상기 소스 영역에 접하고, 상기 소스 영역 및 상기 드레인 영역보다 저농도로 형성된 제1 도전형의 소스 오프셋 영역과, 상기 반도체층 중 상기 드레인 영역에 접하고, 상기 소스 오프셋 영역으로부터 이격하여 배치되고, 상기 소스 영역 및 상기 드레인 영역보다 저농도로 형성된 제1 도전형의 드레인 오프셋 영역과, 상기 반도체층 중 적어도 평면에서 볼 때 상기 소스 오프셋 영역 및 상기 드레인 오프셋 영역의 사이에 설치되고, 평면에서 볼 때 상기 소스 오프셋 영역으로부터 상기 드레인 오프셋 영역을 향하는 방향으로 설치된 홈부와, 상기 홈부의 측면 및 저면을 덮는 게이트 절연막과, 평면에서 볼 때 상기 홈부 내에만 설치되고, 상기 게이트 절연막에 접하는 게이트 전극과, 상기 소스 영역 및 상기 드레인 영역보다 깊은 위치에 설치된 제1 도전형과 반대인 제2 도전형의 매립 영역을 구비하는 반도체 장치.
- 제1항에 있어서,
상기 홈부의 저면은 상기 매립 영역에 인입하고 있는 반도체 장치. - 반도체층과, 반도체층에 서로 이격하여 설치된 제1 도전형의 소스 영역 및 드레인 영역과, 상기 반도체층 중 상기 소스 영역에 접하고, 상기 소스 영역 및 상기 드레인 영역보다 저농도로 형성된 제1 도전형의 소스 오프셋 영역과, 상기 반도체층 중 상기 드레인 영역에 접하고, 상기 소스 오프셋 영역으로부터 이격하여 배치되고, 상기 소스 영역 및 상기 드레인 영역보다 저농도로 형성된 제1 도전형의 드레인 오프셋 영역과, 상기 반도체층 중 적어도 평면에서 볼 때 상기 소스 오프셋 영역 및 상기 드레인 오프셋 영역의 사이에 설치되고, 평면에서 볼 때 상기 소스 오프셋 영역으로부터 상기 드레인 오프셋 영역을 향하는 방향으로 설치된 홈부와, 상기 홈부의 측면 및 저면을 덮는 게이트 절연막과, 상기 게이트 절연막에 접하는 게이트 전극과, 상기 소스 영역 및 상기 드레인 영역보다 깊은 위치에 설치된 제1 도전형과 반대인 제2 도전형의 매립 영역을 구비하고, 상기 홈부의 저면은 상기 매립 영역에 인입하고 있는 반도체 장치.
- 제1항에 있어서,
상기 반도체층 중 평면에서 볼 때 상기 소스 영역 및 상기 드레인 영역의 사이에 설치된 필드 절연막을 더 구비하고, 상기 홈부는, 평면에서 볼 때 상기 필드 절연막의 내부에 설치되어 있는 반도체 장치. - 제4항에 있어서,
상기 필드 절연막은, LOCOS(local oxidation of silicon)법에 의해 형성되어 있는 반도체 장치. - 제1항에 있어서,
상기 홈부는, 상기 소스 영역으로부터 상기 드레인 영역을 향하는 방향에 대하여 수직인 방향으로 복수 설치되어 있는 반도체 장치. - 제1항에 있어서,
상기 반도체층은, 반도체 기판 상에 에피택셜 성장에 의해 형성되고, 상기 매립 영역은, 적어도 상기 반도체 기판의 상면으로부터 깊은 위치에 형성되어 있는 반도체 장치. - 제7항에 있어서,
상기 홈부의 저면은, 상기 반도체 기판의 상면보다 깊은 위치에 형성되어 있는 반도체 장치. - 제1항에 있어서,
상기 반도체층 중 적어도 평면에서 볼 때 상기 소스 오프셋 영역 및 상기 드레인 오프셋 영역의 사이에서, 또한, 단면에서 볼 때 상기 홈부와 겹치게 설치된 제2 도전형의 웰 영역을 더 구비하고, 제2 도전형의 상기 매립 영역은, 제2 도전형의 상기 웰 영역보다 고농도로 형성되어 있는 반도체 장치. - 제1항에 있어서,
상기 게이트 절연막은, 실리콘의 열산화막을 포함하는 반도체 장치. - 제1항에 있어서,
상기 게이트 전극은, 폴리실리콘을 포함하는 반도체 장치. - 제1항에 있어서,
상기 매립 영역은, N형이며, Sb를 포함하는 반도체 장치. - 제1항에 있어서,
상기 매립 영역은, P형이며, B를 포함하는 반도체 장치. - 제1항에 있어서,
제1 상기 소스 영역, 제1 상기 드레인 영역, 상기 소스 오프셋 영역, 상기 드레인 오프셋 영역 및 상기 홈부에 설치된 제1 상기 게이트 절연막 및 제1 상기 게이트 전극을 구비하는 제1 트랜지스터와, 상기 반도체층에 서로 이격하여 설치된 제1 도전형 또는 제2 도전형의 제2 소스 영역 및 제2 드레인 영역과, 상기 제2 소스 영역 및 상기 제2 드레인 영역에 끼워져 있는 위치 상에 설치된 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 설치된 제2 게이트 전극을 구비하는 제2 트랜지스터를 구비하고, 상기 제2 트랜지스터는, 상기 제1 트랜지스터와 동일한 상기 반도체층에 설치되고, 평면에서 볼 때 상기 제1 트랜지스터와 다른 위치에 설치되어 있는 반도체 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2012-071077 | 2012-03-27 | ||
| JP2012071077A JP5852913B2 (ja) | 2012-03-27 | 2012-03-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20130110088A true KR20130110088A (ko) | 2013-10-08 |
Family
ID=49233750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130032353A KR20130110088A (ko) | 2012-03-27 | 2013-03-26 | 반도체 장치 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8994100B2 (ko) |
| JP (1) | JP5852913B2 (ko) |
| KR (1) | KR20130110088A (ko) |
| CN (1) | CN103367443A (ko) |
| TW (1) | TW201347186A (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016204794A1 (en) * | 2015-06-19 | 2016-12-22 | Intel Corporation | Vertical transistor using a through silicon via gate |
| CN109216440B (zh) * | 2018-09-17 | 2021-08-17 | 电子科技大学 | 具有双向电平传输的凹槽型漏极结构的mosfet器件 |
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Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6118149A (en) | 1997-03-17 | 2000-09-12 | Kabushiki Kaisha Toshiba | Trench gate MOSFET |
| US5889293A (en) * | 1997-04-04 | 1999-03-30 | International Business Machines Corporation | Electrical contact to buried SOI structures |
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| KR20090056429A (ko) * | 2007-11-30 | 2009-06-03 | 주식회사 동부하이텍 | 반도체 소자 및 이의 제조방법 |
| JP5159365B2 (ja) | 2008-02-26 | 2013-03-06 | セイコーインスツル株式会社 | 半導体装置およびその製造方法 |
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| US7879686B2 (en) * | 2009-01-16 | 2011-02-01 | Infineon Technologies Austria Ag | Semiconductor device and method for manufacturing |
| JP5341639B2 (ja) * | 2009-06-26 | 2013-11-13 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2011071233A (ja) * | 2009-09-24 | 2011-04-07 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
-
2012
- 2012-03-27 JP JP2012071077A patent/JP5852913B2/ja not_active Expired - Fee Related
-
2013
- 2013-02-12 US US13/765,502 patent/US8994100B2/en active Active
- 2013-02-17 CN CN2013100596212A patent/CN103367443A/zh active Pending
- 2013-02-25 TW TW102106592A patent/TW201347186A/zh unknown
- 2013-03-26 KR KR1020130032353A patent/KR20130110088A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| CN103367443A (zh) | 2013-10-23 |
| US20130256792A1 (en) | 2013-10-03 |
| TW201347186A (zh) | 2013-11-16 |
| JP2013206923A (ja) | 2013-10-07 |
| US8994100B2 (en) | 2015-03-31 |
| JP5852913B2 (ja) | 2016-02-03 |
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| Date | Code | Title | Description |
|---|---|---|---|
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