以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
(第1の実施形態)
次に、図1から図4を用い、第1の実施形態に係る半導体装置SDについて説明する。
第1の実施形態の半導体装置SDは、半導体層SL、ソース領域SR、ドレイン領域DR、ソースオフセット領域SOS、ドレインオフセット領域DOS、溝部GT、ゲート絶縁膜GI、ゲート電極GEおよび埋め込み領域BRを備えている。第1導電型のソース領域SRおよびドレイン領域DRは、半導体層SLに互いに離間して設けられている。第1導電型のソースオフセット領域SOSは、半導体層SLのうちソース領域SRに接して、ソース領域SRおよびドレイン領域DRよりも低濃度で形成されている。第1導電型のドレインオフセット領域DOSは、半導体層SLのうちドレイン領域DRに接して、ソースオフセット領域SOSから離間して配置され、ソース領域SRおよびドレイン領域DRよりも低濃度で形成されている。溝部GTは、半導体層SLのうち少なくとも平面視でソースオフセット領域SOSおよびドレインオフセット領域DOSの間に設けられ、平面視でソースオフセット領域SOSからドレインオフセット領域DOSに向かうソースドレイン方向に設けられている。ゲート絶縁膜GIは、溝部GTの側面および底面を覆っている。ゲート電極GEは、少なくとも溝部GT内に設けられ、ゲート絶縁膜GIに接している。コンタクトGCは、ゲート電極GEに接している。また、コンタクトGCは、平面視でソースドレイン方向に伸びる溝部GT内の中心線に対してソースドレイン方向に垂直な第1方向にずれて配置されているとともに、平面視で溝部GT内に設けられている。以下、詳細を説明する。
以下において、「第1導電型」はP型であり、「第2導電型」はN型である場合を説明する。第1の実施形態は、この場合に限定されるものではなく、「第1導電型」はN型であり、「第2導電型」はP型であってもよい。
まず、図1を用い、第1の実施形態に係る半導体装置SDの概略を説明する。図1は、第1の実施形態に係る半導体装置SDの構成を示す斜視図である。図1のように、半導体基板SUB上には、半導体層SLが設けられている。半導体基板SUBは、たとえば、P型のシリコン基板である。
半導体基板SUBには、N型の埋め込み領域BRが設けられている。埋め込み領域BRは、少なくとも半導体基板SUBの上面から深い位置に形成されている。ここでは、埋め込み領域BRは、半導体基板SUBの上層側に形成されている。
半導体層SLは、半導体基板SUB上にエピタキシャル成長により形成されている。半導体層SLは、たとえば、エピタキシャル成長させたP型のシリコン層である。このように、半導体層SLをエピタキシャル成長により形成することにより、半導体層SLの上面からイオン注入では形成できない程度に深い位置に、N型の埋め込み領域BRを形成することができる。
図1で示されているように、半導体層SLには、P型の不純物が注入されたソース領域SR、P型ウェル領域WL1およびソースオフセット領域SOSと、N型の不純物が注入されたN型のウェル領域(N型ディープウェル領域DWL)とが設けられている。図示されていない領域には、N型のディープウェル領域DWLを挟んで対称な位置に、P型の不純物が注入されたドレイン領域DR、P型ウェル領域WL1およびドレインオフセット領域DOSが設けられている。
半導体層SLの表層付近のうち、平面視でソース領域SRおよびドレイン領域DRの間には、フィールド絶縁膜FIFが設けられている。フィールド絶縁膜FIFは、たとえば、LOCOS(Local Oxidation of Silicon)法により形成されている。これにより、安価な装置で、容易にフィールド絶縁膜FIFを形成することができる。なお、フィールド絶縁膜FIFは、STI(Shallow Trench Isolation)法により形成されていてもよい。
溝部GTは、平面視でフィールド絶縁膜FIFの内部に設けられている。後述するようにソースオフセット領域SOSおよびドレインオフセット領域DOSに加えてフィールド絶縁膜FIFが設けられていることにより、半導体装置SDの耐圧を向上させることができる。
また、溝部GTは、たとえば半導体基板SUBの法線方向(Z軸方向)に設けられている。溝部GTは、ソース領域SR(またはドレイン領域DR)が延在する方向(図2のY方向)に等間隔に複数設けられている。ゲート電極GEは、少なくとも溝部GT内に設けられている。ここでは、たとえば、ゲート電極GEは、平面視で溝部GT内のみに設けられている。これにより、溝部GTの上端付近に電界が集中することを抑制できる。また、溝部GTの側面および底面には、ゲート絶縁膜GIが設けられている。溝部GT内には、ゲート絶縁膜GIに接してゲート電極GEが埋設されている。従って、溝部GTはゲート電極構造を構成する。
平面視でゲート電極GEと重なる位置には、ビアVAが設けられている。ここで、半導体層SL等に接する「ビアVA」のうち、ゲート電極GEに接するものを「コンタクトGC」と呼ぶ。配線IC1は、コンタクトGCを介して、ゲート電極GEに接続している。
第1の実施形態は、上記した溝部GT内のみに設けられたゲート電極GEに安定的に接続するために、コンタクトGCは、以下のように配置されている。ここで、コンタクトGCは、ゲート電極GEに接し、平面視で溝部GT内に設けられている。また、後述する図4のように、コンタクトGCは、平面視でソースドレイン方向に伸びる溝部GT内の中心線に対してソースドレイン方向に垂直な第1方向にずれて配置されている。これにより、コンタクト抵抗の上昇を抑制するとともに、溝部GTの端部付近の耐圧を向上させることができる。このコンタクトGCの配置等については、詳細を後述する。
ここでは、たとえば、ゲート電極GEに接続されている配線IC1は、図のX方向に延在して設けられている。なお、ソース領域SRおよびドレイン領域DRは、図示されていない領域に設けられたビアVAを介して、配線IC1に接続されている。また、図示されていないが、ビアVAのうち、バックゲート領域BGに接するものを「バックゲートコンタクトBGC」として区別する。
図2は、第1の実施形態に係る半導体装置SDの構成を示す平面図である。図3は、第1の実施形態に係る半導体装置の構成を示す断面図であり、図3(a)は、図2のA−A'線断面図である。図3(b)は、図2のB−B'線断面図であり、図3(c)は、図2のC−C'線断面図である。図2のように、P型のソース領域SRおよびドレイン領域DRは、半導体層SLのうち平面視で互いにX方向に離間して設けられている。また、溝部GTに形成されたゲート電極GEは互いに平行に設けられている。ソース領域SRおよびドレイン領域DRに注入されているP型不純物は、たとえば、B(ボロン)である。
平面視でソース領域SRおよびドレイン領域DRとそれぞれ重なるように、P型ウェル領域WL1が設けられていても良い。ソース領域SRおよびドレイン領域DRは、それぞれ半導体基板SUB内でP型ウェル領域WL1で囲まれるように設けられ、かつ、それぞれ平面視でP型ウェル領域WL1内に設けられている。P型ウェル領域WL1には、たとえば、ソース領域SRおよびドレイン領域DRと同一の不純物が注入されている。
P型のソースオフセット領域SOSは、半導体層SLのうちソース領域SRに接している。ここでは、ソース領域SRは、半導体基板内でソースオフセット領域SOSで囲まれるように設けられ、かつ、平面視でソースオフセット領域SOS内に設けられている。また、ソースオフセット領域SOSは、半導体基板内でP型ウェル領域WL1を介して、ソース領域SRに接している。ソースオフセット領域SOSは、ソース領域SRおよびドレイン領域DRよりも低濃度で形成されている。
P型のドレインオフセット領域DOSは、半導体層SLのうちドレイン領域DRに接している。ここでは、ドレイン領域DRは、半導体基板内でドレインオフセット領域DOSで囲まれるように設けられ、かつ、平面視でドレインオフセット領域DOS内に設けられている。また、ドレインオフセット領域DOSは、半導体基板内でP型ウェル領域WL1を介して、ドレイン領域DRに接している。ドレインオフセット領域DOSは、ソースオフセット領域SOSから離間して設けられている。ドレインオフセット領域DOSは、ソース領域SRおよびドレイン領域DRよりも低濃度で形成されている。ソースオフセット領域SOSおよびドレインオフセット領域DOSに注入されているP型不純物は、たとえば、B(ボロン)である。
平面視で(X方向において)ソースオフセット領域SOSおよびドレインオフセット領域DOSの間には、N型不純物が注入されたN型のディープウェル領域DWLが設けられている。溝部GTの深さ方向(図1のZ方向のうち下方向)において、N型のディープウェル領域DWLのゲート絶縁膜GIに隣接する領域は、いわゆるチャネル領域である。ソースオフセット領域SOSおよびドレインオフセット領域DOSの間のN型のディープウェル領域DWLで、溝部GTの側面の形成されるゲート絶縁膜GIにY方向に隣接する領域は、いわゆるチャネル領域として作用する。
溝部GTは、半導体層SLのうち、少なくとも平面視でソースオフセット領域SOSおよびドレインオフセット領域DOSの間に設けられている。溝部GT内には、ゲート絶縁膜GIおよびゲート電極GEが設けられ、ゲート電極構造が構成されている。
溝部GTは、平面視でソースオフセット領域SOSまたはドレインオフセット領域DOS側に入り込んでいても良い。後述するように、N型のディープウェル領域DWLのチャネル領域は、ソースオフセット領域SOSおよびドレインオフセット領域DOSの間において、溝部GTの深さ方向に延在して形成されている。なお、高耐圧を得るためには、溝部GTは、ソース領域SRおよびドレイン領域DRに接していないことが好ましい。
図2のように、溝部GTは、平面視でソースオフセット領域SOSからドレインオフセット領域DOSに向かうソースドレイン方向に設けられている。なお、「ソースオフセット領域SOSからドレインオフセット領域DOSに向かうソースドレイン方向」とは、図中のA−A'線方向(X方向)である。また、溝部GTは、平面視でソース領域SRおよびドレイン領域DRの間に設けられている。言い換えれば、溝部GTの側面は、電界が印加される方向と平行であることが好ましい。
溝部GTは、ソースドレイン方向に対して垂直な方向(Y方向)に、互いに離間して複数設けられている。ここでは、たとえば、複数の溝部GTは、等間隔に設けられている。溝部GTが複数設けられていることにより、素子の平面積を広げることなく、チャネル領域の面積を増加させることができる。
たとえば、溝部GTを挟んで対称な位置に、ソース領域SRおよびドレイン領域DRは配置されている。なお、溝部GTは、いずれか一方の不純物領域に接近して設けられていても良い。
溝部GTの間隔は、たとえば0.5μm以上5μm以下である。当該溝部GTの間隔は、0.8μm以上2.0μm以下であることがさらに好ましい。
溝部GTは、たとえば平面視で長方形である。溝部GTのうち平面視での端部は、曲面であってもよい。すなわち、溝部GTは、平面視で楕円形であってもよい。なお、溝部GTの側面は、平面視で直線状であることが好ましい。
以上のように、ソース領域SR、ソースオフセット領域SOS、ドレイン領域DR、ドレインオフセット領域DOS、ゲート絶縁膜GIおよびゲート電極GEは、FET(Field Effect Transistor)を形成している。当該FETは、複数設けられていても良く、対称な位置に交互に配置されていてもよい。この場合、第2のゲート電極GEは、第1のゲート電極GEに対して、平面視で第1のドレイン領域DRを挟んで対称な位置に設けられている。第2のソース領域SRは、第1のドレイン領域DRに対して、平面視で第2のゲート電極GEを挟んで対称な位置に設けられている。
図2のように、N型のバックゲート領域BGは、平面視で溝部GT(ゲート電極GEおよびゲート絶縁膜GIを含む)、ソースオフセット領域SOS、ドレインオフセット領域DOS、ソース領域SRおよびドレイン領域DRを囲むように設けられている。N型のバックゲート領域BGは、たとえばソース領域SRおよびドレイン領域DRから離間して設けられている。バックゲート領域BGは、フィールド絶縁膜FIFの開口部(符号不図示)内に設けられている。また、溝部GTは、設計上、平面視でバックゲート領域BGが囲む領域の中心線に対して線対称に配置されている。
N型のバックゲート領域BGは、チャネル領域の電位を安定化させるために、たとえば電源電圧に固定されている。上記したようにFETが複数設けられている場合は、複数のFETを含む論理回路が形成された領域の外側を囲むように設けられている。なお、平面視でN型のバックゲート領域BGと重なる位置の下方に接して、N型ウェル領域(WL2)がさらに設けられていても良い。
図3は、第1の実施形態に係る半導体装置の構成を示す断面図である。図3(a)は、図2のA−A'線断面図である。
図3(a)のように、上述のように、半導体基板SUBの上層側には、N型の埋め込み領域BRが設けられている。N型の埋め込み領域BRは、ソース領域SRおよびドレイン領域DRよりも深い位置に設けられている。N型の埋め込み領域BRに導入されているN型の不純物は、たとえばSb(アンチモン)である。N型の埋め込み領域BRは平面視でFET形成領域を囲むように設けられ、例えばN型のバックゲート領域BGと電気的に接続される。
たとえば、N型の埋め込み領域BRは、N型のディープウェル領域DWLよりも高濃度に形成されている。また、N型の埋め込み領域BRのうちP型不純物濃度は、少なくとも半導体基板SUBのうちP型不純物濃度よりも高いことが好ましい。
半導体基板SUB上には、半導体層SLが設けられている。したがって、半導体基板SUBと半導体層SLとの間には界面が形成されている。半導体層SLの膜厚は、たとえば1μm以上20μm以下である。さらに、半導体層SLの膜厚は、たとえば5μm以上10μm以下であることが好ましい。
また、上述のように、半導体層SLには、P型のソース領域SR、P型ウェル領域WL1、P型のソースオフセット領域SOS、N型のディープウェル領域DWL、P型のドレイン領域DR、P型ウェル領域WL1およびP型のドレインオフセット領域DOSが設けられている。
P型のソースオフセット領域SOSおよびP型のドレインオフセット領域DOSは、たとえば、N型の埋め込み領域BRに接している。また、N型のディープウェル領域DWLは、たとえば、N型の埋め込み領域BRに接している。N型のディープウェル領域DWLには、たとえばN型不純物としてP(リン)が導入されている。
N型のディープウェル領域DWLは、半導体層SLのうち少なくとも平面視でソースオフセット領域SOSおよびドレインオフセット領域DOSの間に設けられている。また、N型のディープウェル領域DWLは、半導体層SLのうち断面視で溝部GTと重なるように設けられている。上述のように、N型の埋め込み領域BRは、N型のディープウェル領域DWLよりも高濃度に形成されている。これにより、溝部GTがN型の埋め込み領域BRに入り込んだ部分において、安定的に電界が集中することを抑制することができる。
図3(a)のように、フィールド絶縁膜FIFは、半導体層SLのうち平面視でソース領域SRおよびドレイン領域DRの間に設けられている。フィールド絶縁膜FIFは、半導体層SLのうち平面視でチャネル領域と重なる位置に設けられている。フィールド絶縁膜FIFは、ソースオフセット領域SOS、N型のディープウェル領域DWLおよびドレインオフセット領域DOS上に設けられている。フィールド絶縁膜FIFの開口部(符号不図示)には、ソース領域SRおよびドレイン領域DRが形成されている。
また、図3(a)のように、フィールド絶縁膜FIFおよび半導体層SL上には、層間絶縁膜IF1が設けられている。層間絶縁膜IF1は、たとえば、たとえば、SiO2、SiON、SiOC、SiOCH、SiCOHまたはSiOFなどである。
フィールド絶縁膜FIFの厚さは、たとえば0.2μm以上1μm以下である。
層間絶縁膜IF1のうち、平面視でソース領域SRまたはドレイン領域DRと重なる位置に、ビアVAが設けられている。ビアVAは、ソース領域SRまたはドレイン領域DRに接している。
層間絶縁膜IF1上には、複数の配線IC1が設けられている。各々の配線IC1は、ビアVAを介して、上記したソース領域SRまたはドレイン領域DRに接続されている。
ここでは、ビアVAおよび配線IC1は、個別に形成されている。ビアVAおよび配線IC1は、たとえばAlを含んでいる。なお、ビアVAおよび配線IC1は、異なる材料で形成されていてもよい。ビアVAまたは配線IC1は、たとえば、CuまたはWであってもよい。その他、ビアVAの側面並びに底面、および配線IC1の底面および上面にはバリアメタル層(不図示)が設けられていてもよい。
図3(b)は、図2のB−B'線断面図である。図3(b)のように、溝部GTは、平面視でソースオフセット領域SOSおよびドレインオフセット領域DOSの間に設けられている。溝部GTは、ソース領域SRおよびドレイン領域DRの間に設けられたフィールド絶縁膜FIFを貫通して設けられている。
溝部GTの側面および底面には、ゲート絶縁膜GIが設けられている。ゲート絶縁膜GIは、たとえば、シリコンの熱酸化膜を含んでいる。ゲート絶縁膜GIを熱酸化により形成することにより、溝部GTの側面および底面にピンホールが形成されることを抑制することができる。なお、ゲート絶縁膜GIは複数層により形成されていてもよい。
ゲート絶縁膜GIの膜厚は、たとえば100nm以上1μm以下である。好ましくは、ゲート絶縁膜GIの膜厚は、たとえば300nm以上500nm以下である。上述した溝部GTの底面は、たとえば半導体基板SUBの上面からゲート絶縁膜GIの膜厚の二倍以上の深さまで形成されている。
ゲート電極GEは、ゲート絶縁膜GIに接している。ここでは、溝部GTの内部は、ゲート電極GEによって埋め込まれている。さらに、ゲート電極GEは、平面視で溝部GT内のみに設けられている。ゲート電極GEは、平面視で溝部GTの外側にはみ出していない。言い換えれば、ゲート電極GEは、平面視で溝部GTの外側の位置には、溝部GTの内部から一体として形成されていない。平面視で、ゲート電極GEの上端部付近は半導体層SLの表面上に延在しないように構成される。平面視で、半導体層SLの表面付近において、ゲート電極GEの上端部付近は、ソースオフセット領域SOS、ドレインオフセット領域DOSおよびN型のディープウェル領域DWLと重なる位置上に延在してないように、溝の上端部より内側の位置に設けられる。これにより、溝部GTの上端付近において、電界が集中することを抑制することができる。
ゲート電極GEは、たとえばポリシリコンである。当該ポリシリコンのゲート電極GEは、CVD(Chemical Vapor Deposition)法により形成されている。これにより、溝部GT内に安定的にゲート電極GEを埋め込むことができる。
溝部GTは、平面視でフィールド絶縁膜FIFの内側に設けられている。言い換えれば、フィールド絶縁膜FIFの開口部(符号不図示)は、溝部GTから離間した位置に設けられている。すなわち、ソース領域SRおよびドレイン領域DRは、ゲート電極GEから離間した位置に形成されている。これにより、FETを高耐圧化させることができる。なお、ドレイン領域DRのみがゲート電極GEから離間した位置に形成されていてもよい。
溝部GTの底面は、N型の埋め込み領域BRに入り込んでいる。ここでは、溝部GTの底面は、N型の埋め込み領域BRの上面より深い位置に形成されている。これにより、当該溝部GTの底面が埋め込み領域BRに入り込んだ部分は、P型チャネル領域として機能しない。したがって、当該溝部GTの底面が埋め込み領域BRに入り込んだ部分では、電界が集中することを抑制することができる。
溝部GTの下端側の角部は、R形状であってもよい。ここでは、たとえば、上記したゲート絶縁膜GIを熱酸化によって形成することにより、溝部GTの下端側の角部は、R形状に形成されている。なお、当該角部は、直角であってもよい。
図3(b)のように、半導体層SL、フィールド絶縁膜FIFおよびゲート電極GE上には、層間絶縁膜IF1が設けられている。層間絶縁膜IF1のうち、平面視でゲート電極GEと重なる位置には、コンタクトGC(ビアVA)が設けられている。コンタクトGCは、ゲート電極GEに接している。たとえば一つの溝部GTに設けられたゲート電極GEに対して、複数のコンタクトGCが接している。層間絶縁膜IF1上のうち、平面視でゲート電極GEと重なる位置には、配線IC1が設けられている。当該配線IC1は、コンタクトGCを介して、ゲート電極GEに接続されている。
図3(c)は、図2のC−C'線断面図である。図3(c)のように、第1の実施形態では、溝部GTの側面に接する領域のうち、半導体層SLの上面から埋め込み領域BRの上面までの領域がチャネル領域である。溝部GTは、ソースドレイン方向に垂直な方向(C−C'線方向)に複数設けられている。たとえば、複数の溝部GTは、当該方向に等間隔に配置されている。このような構造であることにより、半導体装置SDの平面積を拡大することなく、チャネル領域の面積を増加させることができる。すなわち、半導体装置SDのオン抵抗を低下させることができる。
図示されていない領域において、層間絶縁層IF1および配線IC1上には、さらに複数の配線層が形成されていてもよい。すなわち、多層配線構造が形成されていてもよい。多層配線構造の最上層には、たとえばバンプ電極(不図示)またはCuピラー(不図示)が形成されていてもよい。
次に、図4、図5を用い、溝部GTおよびコンタクトGCの配置及び形状について説明する。図4は、図3(c)を拡大した模式的な断面図である。図4において、ソースドレイン方向(X方向)に垂直な方向(Y方向)は、横方向である。ここで、溝部GTのY方向の中心線Ycから、Y方向を「第1方向」とし、第1方向と反対方向を「第2方向」とする。
図4のように、第1方向においても、ゲート電極GEは、平面視で溝部GTの外側にはみ出していない。ゲート電極GEの上端には、コンタクトGCが接している。
ここで、たとえば、ゲート電極GEのうち断面視で溝部GTの上端部には、凹部が形成されている。この凹部は、いわゆる「シーム」と呼ばれるものである。当該凹部は、ゲート電極GEの中心部に形成されることが多い。このような凹部にコンタクトGCが配置されたとき、ゲート電極GEの凹部とコンタクトGCとの間に微小な空洞が形成されてしまう可能性がある。このため、コンタクト抵抗が上昇する可能性がある。
そこで、第1の実施形態では、コンタクトGCは、断面視でゲート電極GE内の中心線Ycに対してたとえばソースドレイン方向に垂直な第1方向にずれて配置されている。上記のようなゲート電極GEの凹部を避けるようにコンタクトGCが接続されている。これにより、コンタクト抵抗の上昇を抑制することができる。
また、コンタクトGCの中心は、ゲート電極GEの凹部からずれて形成されている。これにより、少なくともコンタクトGCのうちゲート電極GEの凹部と重なる領域を縮小することができる。言い換えれば、良好なコンタクト面積を増やすことができる。
なお、ゲート電極GEの凹部形状は、製造条件によって変化する可能性がある。半導体装置SDの一部または全部に、凹部を有さないゲート電極GEが設けられていてもよい。換言すれば、必ずしもゲート電極GEの凹部は形成されていなくてもよい。第1の実施形態では、ゲート電極GEに凹部が形成された場合を想定して、意図的にコンタクトGCがずらして形成されている。これにより、ゲート電極GEの形状によらず、安定的にコンタクト抵抗の上昇を抑制することができる。なお、コンタクトGCの配置の詳細は後述する。
さらに、コンタクトGCは、平面視で溝部GT内に設けられている。言い換えれば、コンタクトGCも、溝部GTの外側に、はみ出していない。ミスアライメントによってコンタクトGCが溝部GTよりもはみ出した場合、コンタクトGCが半導体層SLのうち溝部GTの端部付近に接近することで電界が集中する可能性がある。したがって、コンタクトGCが平面視で溝部GT内に設けられていることにより、半導体層SLのうち溝部GTの端部付近に電界が集中することを抑制することができる。
また、ゲート電極GEのうち第1方向の上端幅WEUは、下端幅WEDよりも広い。これにより、コンタクトGCがゲート電極GEの中心からずれて配置されていても、コンタクトGCがゲート電極GEよりも外側にはみ出すことを抑制することができる。すなわち、安定的にコンタクトGCをゲート電極GEに接続することができる。なお、溝部GTの上端幅は、溝部の下端幅以下であってもよい。
ゲート電極GEは、フィールド絶縁膜FIFの上面以下の位置に形成されている。ゲート電極GEの上端は、半導体層SLの上面より上に位置している。
ここでは、たとえば、ゲート電極GEは、半導体層SLの上面よりも上方で、第1方向および反対の第2方向に広がっている。ゲート電極GEの側面は、溝部GTに接する半導体層SLの上端角部を中心に円弧上に傾斜している。ゲート電極GEの上端幅WEUは、ゲート電極GEのうち半導体層SLの上面の位置の幅よりも広い。この形状は、後述する製造工程において、フィールド絶縁膜FIFのうち溝部GTの位置に形成された開口の幅を溝部GTの上端の幅よりも広げることにより形成されている。
ここで、ゲート電極GEの幅が太くなるにつれてゲート電極GEの凹部は深くなる傾向にある。したがって、ゲート電極GEの上部のみが広がっていることにより、ゲート電極GEの凹部を深くすることなく、ゲート電極GEの上端幅を広げることができる。
具体的には、ゲート電極GEの上端幅WEUは、下端幅WEDよりも1.3倍以上2.5倍以下で広い。ゲート電極GEの上端幅WEUが上記下限値以上であることにより、コンタクトGCがゲート電極GEよりも外側にはみ出すことを抑制することができる。また、ゲート電極GEの上端幅WEUが上記上限値以下であることにより、溝部GTの上端付近において、電界が集中することを抑制することができる。
なお、上述したように、ゲート電極GEは平面視で溝部GT内のみに設けられているため、ゲート電極GEの上端幅WEUは、溝部GTの幅WGT以下である。具体的には、溝部GTの幅WGTは、たとえば0.5μm以上5μm以下である。当該幅は、0.6μm以上1.6μm以下であることがさらに好ましい。したがって、上記したゲート電極GEの上端幅WEUも、0.5μm以上5μm以下であり、好ましくは、0.6μm以上1.6μm以下である。
また、ゲート電極GEのうち第1方向または第1方向と反対の第2方向の端部は、半導体層SLの上面からゲート絶縁膜GIの膜厚以上に離間している。言い換えれば、ゲート電極GEの上端は、半導体層SLの上面からゲート絶縁膜GIの膜厚以上高いところに位置している。ゲート絶縁膜GIとフィールド絶縁膜FIFとの境界が不明確な場合、ここで基準となる「ゲート絶縁膜GIの膜厚」とは、半導体層SLの上面と平行な線を引いたときのゲート絶縁膜GIの側面間の距離により定義される。これにより、ゲート電極GEの端部が、ゲート電極GEのうち溝部GT内の部分よりも半導体層SLに接近することがない。したがって、溝部GTの上端部付近で電界が集中することを抑制することができる。
その他、フィールド絶縁膜FIFの厚さは、たとえばゲート絶縁膜GIの膜厚よりも厚い。
次に、図5、図6、及び図7を用い、コンタクトGCの配置について詳細を説明する。図5は、ミスアライメントが無い場合のコンタクトの配置を示す平面図である。図6は、ミスアライメントが生じている場合のコンタクトの配置を示す平面図である。図7は、ミスアライメントが生じている場合の溝部の配置を示す平面図である。
また、図5から図7は、ゲート電極GE、溝部GTおよびバックゲートBG付近のみを模式的に示している。図5および図6は、第1の実施形態のコンタクトGCの配置の一例を示している。図5および図6に示した溝部GTは、複数設けられている溝部GTうち、たとえば中心に位置する溝部GTである。
なお、図5から図7において、上方向をソースドレイン方向に垂直な第1方向としている。また、後述する各種距離は、第1方向を正とした値である。
図5のように、コンタクトGCは、同一のゲート電極GEに対して複数設けられている。コンタクトGCのうち、第1のコンタクトGC1は、平面視でソースドレイン方向に伸びる溝部GT内の中心線に対してソースドレイン方向に垂直な第1方向にずれて配置されている。一方、第2のコンタクトGC2は、第1方向と反対の第2方向にずれて配置されている。このように、たとえば、第1のコンタクトGC1および第2のコンタクトGC2は、ゲート電極GEの中心を挟んで互いに離間して設けられている。これにより、後述するコンタクト形成工程において、何れの方向にミスアライメントが生じた場合であっても、安定的にコンタクトGCをゲート電極GEに接続することができる。
ここでは、たとえば、第1のコンタクトGC1および第2のコンタクトGC2は、千鳥状に配置されている。隣接する第1のコンタクトGC1および第2のコンタクトGC2の間の距離が所定距離だけ離間している。これにより、コンタクトのミスアライメントによりシーム上に実効的に配置されようといずれかのコンタクトが健全な抵抗値となり、ゲート電極に安定した電位を与えられる。
上述のように、図5は、ミスアライメントが無い場合を示している。すなわち、設計通りに配置された場合である。このとき、たとえば、第1のコンタクトGC1および第2のコンタクトGC2は、溝部GT内の中心線Ycに対して対称に配置されている。なお、ゲート電極GEの中心線は、溝部GT内の中心線Ycと等しい。
図5のように、第1のコンタクトGC1の中心は、第1方向に所定の距離dGCだけずれて配置されている。第2のコンタクトGC2の中心も、−dGCだけずれて配置されている。そして、コンタクト−溝部中心間の距離dGC、および第1のコンタクトGC1の中心と第2のコンタクトGC2の中心との間の距離lCSは、下記式(3)を満たす。
dGC=lCS/2 ・・・・(3)
また、コンタクトGCの直径ΦGCは、少なくとも溝部GTの幅WGT未満である。さらに、コンタクトGCの直径は、溝部GTの幅WGTの1/2倍未満であることが好ましい。これにより、安定的にコンタクトGCが溝部GTよりも外側にはみ出すことを抑制することができる。
また図5のように、溝部GTに対して平行に、バックゲート領域BGが設けられている。バックゲート領域BG内には、バックゲートコンタクトBGCが設けられている。バックゲートコンタクトBGCは、バックゲート領域BGに接している。バックゲートコンタクトBGCは、ゲート電極GEに接するコンタクトGCなどのビアVAと同一の層に設けられている。ミスアライメントが無い場合、たとえば、バックゲートコンタクトBGCの中心は、平面視でバックゲート領域BG内の中心線と重なっている。
なお、以下で基準となる「バックゲート領域BG内の中心線」とは、平面視でソースドレイン方向に伸びるバックゲート領域BG内の中心線のことである。また、バックゲート領域BGは、上述のように、フィールド絶縁膜FIFの非形成領域である。したがって、当該バックゲート領域BG内の中心線は、フィールド絶縁膜FIF非形成の中心線として定めても良い。
ミスアライメントが無い場合、上記したゲート電極GEに接するコンタクトGCは、基準となる所定のバックゲート領域BG内の中心線から距離dGBだけ離れた位置に配置されている。また、溝部GT内の中心線は、基準となる所定のバックゲート領域BG内の中心線から距離dTだけ離れた位置に配置されている。したがって、コンタクト−溝部中心間の距離dGC、コンタクト−バックゲート領域間の距離dGBおよび溝部−バックゲート領域間の距離dTは、下記式(4)を満たす。
dGC=dGB−dT ・・・・(4)
図6および図7は、コンタクトGC、バックゲートコンタクトBGCおよび溝部GTにミスアライメントが生じている場合を示している。図6および図7において、たとえば、コンタクトGC、バックゲートコンタクトBGCおよび溝部GTが図5で示した場合よりも第1方向にずれている。
図6において、バックゲートコンタクトBGCは、ミスアライメントにより、バックゲート領域BG内の中心線よりも第1方向にずれて配置されている。ここで、バックゲートコンタクトBGCの中心が平面視でバックゲート領域BG内の中心線から第1方向にずれているずれ量を「バックゲートずれ量ΔdVA」とする。このバックゲートずれ量ΔdVAは、フィールド絶縁膜FIFの非形成部の中心線に基づいて求められても良い。
また、図6において、たとえば、溝部GTも、ミスアライメントにより、基準となる所定のバックゲート領域BG内の中心線から第1方向に、設計上の距離dTと異なる距離DTだけ離れた位置に配置されている。この溝部−バックゲート領域間の距離DTは、設計上の距離dTに対して、ミスアライメントによる溝部ずれ量ΔdTを含んでいる。すなわち、距離DTは、下記式(5)のように表される。
DT=dT+ΔdT ・・・・(5)
また、溝部GTは、設計上、平面視でバックゲート領域BGが囲む領域の中心線に対して線対称に配置されている。したがって、上記した溝部GTのミスアライメントによる溝部ずれ量ΔdTは、以下に説明する方法によって求めることができる。
図7のように、複数の溝部GTは、ミスアライメントにより、バックゲート領域BGに対して第1方向にずれて配置されている。溝部ずれ量ΔdTは、溝部GTが配置された領域の中心線が平面視でバックゲート領域BGが囲む領域の中心線から第1の方向にずれているずれ量によって求められる。なお、バックゲート領域BGが囲む領域は、上述のようにフィールド絶縁膜FIFの非形成部を基準にしてもよい。
ここでいう「溝部GTが配置された領域の中心線」とは、溝部GTが複数設けられている場合、複数の溝部GTの全てを含む矩形領域の中心線である。溝部GTが複数設けられている場合、「バックゲート領域BGが囲む領域の中心線」は、原則として、上記した「バックゲート領域BG内の中心線」とは異なる。なお、一つの溝部GTが設計上バックゲート領域BGの囲む領域の中心に設けられている場合、「溝部GTが配置された領域の中心線」は、溝部GT内の中心線と等しくてもよい。
図6において、コンタクトGCは、たとえば、ミスアライメントにより、基準となる所定のバックゲート領域BG内の中心線から第1方向に、設計上の距離dGBと異なる距離DGBだけ離れた位置に配置されている。このコンタクト−バックゲート領域間の距離DGBは、設計上の距離dGBに対して、ミスアライメントによるずれ量を含んでいる。ここで、ミスアライメントによってコンタクトGCがバックゲート領域BGに対してずれているずれ量とは、同一層に設けられたビアVAのずれ量に等しい。すなわち、コンタクトGCがバックゲート領域BGに対してずれているずれ量は、上述したバックゲートずれ量ΔdVAと等しい。したがって、距離DGBは、下記式(6)のように表される。
DGB=dGB+ΔdVA ・・・・(6)
また、第1のコンタクトGC1の中心が平面視で溝部GT内の中心線から第1方向にずれているずれ量を第1オフセット量DOF1としたとき、第1オフセット量DOF1は、コンタクト−バックゲート領域間の距離DGBおよび溝部−バックゲート領域間の距離dTを用いて、下記式(7)のように表される。
DOF1=DGB−DT ・・・・(7)
上記した式(4)から式(7)により、第1オフセット量DOF1は、下記式(8)を満たす。
DOF1=dGC+ΔdVA−ΔdT ・・・・(8)
第1の実施形態において、設計上、第1のコンタクトGC1は、意図的に平面視で溝部GT内の中心線に対してソースドレイン方向に垂直な第1方向にずれて配置されている。少なくとも設計上のコンタクト−溝部中心間の距離dGCに関して、dGC>0である。したがって、第1の実施形態において、ミスアライメントの有無に関わらず、第1のコンタクトGC1の第1オフセット量DOF1は、少なくとも下記式(1)を満たす。
DOF1>ΔdVA−ΔdT ・・・・(1)
上記した式(1)を満たすことにより、コンタクトGCまたは溝部GTにミスアライメントが生じた場合であっても、コンタクトGCを、ゲート電極GEの凹部を避けてゲート電極GEに接続することができる。なお、コンタクトGCおよび溝部GTが互いに逆方向にずれることによって、コンタクトGCがゲート電極GEの凹部に近づいて配置される場合も考えられる。しかし、この場合であっても、上記式(1)を満たすことにより、少なくともコンタクトGCのうちゲート電極GEの凹部と重なる領域を縮小することができる。したがって、少なくとも設計上コンタクトGCを溝部GT内の中心線上に配置した場合よりも、コンタクト抵抗の上昇を抑制することができる。
また、上述のように、設計上、第1のコンタクトGC1および第2のコンタクトGC2は、溝部GT内の中心線に対して対称に配置されている場合、式(3)を満たす。したがって、式(3)および式(7)により、第1のコンタクトGC1の第1オフセット量DOF1は、下記式(2)を満たす。
DOF1=lCS/2+ΔdVA−ΔdT ・・・・(2)
上記した式(2)を満たすことにより、コンタクトGCまたは溝部GTにミスアライメントが生じた場合であっても、必ず、第1のコンタクトGC1または第2のコンタクトGC2のうち何れか一方のコンタクトGCは、ゲート電極GEの凹部と重なることがない。したがって、コンタクトGCを安定的にゲート電極GEに接続することができる。
上記した第1のコンタクトGC1の第1オフセット量DOF1、バックゲートずれ量ΔdVA、溝部ずれ量ΔdTおよび第1のコンタクトGC1の中心と第2のコンタクトGC2の中心との間の距離lCSは、SEM(Scanning Electron Microscope)等により、計測することができる。
次に、図3、図4、図8から図22を用い、第1の実施形態に係る半導体装置SDの製造方法について説明する。図8から図22は、第1の実施形態に係る半導体装置SDの製造方法を説明するための断面図である。第1の実施形態に係る半導体装置SDの製造方法は、以下の工程を備えている。半導体層SLに互いに離間した位置に、P型の不純物を導入して、ソースオフセット領域SOSおよびドレインオフセット領域DOSを形成する(オフセット領域形成工程)。次いで、半導体層SLのうち少なくとも平面視でソースオフセット領域SOSおよびドレインオフセット領域DOSの間の位置に、平面視でソースオフセット領域SOSからドレインオフセット領域DOSに向かう方向に、溝部GTを形成する(溝部形成工程)。次いで、溝部GTの側面および底面にゲート絶縁膜GIを形成する(ゲート絶縁膜形成工程)。次いで、半導体層SL上、および溝部GT内のうちゲート絶縁膜GIに接するように、導電性材料を形成し、導電性材料の表層を除去することにより、少なくとも溝部GTにゲート電極GEを形成する(ゲート電極形成工程)。次いで、半導体層SLのうちソースオフセット領域SOSに接する位置と、ドレインオフセット領域DOSに接してソースオフセット領域SOSから離間した位置とに、ソースオフセット領域SOSおよびドレインオフセット領域DOSよりも高濃度のP型の不純物を導入して、それぞれソース領域SRおよびドレイン領域DRを形成する(ソースドレイン領域形成工程)。次いで、半導体層SLおよびゲート電極GE上に層間絶縁膜IF1を形成する。次いで、層間絶縁膜IF1のうち平面視でソースドレイン方向に伸びる溝部GT内の中心線に対してソースドレイン方向に垂直な第1方向にずれた位置で、且つ、平面視で溝部GT内に配置されるように、ゲート電極GEに接するコンタクトGCを形成する(コンタクト形成工程)。以下、詳細を説明する。
まず、図8(a)、図8(b)および図8(c)のように、後述するオフセット領域形成工程よりも前に、半導体基板SUBに、N型の不純物を導入して、N型の埋め込み領域BRを形成する(埋め込み領域形成工程)。なお、上述のように、半導体基板SUBは、たとえば、P型のシリコン基板である。また、N型の不純物としては、たとえば、Sb(アンチモン)である。
当該埋め込み領域形成工程の後に、CVD法により、半導体基板SUB上にP型の半導体層SLをエピタキシャル成長させる。各原料としては、たとえば、シリコン原料としては、トリクロロシラン(SiHCl3)、P型不純物原料としては、ジボラン(B2H6)が用いられる。
次いで、図9(a)、図9(b)および図9(c)のように、半導体層SL上に、フォトレジスト層(不図示)を形成する。露光および現像により、フォトレジスト層を選択的に除去する。次いで、イオン注入により、当該フォトレジスト層をマスクとして、半導体層SLのうちソースオフセット領域SOSおよびドレインオフセット領域DOSとなる注入領域(IR1)に、P型不純物を注入する。また、半導体層SLのうちN型のディープウェル領域DWLとなる注入領域(IR2)に、N型不純物を注入する。P型不純物は、たとえば、B(ボロン)である。N型不純物は、たとえば、P(リン)である。次いで、フォトレジスト層をアッシングにより除去する。このとき、半導体層SL上に自然酸化膜NOが形成されていてもよい。
次いで、図10(a)、図10(b)および図10(c)のように、熱処理を行い、上記したP型不純物およびN型不純物を活性化させる。このとき、当該不純物は、半導体層SL中で熱拡散する。
このようにして、半導体層SLのうち互いに離間した位置にP型の不純物を導入してソースオフセット領域SOSおよびドレインオフセット領域DOSを形成する(以上、オフセット領域形成工程)。またこのとき、ウェル領域DWLも形成される。
次いで、図11(a)、図11(b)および図11(c)のように、後述する溝部形成工程よりも前に、少なくとも半導体層SLのうち平面視でソース領域SRおよびドレイン領域DRの間の位置にフィールド絶縁膜FIFを形成する(フィールド絶縁膜形成工程)。たとえば、以下のようにしてLOCOS法によりフィールド絶縁膜FIFを形成する。半導体層SL上にSiN膜(不図示)を形成する。次いで、SiN膜を選択的に除去することにより、SiN膜のうち平面視でソース領域SRおよびドレイン領域DRを形成する領域のみを残存させる。次いで、熱酸化を行う。次いで、SiN膜を除去する。これにより、半導体層SLのうち平面視でソース領域SRおよびドレイン領域DRを形成する領域に開口部(符号不図示)を有し、開口部以外を覆うようにフィールド絶縁膜FIFを形成する。
次いで、図12(a)、図12(b)および図12(c)のように、半導体層SL上、およびフィールド絶縁膜FIF上に、マスク層ML1およびマスク層ML2を形成する。フィールド絶縁膜FIFの開口に酸化膜(符号不図示)が形成されてもよい。マスク層ML1およびマスク層ML2は、半導体層SLをエッチングする条件において、エッチングレートが半導体層SLよりも低い材料であることが好ましい。具体的には、マスク層ML1は、SiNであり、マスク層ML2は、SiO2である。少なくともマスク層ML1を設けることにより、後述するゲート絶縁膜形成工程において、半導体層SL1の酸化を抑制することができる。
次いで、同じく図12(a)、図12(b)および図12(c)において、マスク層ML1およびマスク層ML2を選択的に除去することにより、溝部GTを形成する領域に開口部(不図示)を形成する(溝部形成工程)。当該開口部は、半導体層SLのうち少なくとも平面視でソースオフセット領域SOSおよびドレインオフセット領域DOSの間の位置に形成される。また、当該開口部の平面視の形状は、平面視でソースオフセット領域SOSからドレインオフセット領域DOSに向かう方向に長辺を有する長方形である。次いで、たとえば、RIE(Reactive Ion Etching)法により、当該マスク層ML1およびマスク層ML2をマスクとして、溝部GTを形成する。
当該溝部形成工程において、溝部GTを平面視でフィールド絶縁膜FIFの内部に形成する。これにより、半導体装置SDの耐圧を向上させることができる。
ここで、図13は、図12(c)を拡大した図である。図13のように、当該溝部形成工程において、溝部GTの側面は、マスク層ML1の端部よりも横方向にエッチングされてもよい。また、溝部形成工程において、溝部GTの底面を埋め込み領域BRに入り込ませる。これにより、上述のように、当該溝部GTの底面が埋め込み領域BRに入り込んだ部分において、電界の集中を抑制することができる。
以上のようにして、半導体層SLのうち少なくとも平面視でソースオフセット領域SOSおよびドレインオフセット領域DOSの間の位置に、平面視でソースオフセット領域SOSからドレインオフセット領域DOSに向かう方向に溝部GTを形成する。
ここで、図14は、図13の後工程の図である。図14のように、溝部形成工程の後で後述するゲート絶縁膜形成工程の前に、フィールド絶縁膜FIFの一部を除去して、溝部GTのうちフィールド絶縁膜FIFの開口幅を、溝部GTのうち半導体層SLの上端に位置する部分の幅よりも広げる。言い換えれば、溝部GT内において、フィールド絶縁膜FIFの開口幅を半導体層SLの開口幅よりも広くする。これにより、後述するように、ゲート電極GEの上端幅を下端幅よりも広くすることが出来る。
このとき、たとえば、ウエットエッチングにより、フィールド絶縁膜FIFの一部を選択的に除去する。なお、フィールド絶縁膜FIFとマスク層ML2が同一の材料により形成されている場合は、マスク層ML2もエッチングされる。
次いで、図15(a)、図15(b)および図15(c)のように、溝部GTの側面および底面にゲート絶縁膜GIを形成する(ゲート絶縁膜形成工程)。
当該ゲート絶縁膜形成工程において、溝部GTの側面および底面を熱酸化させることにより、ゲート絶縁膜GIを形成する。これにより、ピンホールの無いゲート絶縁膜GIを安定的に形成することができる。
ここで、図16は、図15(c)を拡大した断面図である。図16のように、熱酸化により、溝部GTの側面および底面に沿って、ゲート絶縁膜GIを成長させる。ゲート絶縁膜GIは、溝部GTに接する半導体層SLの上端角部を中心に円弧上に傾斜して形成される。これにより、ゲート電極GEを、半導体層SLの上面よりも上方で、第1方向および反対の第2方向に広げて形成することができる。
図14で示した工程におけるフィールド絶縁膜FIFの開口幅と、当該ゲート絶縁膜形成工程におけるゲート絶縁膜GIの膜厚と、を調整することにより、後述するゲート電極GEの上端幅を調節する。
次いで、以下のようにして、少なくとも溝部GT内にゲート電極GEを形成する(ゲート電極形成工程)。図17(a)、図17(b)および図17(c)のように、半導体層SL上および溝部GT内のうちゲート絶縁膜GIに接するように導電性材料CMを形成する。ここでは、たとえば、CVD法により、導電性材料CMとして、P型の不純物をドープしながらポリシリコンを形成する。なお、当該導電性材料CMを、溝部GTの内部が全て埋め込まれるまで形成することが好ましい。
ここで、図18は、図17(c)を拡大した断面図である。図18のように、溝部GTの形状に沿って、導電性材料CMが成長していく。溝部GTの中心において両側の導電性材料CMが徐々に接合していき、そして溝部GTの全体が導電性材料に埋め込まれる。このとき、溝部GTの上端中心部には、導電性材料CMの凹部が形成される可能性がある。
図19は、図18の後工程を示している。図19のように、当該ゲート電極形成工程において、たとえばドライエッチングにより、導電性材料CMの表層を除去する。また、いわゆるエッチバックにより、導電性材料CMの表層側から除去して、溝部GT内のみに導電性材料CMを残存させる。このとき、溝部GTの上端中心部には、導電性CMの凹部が残存する。
ここで、導電性材料CMの表層を除去する別の方法としては、CMP(Chemical Mechanical Polishing)法が考えられる。したがって、CMP法では、溝部GTの上端は平坦化されるため、上記した溝部GTの上端における凹部は形成されない。しかし、CMP装置は高価であり、CMP装置のランニングコストも高いという課題がある。
これに対して、ドライエッチングを用いた場合、溝部GTの上端中心部には、導電性CMの凹部が残存する。しかし、ドライエッチング装置はCMP装置に比べて安価であり、ドライエッチング装置のランニングコストも低い。また、当該ドライエッチング装置は、上記した導電性材料CMを形成するためのCVD装置に連結することができる。
以上のゲート電極形成工程において、たとえばゲート電極GEを溝部GT内のみに形成する。これにより、溝部GTの上端において、電界が集中することを抑制することができる。
ここで、第1の実施形態では、コンタクトGCを所定の位置に配置することにより、ゲート電極GEの凹部の有無によらず、コンタクト抵抗の上昇を抑制することができる。すなわち、第1の実施形態では、導電性材料CMの表層を除去するための装置に依存しない。したがって、第1の実施形態では、当該導電性材料CMの表層を除去する工程においてドライエッチングを用いることができる。これにより、半導体装置SDを低コストで製造することができる。
次に、図20は、図19の後工程を示している。図20のように、ゲート電極形成工程において、導電性材料CMの表層のみを熱酸化する。これにより、熱酸化層GOが形成される。このとき、酸化される領域を調整して、半導体層SLの上面からフィールド絶縁膜FIFの間の位置に、導電性材料CMを残存させる。
次いで、図21(a)、図21(b)、図21(c)、及び図22のように、ウエットエッチングにより、上記した酸化された導電性材料CMの表層を除去する。次いで、たとえばウエットエッチングにより、マスク層ML2およびマスク層ML1を除去する。以上により、平面視で溝部GT内のみにゲート電極GEを形成する(以上、ゲート電極形成工程)。このとき、ゲート電極GE表面の酸化層が除去されるとともに平滑化される。したがって、ゲート電極GEとコンタクトGCとの接触抵抗を下げることができる。
次いで、図3(a)、図3(b)および図3(c)のように、フィールド絶縁膜FIF、ゲート絶縁膜GIおよびゲート電極GE、またはフォトレジスト層をマスクとして、P型不純物を導入して、P型ウェル領域WL1、ソース領域SRおよびドレイン領域DRを形成する。また、フォトレジスト層をマスクとして、N型ウェル領域(WL2)およびバックゲート領域BGを形成する。
さらに、図3(a)、図3(b)および図3(c)のように、たとえばCVD法により、半導体層SL、フィールド絶縁膜FIFおよびゲート電極GE上に、層間絶縁膜IF1を形成する。
次いで、層間絶縁膜IF1のうち、平面視でゲート電極GE、バックゲート領域BG、ソース領域SRまたはドレイン領域DRと重なる位置に、コンタクトホール(不図示)を形成する。このとき、層間絶縁膜IF1のうち平面視でソースドレイン方向に伸びる溝部GT内の中心線に対して第1方向にずれた位置に、ゲート電極GEに接続するコンタクトホール(不図示)を形成する。
次いで、層間絶縁膜IF1上、およびコンタクトホール内に、金属を形成する。当該金属は、たとえばAlを含んでいる。次いで、当該金属を選択的に除去することにより、ビアVA(コンタクトGC)および配線IC1を、一体として形成する。
このとき、図4のように、層間絶縁膜IF1のうち平面視でソースドレイン方向に伸びる溝部GT内の中心線に対してソースドレイン方向に垂直な第1方向にずれた位置で、且つ、平面視で溝部GT内に配置されるように、ゲート電極GEに接するコンタクトGCを形成する。これにより、コンタクトGCの中心をゲート電極GEの凹部からずらして形成する(以上、コンタクト形成工程)。
なお、当該コンタクト形成工程は、ダマシン法により行っても良い。また、配線IC1についてもダマシン法により形成してもよい。
さらに、層間絶縁層IF1および配線IC1上に、複数の配線層を形成し、多層配線構造を形成してもよい。多層配線構造の最上層に、たとえば電極パッドEP、バンプ電極(不図示)またはCuピラー(不図示)を形成してもよい。
以上により、第1の実施形態に係る半導体装置SDを形成することができる。
次に、第1の実施形態の効果について説明する。
まず、溝部GTの内部にゲート電極GEが設けられたトランジスタの構造における課題について説明する。一つ目の課題として、ゲート電極GEの凹部上にコンタクトGCが配置されたとき、二つの原因により、コンタクト抵抗が上昇する可能性がある。
まず第1の原因としては、ゲート電極GEの凹部付近の抵抗が高い可能性がある。このような凹部にコンタクトGCが配置されたとき、ゲート電極GEの凹部とコンタクトGCとの間に微小な空洞が形成されてしまう可能性がある。この空洞によって、健全なオーミック接続ができない場合がある。このような第1の原因によって、コンタクト抵抗が上昇する可能性がある。また、空洞内に成膜中のガスが残存することによって、製造後に不良を生じさせる可能性もある。
第2の原因として、凹部によって、コンタクトGCのアスペクト比が上昇することが考えられる。
図23は、コンタクトGCのアスペクト比とコンタクト抵抗との関係を示した図である。図23において、コンタクトGCのアスペクト比とは、コンタクトGCの直径に対するコンタクトGCの高さの比率(高さ/直径)である。コンタクトGCの高さは、層間絶縁膜IF1の厚さに相当する。
図23のように、コンタクトGCのアスペクト比が上昇するにつれて、コンタクト抵抗がバラつく傾向にある。コンタクトGCのアスペクト比が所定の値未満であるとき、コンタクト抵抗は所定の範囲内の値となる。一方で、コンタクトGCのアスペクト比が所定の値以上であるとき、コンタクト抵抗が高い値で大きくバラつく。
ゲート電極GEの上端に凹部が形成されているとき、凹部上の層間絶縁膜IF1は、凹部の深さ分だけ厚く形成されることに相当する。コンタクトGCが当該凹部上に配置されたとき、実質的にコンタクトGCのアスペクト比が高くなる。このとき、図23で示したように、コンタクト抵抗が高い値でバラつく可能性がある。
以上のような二つの原因により、ゲート電極GEの凹部上にコンタクトGCが配置されたとき、コンタクト抵抗が上昇する可能性がある。
さらに二つ目の課題として、ミスアライメントによってコンタクトGCが溝部GTよりもはみ出した場合、半導体層SLのうち溝部GTの端部付近にコンタクトGCが接近することによって、電界が集中する可能性がある。この場合、半導体装置SDの耐圧が低くなってしまう。
これに対して、第1の実施形態によれば、ゲート電極GEに接続されるコンタクトGCは、平面視でソースドレイン方向に伸びる溝部GT内の中心線に対してソースドレイン方向に垂直な第1方向にずれて配置されている。すなわち、上記のようなゲート電極GEの凹部を避けるようにコンタクトGCが接続されている。これにより、コンタクト抵抗の上昇を抑制することができる。
さらに、コンタクトGCは、第1方向にずれて配置されるとともに、平面視で溝部GT内に設けられている。言い換えれば、コンタクトGCも、溝部GTの外側に、はみ出していない。したがって、半導体層SLのうち溝部GTの端部付近に電界が集中することを抑制することができる。
以上により、第1の実施形態によれば、コンタクト抵抗の上昇を抑制することと、溝部GTの端部付近の耐圧を向上させることを両立することができる。
次に、図24を用い、比較例と対比しながら、第1の実施形態の好ましい形態について説明する。図24は、第1の実施形態の好ましい形態を説明するための断面図である。図24は、それぞれ図3(c)に相当する部分を拡大した断面図である。図24(a)は比較例1、図24(b)は比較例2、図24(c)は比較例3、また図24(d)は、第1の実施形態の好ましい形態を示している。
ここで、ゲート電極GEの上端に形成される凹部の形状は、溝部GTの幅に依存する。溝部GTの幅は広くなるにつれて、ゲート電極GEの凹部は深くなる傾向にある。
図24(a)の比較例1では、溝部GTが上端から下端まで所望の幅(例えば一定の幅)で形成されている。一方で、コンタクトGCが、溝部GT内の中心線からずれて配置されている。この比較例1では、ミスアライメントによって、コンタクトGCが溝部GTの外側にはみ出す可能性がある。この場合、上述のように、コンタクトGCが半導体層SLのうち溝部GTの端部付近に接近することで電界が集中する可能性がある。
図24(b)の比較例2では、ゲート電極GEの凹部が浅くなるように、溝部GTが上端から下端まで所望の狭い幅で形成されている。コンタクトGCは溝部GT内の中心線上に配置されている。この比較例2の場合でも、比較例1と同様に、コンタクトGCが溝部GTの外側にはみ出す可能性がある。また、比較例2では、ゲート電極GEの凹部が残存する場合があるため、上記したコンタクト抵抗が上昇する可能性がある。
図24(c)の比較例3では、ミスアライメントがあった場合でもコンタクトGCが溝部GTの外側にはみ出すことがないように、溝部GTが上端から下端まで所望の広い幅(例えば一定の幅)で形成されている。なお、図24(c)は、ミスアライメントが起きた場合を示している。比較例3では、溝幅GTが広いため、ゲート電極GEの凹部が深く形成される可能性がある。この場合、実質的にコンタクトGCのアスペクト比が高くなる。したがって、図23で示したように、比較例3では、コンタクト抵抗が高い値でバラつく可能性がある。
図24(d)は、第1の実施形態の好ましい形態を示している。この場合、ゲート電極GEのうち第1方向の上端幅は、下端幅よりも広い。これにより、第1の実施形態において、コンタクトGCが溝部GTの中心線からずれて配置されていても、コンタクトGCがゲート電極GEよりも外側にはみ出すことを抑制することができる。したがって、第1の実施形態の好ましい形態では、安定的にコンタクトGCをゲート電極GEに接続することができる。
(第2の実施形態)
図25は、第2の実施形態に係る半導体装置SDの構成を示す斜視図である。第2の実施形態は、ゲート電極GEに接続されている配線IC1の配置が異なる点を除いて、第1の実施形態と同様である。以下、詳細を説明する。
図25のように、ゲート電極GEに接続されている配線IC1は、ソース領域SRからドレイン領域DRに向かうソースドレイン方向(Y方向)に向かって設けられていてもよい。言い換えれば、配線IC1は、溝部GTの長辺方向に平行な方向に延在して設けられている。
また、ゲート電極GEに接続されている配線IC1は、平面視でチャネル領域と重なる位置で離間されている。第2の実施形態において、当該配線IC1のうち平面視でチャネル領域と重なる面積は、第1の実施形態よりも小さい。
なお、第2の実施形態では、ソース領域SRおよびドレイン領域DRは、図示されていない領域に設けられたビア(不図示)を介して、配線IC1より上方に位置する配線(不図示)に接続されている。
第2の実施形態によれば、第1の実施形態と同様の効果を得ることができる。
ここで、ゲート電極GEに接続されている配線IC1が平面視でチャネル領域と重なる位置上に設けられている場合、チャネル領域の電界が影響を受ける可能性がある。たとえば、ゲート電極GEが溝部GTの間を覆っている場合と同じように、溝部GTの上端付近に電界が集中する可能性がある。
これに対して、第2の実施形態によれば、ゲート電極GEに接続されている配線IC1が溝部GTの長辺方向に平行な方向に延在して設けられている。これにより、配線IC1の電位によって、チャネル領域の電界が影響を受けることを抑制することができる。
(第3の実施形態)
図26は、第3の実施形態に係る半導体装置SDの構成を示す断面図である。第3の実施形態は、溝部GTが設けられていない通常のFETが同一の半導体層SLに形成されている点を除いて、第1の実施形態と同様である。以下、詳細を説明する。
図26は、図3(b)の断面を他の領域まで示した図である。図26において、左側のトランジスタが第1の実施形態と同様の第1トランジスタである。第1トランジスタは、第1の実施形態と同様に、P型の第1のソース領域SR、第1のドレイン領域DR、P型のソースオフセット領域SOS並びにドレインオフセット領域DOS、および溝部GTに設けられた第1のゲート絶縁膜GI並びに第1のゲート電極GEを備えている。
第1トランジスタの外側には、N型のバックゲート領域BGが設けられている。N型のバックゲート領域BGの下方には、N型のディープウェル領域DWLが設けられている。
図26において、第2トランジスタは、第1トランジスタと同一の半導体層SLに設けられており、平面視で第1トランジスタと異なる位置に設けられている。第2トランジスタは、たとえば溝部GTが形成されていない通常のMISFET(Metal Insulator Semiconductor FET)構造である。
通常のFETである第2トランジスタは、複数設けられていても良い。ここでは、第2トランジスタとして、たとえばNチャネル型のFETとPチャネル型のFETが設けられている。たとえば、第1トランジスタに隣接して、Nチャネル型のFETである第2トランジスタが設けられている。さらに、Nチャネル型のFETに隣接して、Pチャネル型のFETである第2トランジスタが設けられている。
図中右側に位置するPチャネル型のFETである第2トランジスタは、P型の第2のソース領域SR1並びに第2のドレイン領域DR1、第2のゲート絶縁膜(符号不図示)、第2のゲート電極GE1を備えている。P型の第2のソース領域SR1および第2のドレイン領域DR1は、半導体層SLに互に離間して設けられている。P型の第2のソース領域SR1および第2のドレイン領域DR1に隣接して、エクステンション領域(不図示)が設けられていても良い。
第2のゲート絶縁膜は、P型の第2のソース領域SR1および第2のドレイン領域DR1に挟まれた位置の上に設けられている。また、第2のゲート電極GE1は、第2のゲート絶縁膜上に設けられている。第2のゲート電極GE1の側壁には、側壁絶縁膜SWが設けられている。
ここで、第2のトランジスタの第2のソース領域SR1および第2のドレイン領域DR1は、第1のトランジスタの第1のソース領域SRおよび第2のドレイン領域DRと同一の不純物が導入されている。P型不純物は、たとえば、B(ボロン)である。これにより、製造工程を簡略化することができる。
Nチャネル型のFETである第2トランジスタは、Pチャネル型のFETと同様にして、N型の第2のソース領域SR2並びに第2のドレイン領域DR2、第2のゲート絶縁膜(符号不図示)、第2のゲート電極GE2を備えている。
その他、図26のように、素子分離領域として、以下のような構成が設けられている。
素子分離用溝部DITは、第1トランジスタと第2トランジスタとの間に設けられている。素子分離用溝部DITは、第1トランジスタに設けられた溝部GTと同じ深さで形成されている。なお、第2トランジスタのうちPチャネル型FETとNチャネル型FETとの間には、当該素子分離用溝部DITは、設けられていなくても良い。
トレンチ絶縁膜(符号不図示)は、素子分離用溝部DITの側面および底面を覆っている。トレンチ絶縁膜(符号不図示)は、ゲート絶縁膜GIと同一の材料により形成されている。ここでは、たとえば、トレンチ絶縁膜は、シリコンの熱酸化膜である。
トレンチ埋め込み膜(符号不図示)は、平面視で素子分離用溝部DIT内のみに設けられている。トレンチ埋め込み膜は、トレンチ絶縁膜に接し、ゲート電極GEと同一の導電性材料により形成されている。
以上のように、溝部GT、ゲート絶縁膜GIおよびゲート電極GEと同一の構成により、素子分離領域を形成することができる。
なお、素子分離用溝部DIT上には、第2トランジスタのうち第2のゲート絶縁膜および第2のゲート電極GE1と同一の材料により、マスク層MPSが設けられていても良い。この場合、マスク層MPSの側壁には、第2トランジスタと同一の側壁絶縁膜が形成されていることが好ましい。
また、図26のように、半導体層SL上には、たとえば多層配線層が形成されている。半導体層SL上には、層間絶縁膜IF1が設けられている。層間絶縁膜IF1には、第1トランジスタおよび第2トランジスタに接続するビアVA1が設けられている。なお、ビアVA1のうちゲート電極GEに接続されているコンタクトGCは、第1の実施形態と同様に、溝部GT内の中心線から第1方向にすれて配置されている。また、層間絶縁膜IF1上には、配線IC1が設けられている。
さらに、層間絶縁膜IF1上には、複数の層間絶縁膜(IF2、IF3およびIF4)が設けられている。それぞれの層間絶縁膜には、ビアVA2、配線IC2、ビアVA3および配線IC3が設けられている。上記したビアの側面並びに底面、および配線の底面および上面にはバリアメタル層BMが設けられていてもよい。
また、層間絶縁膜IF4上には、保護層CPLが設けられている。保護層CPLは、たとえばSiONである。
層間絶縁膜IF4および保護層CPLには、開口が形成されている。開口には、配線IC3が露出している。これにより、配線IC3の一部に電極パッドEPが形成されている。なお、電極パッドEP上に、アンダーバンプメタル膜(不図示)およびバンプ電極(不図示)がさらに設けられていても良い。
次に、図27を用い、第3の実施形態に係る半導体装置SDにおける回路について説明する。図27は、第1の実施形態に係る半導体装置SDの一例を示した回路図である。
第3の実施形態に係る半導体装置SDは、たとえば、PDP(Prasma Dispray Pannel)のデータドライバICである。PDPのデータドライバICは、PDPパネルの表示データに応じたデータパルスを出力する機能を有している。具体的には、半導体装置SDは、たとえば、PDPのデータドライバICのうち、少なくとも電荷回収用のトランジスタTR1を含んでいる。
図27のように、半導体装置SDは、たとえば、電荷回収用のコンデンサC1、電荷回収用のトランジスタTR1、出力用のトランジスタTR2並びにTR3、および表示セルC2を備えている。
ここで、トランジスタTR1は、図26における溝部GTを有する第1トランジスタである。このように、トランジスタTR1が上記したFETの構造を有していることにより、電流能力を向上させるとともに、耐圧を向上させることができる。
コンデンサC1の一端は接地されており、他端はトランジスタTR1に接続されている。トランジスタTR1の他端は、トランジスタTR2およびトランジスタTR3の間に接続されている。
上述のように高耐圧のトランジスタTR1が第1トランジスタである一方で、トランジスタTR2またはトランジスタTR3、その他のロジック回路におけるトランジスタ(不図示)は、たとえば溝部GTが形成されていない第2トランジスタである。
なお、トランジスタTR2もしくはTR3、その他のロジック回路におけるトランジスタは、印加される電圧に応じて、LDD(Lightly Doped Drain)構造であってもよい。
トランジスタTR2およびTR3は、トランジスタTR1と同一の半導体層SLに設けられており、平面視でトランジスタTR1と異なる位置に設けられている。このように、溝部GTを有するトランジスタTR1と、ロジック回路に用いられる通常のトランジスタと、を同一基板内に併設することにより、回路面積を縮小化することができる。
また、図27のように、トランジスタTR2およびトランジスタTR3は直列に接続されている。トランジスタTR2の一端は、電源電圧Vdd2に接続されており、他端は、トランジスタTR3に接続されている。トランジスタTR3の他端は接地されている。トランジスタTR2およびトランジスタTR3の間には出力端子(OUT)が設けられ、表示セルC2に接続されている。
トランジスタTR1は、表示セルC2の電荷を回収する双方向スイッチとして機能する。このトランジスタTR1のON/OFFを制御することにより、PDPの表示セルC2に充電された電荷をコンデンサC1に回収する。これにより、非発光時に表示セルC2に蓄積された電荷を回収し、次回の発光時に当該電荷を再利用することができる。
また、PDPの表示画素に対して安定した書き込みを行うため、高い電圧Vdd2が必要となる。Vdd2は、たとえば10V以上60V以下である。このため、トランジスタTR1が溝部GTを有する第1トランジスタであることは特に有効である。
第3の実施形態に係る半導体装置SDが上述のようにPDPのデータドライバICである場合、半導体装置SDは、さらに以下のような構成を有していても良い。半導体基板SUBは、複数の半導体チップに分割されている。半導体チップは、テープ状のフレキシブル配線基板(不図示)上に実装されている。半導体チップのバンプ電極は、フレキシブル基板の配線に接続されている。また、半導体チップは封止樹脂によって封止されている。当該半導体装置SDは、このように、いわゆるTCP(Tape Carrier Package)であってもよい。さらに、PDPのガラス基板に設けられた配線とプリント基板の配線とは、異方導電フィルムを介して接続されていてもよい。
次に、図28から図42を用い、第3の実施形態に係る半導体装置SDの製造方法について説明する。図28から図42は、第3の実施形態に係る半導体装置SDの製造方法を説明するための断面図である。第3の実施形態に係る半導体装置SDの製造方法は、以下の点を除いて、第1の実施形態と同様である。
まず、図28において、第1の実施形態と同様にして、半導体基板SUBに対して、選択的にN型の不純物を導入して、N型の埋め込み領域BRを形成する。このとき、素子分離領域などの埋め込み領域BRを必要としない領域には、埋め込み領域BRを形成しなくてもよい。
次いで、図28のように、半導体基板SUB上に、半導体層SLをエピタキシャル成長させる。次いで、半導体層SLのうち第1トランジスタの領域に、P型の不純物を注入して、ソースオフセット領域SOSおよびドレインオフセット領域DOSを形成する。次いで、半導体層SLのうち第1トランジスタを囲む領域に、N型の不純物を注入して、ディープウェル領域DWLを形成する。次いで、図28のように、半導体基板に、フィールド絶縁膜FIFを形成する。
次いで、図29のように、半導体層SL上、およびフィールド絶縁膜FIF上に、開口を有するマスク層ML1およびマスク層ML2を形成する。次いで、たとえば、RIE法により、当該マスク層ML1およびマスク層ML2をマスクとして、溝部GTを形成する。
当該溝部形成工程において、第1トランジスタと第2トランジスタとの間に、溝部GTと同じ深さを有する素子分離用溝部DITを形成する。
次いで、第1の実施形態と同様にして、溝部GTのうちフィールド絶縁膜FIFの開口幅を、溝部GTのうち半導体層SLの上端幅よりも広げる。次いで、溝部GTの側面および底面にゲート絶縁膜GIを形成する。
このとき、素子分離用溝部DITの側面および底面に、ゲート絶縁膜GIと同一の材料によりトレンチ絶縁膜(符号不図示)を形成する。
次いで、マスク層ML2およびマスク層ML1を除去する。
次いで、図30のように、半導体層SL上および溝部GT内のうちゲート絶縁膜GIに接するように導電性材料(CM)を形成する。次いで、たとえばドライエッチングにより、導電性材料(CM)の表層を除去する。これにより、溝部GT内のみにゲート電極GEを形成する。
このとき、平面視で素子分離用溝部DIT内にも、トレンチ絶縁膜に接するように、ゲート電極GEと同一の導電性材料(CM)によりトレンチ埋め込み膜を形成する。
次いで、図31のように、半導体層SLのうち、バックゲート領域BGとなる領域、および第2トランジスタのうちPチャネル型FETの領域に、それぞれ、N型不純物を注入して、N型ウェル領域WL2を形成する。なお、N型ウェル領域WL2の深さは、ディープウェル領域DWLよりも浅い。また、N型ウェル領域WL2のN型不純物濃度は、ディープウェル領域DWLよりも高い。
次いで、図32のように、半導体層SLのうち、ソースオフセット領域SOSおよびドレインオフセット領域DOSと重なる領域、および第2トランジスタのうちNチャネル型FETの領域に、それぞれ、P型不純物を注入して、P型ウェル領域WL1を形成する。なお、P型ウェル領域WL1の深さは、ソースオフセット領域SOSおよびドレインオフセット領域DOSよりも浅い。また、P型ウェル領域WL1のP型不純物濃度は、ソースオフセット領域SOSおよびドレインオフセット領域DOSよりも高い。また、P型ウェル領域WL1と同様の方法により、N型ウェル領域WL2を形成する。
次いで、図33のように、ゲート電極形成工程の後に、半導体層SL上のうち平面視で溝部GTと異なる領域に、第2トランジスタの第2のゲート絶縁膜(符号不図示)を形成する。次いで、第2のゲート絶縁膜上に第2のゲート電極(GE1およびGE2)を形成する。
このとき、上記した素子分離用溝部DIT上にも、第2のゲート絶縁膜および第2のゲート電極と同じ材料により、マスク層MPSを形成する。
次いで、図34のように、第2のゲート絶縁膜および第2のゲート電極(GE1およびGE2)の側壁に、側壁絶縁膜(符号不図示)を形成する。このとき、上記したマスク層MPSの側壁にも側壁絶縁膜を形成する。
さらに、図34のように、第1トランジスタを囲むN型ウェル領域WL2内、および第2トランジスタのうちNチャネル型FETの領域に、N型不純物を注入して、N型のバックゲート領域BG、および第2のソース領域SR2並びに第2のドレイン領域DR2を形成する。なお、これらの領域の深さは、N型ウェル領域WL2よりも浅い。また、これらの領域のP型不純物濃度は、N型ウェル領域WL2よりも高い。
次いで、第1トランジスタおよび第2トランジスタのうちPチャネル型FETの領域に、P型不純物を注入して、P型の第1のソース領域SR並びに第1のドレイン領域DR、および第2のソース領域SR1並びに第2のドレイン領域DR1を形成する。なお、これらの領域の深さは、P型ウェル領域WL1よりも浅い。また、これらの領域のP型不純物濃度は、P型ウェル領域WL1よりも高い。
このように、第1のソース領域SRおよび第1のドレイン領域DRを形成すると同時に、第2のゲート絶縁膜および第2のゲート電極GEをマスクとして、同一の不純物を導入することにより、第2のソース領域SR1および第2のドレイン領域DR2を形成する。
次いで、図35のように、半導体層SL上に、層間絶縁膜IF1を形成する。次いで、層間絶縁膜IF1上にフォトレジスト層PRを形成する。次いで、露光および現像によりフォトレジスト層PRを選択的に除去する。次いで、フォトレジスト層PRをマスクとして、層間絶縁膜IF1にビアホールVHを形成する。次いで、フォトレジスト層PRをアッシングする。
次いで、図36のように、層間絶縁膜IF1上およびビアホールVH内に、金属膜CMを形成する。次いで、金属膜CM上に、フォトレジスト層PRを形成する。次いで、フォトレジスト層PRを選択的に除去する。
次いで、フォトレジスト層PRを除去して、配線IC1およびビアVAを形成する。
次いで、図37から図40において、図35および図36と同様の工程を繰り返す。これにより、多層配線層を形成する。
次いで、図41のように、層間絶縁膜IF3および配線IC3上に、層間絶縁膜IF4および保護層CPLを形成する。次いで、保護層CPL上に、フォトレジスト層PRを形成する。次いで、フォトレジスト層PRを選択的に除去する。
次いで、図42のように、フォトレジスト層PRをマスクとして、層間絶縁膜IF4および保護層CPLを除去して、配線IC3の一部を露出させる。これにより、配線IC3の一部に電極パッドEPを形成する。
以上により、第3の実施形態に係る半導体装置SDを得る。
さらに、たとえば、半導体装置SDに対して、以下のようにしてTCPを形成してもよい。電極パッドEP上に、アンダーバンプメタル膜(不図示)を形成する。次いで、アンダーバンプメタル膜上にバンプ電極(不図示)を形成する。次いで、半導体基板SUBをダイシングして、半導体チップに分割する。半導体チップを、たとえばテープ状のフレキシブル配線基板(不図示)上に実装する。このとき半導体チップのバンプ電極を、フレキシブル基板の配線に接続する。また、半導体チップを封止樹脂によって封止する。
第3の実施形態によれば、第1の実施形態と同様の効果を得ることができる。さらに、第3の実施形態によれば、溝部GTを有する第1トランジスタと、通常の第2トランジスタと、を同一基板内に併設することができる。これにより、回路面積を縮小化することができる。
さらに、第3の実施形態に係る製造方法によれば、第1のソース領域SRおよび第1のドレイン領域DRを形成すると同時に、同一の不純物を導入することにより、第2のソース領域SR1および第2のドレイン領域DR2を形成する。これにより、製造工程を簡略化することが出来る。
(第4の実施形態)
図43および図44は、第4の実施形態に係るコンタクトの構成を示す平面図である。第4の実施形態は、コンタクトGCの配置または形状が異なる点を除いて、第1の実施形態と同様である。以下、詳細を説明する。
図43(a)から図44(b)は、第1の実施形態のコンタクトGCの配置または形状を変形したものである。
図43(a)のように、コンタクトGCは、平面視でソースドレイン方向に伸びる溝部GT内の中心線に対してソースドレイン方向に垂直な第1方向にずれて配置されていてもよい。この場合では、コンタクトGCは、第1方向だけにずれて配置されている。たとえば、コンタクトGCのミスアライメントが第1方向と反対の第2方向に生じる確率が高い場合などに有効である。
図43(b)のように、コンタクトGCは、第1方向にずれて配置されて隣接する第1のコンタクトGC1と、第2方向にずれて配置されて隣接する第2のコンタクトGC2と、を備えていてもよい。第1のコンタクトGC1および第2のコンタクトGC2は、溝部GT内の中心線に対して同じ距離dGCだけずれて配置されている。第1のコンタクトGC1または第2のコンタクトGC2は、それぞれ複数個隣接していてもよい。
図44(a)のように、第1のコンタクトGC1および第2のコンタクトGC2が配置される間隔は、等間隔でなくても良い。第1のコンタクトGC1と、第1のコンタクトGC1に隣接する一方の第2のコンタクトGC2との距離は、他方の第2のコンタクトGC2との距離よりも長い。
図44(b)のように、コンタクトGCの形状は、円形だけに限られず、楕円形、またはライン状であってもよい。また、これらのコンタクトGCが第1方向および第2方向にずれて配置されていてもよい。さらに、コンタクトGCの形状は、半導体基板SUB内で異なっていても良い。
第4の実施形態によれば、第1の実施形態と同様の効果を得ることが出来る。第4の実施形態によれば、コンタクトGCのミスアライメントの方向などに応じて、コンタクトGCの配置を変更することができる。なお、半導体基板SUB内で、それぞれのゲート電極GEの位置に応じて、コンタクトGCを異なる配置で形成してもよい。
(第5の実施形態)
図45は、第5の実施形態に係るコンタクトの構成を示す平面図である。第5の実施形態は、ゲート電極GEが溝部GTの外側にはみ出している点を除いて、第1の実施形態と同様である。以下、詳細を説明する。
図45のように、ゲート電極GEが平面視で溝部GTの外側にはみ出していてもよい。たとえばゲート電極GEのうち少なくとも一部が溝部GTの外側にはみ出している構造となっていてもよい。この場合でも、少なくともゲート電極GEとコンタクトGCとのコンタクト抵抗を低減する効果を得ることができる。
以上の実施形態において、「第1導電型」はP型であり、「第2導電型」はN型である場合を説明した。しかし、各実施形態は、この場合に限定されるものではなく、逆の導電型の配置であってもよい。すなわち、「第1導電型」はN型であり、「第2導電型」はP型であってもよい。
以上の実施形態において、ゲート電極GEがポリシリコンである場合を説明した。しかし、ゲート電極GEは、金属または金属シリサイドであってもよい。また、ゲート絶縁膜GIが熱酸化シリコンである場合を説明したが、その他の絶縁膜であってもよい。また、以上の実施形態において、埋め込み領域BRは無くても良い。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
なお、以上の実施形態には、下記に示す発明も開示されている。
(付記1)
半導体層と、
前記半導体層に互いに離間して設けられた第1導電型のソース領域およびドレイン領域と、
前記半導体層のうち前記ソース領域に接して、前記ソース領域および前記ドレイン領域よりも低濃度で形成された第1導電型のソースオフセット領域と、
前記半導体層のうち前記ドレイン領域に接して、前記ソースオフセット領域から離間して配置され、前記ソース領域および前記ドレイン領域よりも低濃度で形成された第1導電型のドレインオフセット領域と、
前記半導体層のうち少なくとも平面視で前記ソースオフセット領域および前記ドレインオフセット領域の間に設けられ、平面視で前記ソースオフセット領域から前記ドレインオフセット領域に向かうソースドレイン方向に設けられた溝部と、
前記溝部の側面および底面を覆うゲート絶縁膜と、
少なくとも前記溝部内に設けられ、前記ゲート絶縁膜に接するゲート電極と、
を備え、
前記ゲート電極に接し、平面視で前記ソースドレイン方向に伸びる前記溝部内の中心線に対して前記ソースドレイン方向に垂直な第1方向にずれて配置されるとともに、平面視で前記溝部内に設けられたコンタクトと、
を備える半導体装置。
(付記2)
付記1に記載の半導体装置において、
前記ゲート電極のうち断面視で前記溝部の上端側に凹部が形成されており、
前記コンタクトの中心は、前記ゲート電極の前記凹部からずれて形成されている半導体装置。
(付記3)
付記1に記載の半導体装置において、
第1の前記ソース領域、第1の前記ドレイン領域、前記ソースオフセット領域、前記ドレインオフセット領域、および前記溝部に設けられた第1の前記ゲート絶縁膜並びに第1の前記ゲート電極を備える第1トランジスタと、
前記半導体層に互に離間して設けられた第1導電型または第2導電型の第2のソース領域および第2のドレイン領域と、
前記第2のソース領域および前記第2のドレイン領域に挟まれた位置の上に設けられた第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に設けられた第2のゲート電極と、
を備える第2トランジスタと、
を備え、
前記第2トランジスタは、前記第1トランジスタと同一の前記半導体層に設けられ、平面視で前記第1トランジスタと異なる位置に設けられている半導体装置。
(付記4)
付記3に記載の半導体装置において、
前記第1トランジスタと前記第2トランジスタとの間に設けられ、前記溝部と同じ深さで形成された素子分離用溝部と、
前記素子分離用溝部の側面および底面を覆い、前記ゲート絶縁膜と同一の材料により形成されたトレンチ絶縁膜と、
平面視で前記素子分離用溝部内のみに設けられ、前記トレンチ絶縁膜に接し、前記ゲート電極と同一の前記導電性材料により形成されたトレンチ埋め込み膜と、
をさらに備える半導体装置。
(付記5)
半導体層のうち互いに離間した位置に第1導電型の不純物を導入してソースオフセット領域およびドレインオフセット領域を形成するオフセット領域形成工程と、
前記半導体層のうち少なくとも平面視で前記ソースオフセット領域および前記ドレインオフセット領域の間の位置に、平面視で前記ソースオフセット領域から前記ドレインオフセット領域に向かう方向に溝部を形成する溝部形成工程と、
前記溝部の側面および底面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記半導体層上、および前記溝部内のうち前記ゲート絶縁膜に接するように導電性材料を形成し、前記導電性材料の表層を除去することにより、少なくとも前記溝部内にゲート電極を形成するゲート電極形成工程と、
前記半導体層のうち前記ソースオフセット領域に接する位置と、前記ドレインオフセット領域に接して前記ソースオフセット領域から離間した位置とに、前記ソースオフセット領域および前記ドレインオフセット領域よりも高濃度の第1導電型の不純物を導入して、それぞれソース領域およびドレイン領域を形成するソースドレイン領域形成工程と、
前記半導体層および前記ゲート電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜のうち平面視で前記ソースドレイン方向に伸びる前記溝部内の中心線に対して前記ソースドレイン方向に垂直な第1方向にずれた位置に、且つ、平面視で前記溝部内に配置されるように、前記ゲート電極に接するコンタクトを形成するコンタクト形成工程と、
を備える半導体装置の製造方法。
(付記6)
付記5に記載の半導体装置の製造方法において、
前記コンタクト形成工程において、
前記コンタクトを同一の前記ゲート電極に対して複数形成し、
前記第1方向にずれて配置された第1の前記コンタクトと、
前記第1方向と反対の第2方向にずれて配置された第2の前記コンタクトと、を形成する半導体装置の製造方法。
(付記7)
付記5に記載の半導体装置の製造方法において、
前記コンタクト形成工程において、前記コンタクトの中心を、前記ゲート電極の前記凹部からずらして形成する半導体装置の製造方法。
(付記8)
付記5に記載の半導体装置の製造方法において、
前記溝部形成工程よりも前に、前記半導体層のうち平面視で前記ソース領域および前記ドレイン領域の間の位置にフィールド絶縁膜を形成するフィールド絶縁膜形成工程をさらに備え、
前記フィールド絶縁膜形成工程において、前記フィールド絶縁膜のうち前記ソース領域および前記ドレイン領域を形成する領域に開口部を形成し、
前記ソースドレイン領域形成工程において、前記ゲート絶縁膜、前記ゲート電極および前記フィールド絶縁膜をマスクとして、前記開口部に前記ソース領域および前記ドレイン領域を形成する半導体装置の製造方法。
(付記9)
付記5に記載の半導体装置の製造方法において、
前記ゲート絶縁膜形成工程において、前記溝部の側面および底面を熱酸化させることにより、前記ゲート絶縁膜を形成する半導体装置の製造方法。
(付記10)
付記5に記載の半導体装置の製造方法において、
前記ゲート電極形成工程において、前記導電性材料の表層のみを熱酸化し、酸化された当該表層を除去することにより、前記ゲート電極を形成する半導体装置の製造方法。
(付記11)
付記5に記載の半導体装置の製造方法において、
前記ゲート電極形成工程の後に、前記半導体層上のうち平面視で前記溝部と異なる領域に第2のゲート絶縁膜を形成する工程と、
前記第2のゲート絶縁膜上に第2のゲート電極を形成する工程と、
をさらに備え、
前記ソースドレイン領域形成工程において、前記ソースオフセット領域および前記ドレインオフセット領域に接する第1の前記ソース領域および第1の前記ドレイン領域を形成すると同時に、前記第2のゲート絶縁膜および前記第2のゲート電極をマスクとして、同一の前記不純物を導入することにより、第2のソース領域および第2のドレイン領域を形成する半導体装置の製造方法。
(付記12)
付記11に記載の半導体装置の製造方法において、
前記溝部形成工程において、前記第1ゲート電極と前記第2第1ゲート電極との間に、前記溝部と同じ深さを有する素子分離用溝部を形成し、
前記ゲート絶縁膜形成工程において、前記素子分離用溝部の側面および底面に、前記ゲート絶縁膜と同一の材料によりトレンチ絶縁膜を形成し、
前記ゲート電極形成工程において、平面視で前記素子分離用溝部内にも、前記トレンチ絶縁膜に接するように、前記ゲート電極と同一の前記導電性材料によりトレンチ埋め込み膜を形成する半導体装置の製造方法。