KR20200095539A - 반도체 디바이스의 제조 방법 및 집적 반도체 디바이스 - Google Patents

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KR20200095539A
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센 장
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Abstract

본 출원의 반도체 디바이스의 제조 방법 및 집적 반도체 디바이스에 따르면, 해당 제조 방법은, 반도체 기판(100)에 제 1 영역(1), 제 2 영역(2)와 제 3 영역(3)을 갖는 에피택셜 층(101)을 형성하고, 제 3 영역(3)에 적어도 하나의 홈(102)을 형성하며, 제 1 영역(1)에 적어도 2개의 제 2 도전형 딥 웰(1031)을 형성하고, 제 2 영역(2)에 적어도 2개의 제 2 도전형 딥 웰(1032)을 형성하며, 제 2 도전형 딥 웰 사이에 제 1 유전체 아일랜드(1041)를 형성하고, 제 2 도전형 딥 웰에 제 2 유전체 아일랜드(1042)를 형성하며, 제 1 영역(1) 중 제 1 유전체 아일랜드(1041) 양측에 제 1 도전형 홈(105)을 형성하고, 제 1 유전체 아일랜드(103)에 게이트 구조(106)를 형성하며, 제 2 유전체 아일랜드(1042)를 마스크로 하여 격리된 제 1 도전형 소스 영역(110)을 형성하고, 제 1 영역(1)에서, 제 1 도전형 홈(105)는 제 1 도전형 소스 영역(110)까지 가로 방향으로 연장하는 것을 포함한다.

Description

반도체 디바이스의 제조 방법 및 집적 반도체 디바이스
본 출원은 반도체 제조 분야에 관한 것이고, 구체적으로 반도체 디바이스의 제조 방법 및 집적 반도체 디바이스에 관한 것이다.
수직 이중 확산 금속 산화물 전계 효과 디바이스(VDMOS)는 인핸스먼트형과 공핍형을 포함하고, 이는 오프/온 특성이 양호하고 전력 소비가 낮은 등 장점을 갖고 있으며, LED구동, 전원 어댑터 등 방면에서 광범위하게 응용된다. 그러나 기존의 상이한 유형의 VDMOS 디바이스 중에서 대부분 독립적인 패킹을 채용하므로, 프로세스 비용의 증가되고, 칩면적이 지나치게 큰 단점을 초래한다.
본 출원의 각종 실시예에 근거하여 반도체 디바이스 및 그 제조 방법을 제공한다.
반도체 디바이스의 제조 방법으로서, 적어도 아래와 같은 단계를 포함한다.
반도체 기판을 제공하고, 상기 반도체 기판의 정면에 제 1 영역, 제 2 영역과 제 3 영역을 갖는 제 1 도전형 에피택셜 층을 형성하는 단계로서, 상기 제 3 영역은 상기 제 1 영역과 상기 제 2 영역 사이에 위치하고, 상기 제 3 영역에 상기 제 1 도전형 에피택셜 층에 위치하는 적어도 하나의 홈을 형성한다.
상기 제 1 영역과 상기 제 2 영역에 각각 적어도 2개의 제 2 도전형 딥 웰을 형성하는 단계.
상기 홈을 충전하고, 상기 제 1 도전형 에피택셜 층에 위치하는 유전체 아일랜드를 형성하는 단계로서, 상기 유전체 아일랜드는 제 1 유전체 아일랜드, 제 2 유전체 아일랜드와 제 3 유전체 아일랜드를 포함하고, 그 중에서, 상기 제 1 유전체 아일랜드는 상기 제 1 영역 내의 인접하는 2개의 상기 제 2 도전형 딥 웰 사이의 영역을 부분적으로 피복하고, 상기 제 2 영역 내의 인접하는 2개의 상기 제 2 도전형 딥 웰 사이의 영역을 부분적으로 피복하며, 또한 상기 제 1 유전체 아일랜드는 상술한 인접하는 2개의 상기 제 2 도전형 딥 웰과 모두 접촉하지 않으며, 상기 제 2 유전체 아일랜드는 상기 제 1 영역에 위치하는 상기 제 2 도전형 딥 웰 중의 일부 영역을 부분적으로 피복하고, 상기 제 2 영역에 위치하는 상기 제 2 도전형 딥 웰의 일부 영역을 부분적으로 피복하며, 상기 제 1 영역 내의 상기 제 2 유전체 아일랜드 양측의 제 2 도전형 딥 웰과 상기 제 2 영역 내의 상기 제 2 유전체 아일랜드 양측의 제 2 도전형 딥 웰은 제 1 도전형 소스 영역이 형성될 영역이고, 상기 제 3 유전체 아일랜드는 상기 홈을 피복한다.
상기 제 1 영역 중의 상기 제 1 유전체 아일랜드 양측의 에피택셜 층에 각각 제 1 도전형 채널을 형성하는 단계로서, 상기 제 1 도전형 채널은 상기 제 1 영역 중 제 1 도전형 소스 영역이 형성될 영역까지 연장된다.
상기 제 1 도전형 에피택셜 층에 각각 상기 제 1 유전체 아일랜드, 상기 제 3 유전체 아일랜드를 피복하는 게이트 구조를 형성하는 단계로서, 상기 게이트 구조는 상기 제 2 유전체 아일랜드와 각각 상기 제 1 영역, 상기 제 2 영역에 위치하는 상기 제 1 도전형 소스 영역이 형성될 영역을 노출한다.
상기 게이트 구조와 상기 제 2 유전체 아일랜드를 마스크로 하여 제 1 도전형 소스 영역의 이온 주입을 실행하는 단계로서, 상기 제 1 영역과 상기 제 2 영역 각각에 제 1 도전형 소스 영역을 형성한다.
여기서, 상기 제 1 도전형과 상기 제 2 도전형은 상반된다.
집적 반도체 디바이스로서, 상기 집적 반도체 디바이스는 상술한 바와 같은 방법으로 제조된 반도체 디바이스를 포함한다.
여기서 개시된 발명의 실시예 및/또는 예시의 더 나은 기술과 설명을 위해, 하나 또는 복수의 도면을 참고할 수 있다. 도면을 설명하는데 사용되는 부가적인 세부 사항 또는 예시는 개시된 발명, 현재 기술된 실시예 및/또는 예시 및 현재 이해되는 이런 발명의 최적 모드 중의 임의의 하나의 범위에 대한 제한으로 간주되어서는 안된다.
도 1a 내지 도 1g는 본 출원에 근거한 반도체 디바이스의 제조 방법 중 형성된 반도체 디바이스의 구조 개략도이다.
도 2는 본 출원의 하나의 실시예에 근거한 반도체 디바이스의 제조 방법의 플로우 차트이다.
본 출원의 이해를 쉽게 하기 위해, 아래에서 관련 도면을 참조하여 본 출원에 대해 더욱 전면적인 기술을 행한다. 도면에서는 본 출원의 바람직한 실시예를 도시한다. 그러나 본 출원은 여러가지 상이한 형식으로 실현할 수 있으며, 본문에서 기술된 실시예에 한정되지 않는다. 반대로, 이런 실시예를 제공하는 목적은 본 출원의 개시 내용을 보다 명확하고 자세하게 만들기 위해서다.
별도로 정의되지 않는 한, 본문에 사용된 모든 기술 및 과학 용어는 본 출원에 속하는 당업자가 통상적으로 이해하는 의미와 동일하다. 본문 중 본 출원의 명세서에서 사용되는 용어는 다만 구체적인 실시예를 설명하기 위한 목적일 뿐, 본 출원을 제한하려는 의도가 아니다. 본문에서 사용된 용어 "및/또는"은 하나 또는 복수의 관련 열거된 항목의 임의의 및 모든 조합을 포함한다.
본 출원을 명확히 이해하기 위해, 아래 열거한 설명 중 상세한 단계 및 구조를 제시하여, 본 출원에서 제시한 기술내용을 쉽게 설명하도록 한다. 본 출원의 바람직한 실시예에 대해 아래와 같이 상세하게 기술하지만, 이런 상세한 기술 외에 본 출원은 기타 실시 형태를 가질 수도 있다.
실시예 1
종래 기술의 기술적 문제를 해결하기 위해, 본 출원에서는 반도체 디바이스의 제조 방법 및 집적 반도체 디바이스를 제공하였다.
이하에서, VDMOS 반도체 디바이스의 제조 과정을 예시로 본 출원의 반도체 디바이스의 제조 방법과 반도체 디바이스에 대해 예시적으로 설명하지만, 이해가 필요한 것은, 본 실시예에서 VDMOS 반도체 디바이스의 제조 과정을 예시로 설명하는 것은 단지 예시적인 것일 뿐, 임의의 집적 공핍형 디바이스와 인핸스먼트형 디바이스의 반도체 디바이스의 제조 방법이 모두 본 출원에 적용된다는 점이다.
이하, 도 1a 내지 도 1g, 도 2를 참조하여 본 출원에서 제시된 반도체 디바이스의 제조 방법에 대해 예시적으로 설명한다. 도 1a 내지 도 1g는 본 출원의 하나의 실시예에 근거한 반도체 디바이스의 제조 방법 중 형성된 반도체 디바이스의 구조 개략도이고, 도 2는 본 출원의 하나의 실시예에 근거한 반도체 디바이스의 제조 방법의 플로우 차트이다.
먼저 도 2를 참조하면, 반도체 기판을 제공하고, 상기 반도체 기판의 정면에 제 1 영역, 제 2 영역과 제 3 영역을 갖는 제 1 도전형 에피택셜 층을 형성하며, 상기 제 3 영역은 상기 제 1 영역과 상기 제 2 영역 사이에 위치하고, 상기 제 3 영역에 상기 제 1 도전형 에피택셜 층에 위치하는 홈을 형성하는 단계(S1)를 실행한다.
도 1a에 도시된 바와 같이, 반도체 기판(100)이 제공되는데, 구체적으로, 이하 언급된 재료 중 적어도 하나의 종류일 수 있다: Si, Ge, SiGe, SiC, SiGeC, InAs, GaAs, InP, InGaAs 또는 기타 Ⅲ/V 화합물 반도체, 및 이들 반도체로 구성된 다층 구조 등을 더 포함하고, 또는 절연체 상 실리콘(SOI), 절연체 상 적층 실리콘(SSOI), 절연체 상 적층 게르마늄화 규소(S-SiGeOI), 절연체 상 게르마늄화 규소(SiGeOI) 및 절연체 상 게르마늄(GeOI) 등. 예시적으로, 상기 반도체 기판은 제 1 도전형이다.
설명이 필요한 것은, 본 명세서 중 제 1 도전형과 제 2 도전형은 일반적으로 P형 또는 N형을 가리키고, 예를 들어 제 1 도전형이 P형, 저 도핑된 P-형, 고 도핑된 P+형 중의 하나이고, 제 2 도전형이 N형, 저 도핑된 N-형, 고 도핑된 N+형 중의 하나이다. 또는 반대로, 제 1 도전형이 N형, 저 도핑된 N-형, 고 도핑된 N+형 중의 하나이고, 제 2 도전형이 P형, 저 도핑된 P-형, 고 도핑된 P+형 중의 하나이다. 예시적으로, 상기 제 1 도전형의 반도체 기판은 저 도핑의 N형 기판, 즉 N- 기판이고, 그 도핑 농도는 1×1014/cm3~2×1014/cm3이다.
상기 제 1 도전형의 반도체 기판의 정면에 제 1 도전형 에피택셜 층을 형성한다. 도 1a를 참조하면, 상기 제 1 도전형의 반도체 기판(100)에 제 1 도전형 에피택셜 층(101)이 형성되어 있고, 상기 제 1 도전형 에피택셜 층(101)은 제 1 영역(1), 제 2 영역(2) 및 제 3 영역(3)을 포함하며, 상기 제 3 영역(3)은 상기 제 1 영역(1)과 상기 제 2 영역(2) 사이에 형성되어 있다. 그 중에서, 상기 제 1 영역(1)에 공핍형 반도체 디바이스를 형성할 예정이고, 상기 제 2 영역(2)에 인핸스먼트형 반도체 디바이스를 형성할 예정이며, 상기 제 3 영역에 상기 공핍형 반도체 디바이스와 상기 인핸스먼트형 반도체 디바이스를 격리하는 격리 구조를 형성할 예정이다.
상기 제 1 도전형 에피택셜 층(101)을 형성하는 방법은 이온 도핑 기상 에피 택시법 등 당업자가 숙지하고 있는 임의의 방법을 포함한다. 본 실시예 중, 상기 제 1 도전형의 반도체 기판은 N형이 저 도핑된 기판, 즉 N- 기판이고, 상기 제 1 도전형 에피택셜 층은 N형이 저 도핑된 에피택셜 층, 즉 N- 에피택셜 층이다.
상기 제 1 도전형 에피택셜 층(101)의 두께와 저항률은 디바이스의 내압 능력에 영향을 주고, 제 1 도전형 에피택셜 층(101)의 두께가 두꺼울수록 저항률이 커지고, 디바이스의 내압 능력이 높아진다. 본 실시예 중, 형성되는 VDMOS 반도체 디바이스의 내압이 650V를 요구할 때, 상기 제 1 도전형 에피택셜 층(101)의 두께는 45㎛~65㎛이고,저항률은 15Ω·cm~25Ω·m이다.
제 1 도전형 에피택셜 층(101)의 제 3 영역(3)에 적어도 하나의 홈(102)이 형성되어 있다. 제 1 도전형 에피택셜 층(101)에 상기 제 3 영역(3)에 위치하는 적어도 하나의 홈(102)이 마련되어 있으므로, 상기 홈(102)에 의해 마련된 격리 구조가 후속적으로 형성되고, 상기 홈 양측의 공핍형 디바이스와 인핸스먼트형 디바이스 사이에 형성 가능한 전류 채널에 대해 차단하고, 공핍형 디바이스와 인핸스먼트형 디바이스에 대해 격리 효과를 발휘한다. 이때, 상기 홈의 깊이는 상기 제 1 도전형 에피택셜 층의 두께보다 작을 수 있고, 상기 제 1 도전형 에피택셜 층의 두께 이상일 수 있으며, 모두 격리의 효과를 발휘할 수 있다. 상기 홈의 개수는 격리 효과에 영향을 주고, 홈의 개수가 많을수록 격리 효과가 좋다. 동시에, 본 출원에서는 홈을 사용하여 격리 구조를 마련하고, 딥 웰을 사용하여 격리 구조를 마련하는 것에 비해, 격리 구조의 면적을 효과적으로 감소시킴으로써, 칩 면적을 절약하였다.
예시적으로, 상기 홈의 깊이가 상기 제 1 도전형 에피택셜 층의 두께 이상이고, 즉, 상기 홈이 상기 제 1 도전형 에피택셜 층을 관통한다. 도 1에 도시된 바와 같이, 홈(102)이 상기 제 1 도전형 에피택셜 층(101)을 관통하여 상기 반도체 기판(100) 내로 연장되어, 상기 에피택셜 층 중 상기 홈 양측에 위치하는 공핍형 디바이스와 인핸스먼트형 디바이스 사이에 형성 가능한 전류 채널을 철저히 차단함으로써, 공핍형 디바이스와 인핸스먼트형 디바이스의 격리 특성을 현저히 향상시킴과 동시에, 이러한 설치 중, 복수의 격리 홈을 추가로 설치할 필요 없이 최대 격리 효과를 달성할 수 있고, 격리 구조의 면적을 추가로 감소시키고, 칩 면적을 절약하였다. 이하의 기재에서는, 격리 구조의 형성 단계를 추가로 소개한다.
예시적으로, 상기 홈(102)을 형성하는 방법은, 먼저, 상기 제 1 도전형 에피택셜 층에 패턴화된 마스크 층을 형성하고, 상기 패턴화된 마스크 층은 홈이 형성될 위치를 노출하며, 이어서, 상기 패턴화된 마스크 층을 마스크로 하여 상기 제 1 도전형 에피택셜 층을 에칭하고, 엔드 포인트 검출, 오버 에칭 등 기술적 수단에 의해 상기 홈이 상기 제 1 도전형 에피택셜 층을 관통하도록 하며, 마지막으로, 상기 패턴화된 마스크 층을 제거하는 것을 포함한다. 이해가 필요한 것은, 홈을 형성하는 상기 단계는 단지 예시적인 것일 뿐, 상기 홈을 형성하는 어떠한 방법도 모두 본 출원에 적용된다는 점이다.
예시적으로, 상기 홈의 폭은 0.5㎛~2㎛이다. 홈의 폭을 0.5㎛~2㎛으로 설정함으로써, 후속 홈의 충전 과정에서 열 산화 프로세스를 이용하여 유전체 아일랜드를 형성하는 동시에 홈을 충전할 수 있고, 프로세스의 단계를 감소하는 동시에 치밀한 충전 재료를 형성할 수 있다. 상기 홈의 깊이는 상기 제 1 도전형 에피택셜 층의 두께에 근거하여 결정된다. 선택적으로, 상기 홈의 형상은 직사각형, 정사각형, 사다리꼴, 역사다리꼴형일 수 있고, 여기에 제한되지 않으며, 추가로, 상기 홈의 저부는 원호형, 원추형 등일 수 있다. 예시적으로, 상기 홈은 사다리꼴이고, 상기 홈의 측벽의 기울기 각도의 범위는 45°~90°일 수 있다. 이해가 필요한 것은, 본 실시예에서 제공되는 홈의 사이즈, 형태와 각도 등은 단지 예시적인 것일 뿐, 제 1 도전형 에피택셜 층에 위치하는 어떠한 홈도 모두 본 출원에 적용된다는 점이다.
이어서, 계속해서 도 2를 참조하면, 상기 제 1 영역과 상기 제 2 영역에 각각 적어도 2개의 제 2 도전형 딥 웰을 형성하는 단계(S2)를 실행한다.
도 1b를 참조하면, 상기 제 1 영역과 상기 제 2 영역에 각각 적어도 2개의 제 2 도전형 딥 웰을 형성하는 반도체 디바이스의 구조 개략도가 도시되어 있다. 상기 제 1 도전형 에피택셜 층(101)에 제 2 도전형 딥 웰(103)을 형성하고, 그 중에서, 상기 제 2 도전형 딥 웰(103)은 상기 제 1 영역(1)에 위치하는 적어도 2개의 제 2 도전형 딥 웰(1031)과 상기 제 2 영역(2)에 위치하는 적어도 2개의 제 2 도전형 딥 웰(1032)을 포함한다.
상기 제 2 도전형 딥 웰을 형성하는 방법은, 상기 제 1 도전형 에피택셜 층에 패턴화된 마스크 층을 형성하고, 상기 패턴화된 마스크 층은 상기 제 2 도전형 딥 웰이 형성될 영역을 노출하며, 제 2 도전형 딥 웰의 이온 주입을 실행하고, 상기 제 1 도전형 에피택셜 층에 제 2 도전형 딥 웰을 형성하며, 상기 패턴화된 마스크 층을 제거하는 것을 포함한다.
본 실시예 중, 상기 제 1 도전형의 반도체 기판은 N형의 저 도핑된 기판 즉 N- 기판이고, 상기 제 1 도전형 에피택셜 층은 N형의 저 도핑된 에피택셜 층, 즉 N- 에피택셜 층이며, 상기 제 2 도전형 딥 웰은 P웰이고, 상기 제 2 도전형 딥 웰의 이온 주입의 이온은 붕소 이온이며, 주입의 에너지 범위는 50Kev~200Kev이고, 주입 용량 범위는 5.0E13/cm2~5.0E14/cm2이다.
예시적으로, 상기 제 2 도전형 딥 웰의 이온 주입을 완료한 후, 제 2 도전형 딥 웰의 어닐링을 실행하는 단계를 더 포함한다. 예시적으로, 상기 1차 어닐링의 온도 범위는 1100℃~1200℃이고, 시간 범위는 60min~300min이다.
이어서, 계속해서 도 2를 참조하면, 상기 홈을 충전하고, 또한 상기 제 1 도전형 에피택셜 층에 위치하는 유전체 아일랜드를 형성하며, 상기 유전체 아일랜드는 제 1 유전체 아일랜드, 제 2 유전체 아일랜드와 제 3 유전체 아일랜드를 포함하고, 그 중에서, 상기 제 1 유전체 아일랜드는 상기 제 1 영역 내의 인접하는 2개의 상기 제 2 도전형 딥 웰 사이의 영역을 부분적으로 피복하고, 상기 제 2 영역 내의 인접하는 2개의 상기 제 2 도전형 딥 웰 사이의 영역을 부분적으로 피복하며, 또한 상기 제 1 유전체 아일랜드는 상기 인접하는 2개의 상기 제 2 도전형 딥 웰과 모두 접촉하지 않으며, 상기 제 2 유전체 아일랜드는 상기 제 1 영역에 위치하는 상기 제 2 도전형 딥 웰의 일부 영역을 부분적으로 피복하고, 상기 제 2 영역에 위치하는 상기 제 2 도전형 딥 웰의 일부 영역을 부분적으로 피복하며, 상기 제 1 영역 내의 상기 제 2 유전체 아일랜드 양측의 제 2 도전형 딥 웰과 상기 제 2 영역 내의 상기 제 2 유전체 아일랜드 양측의 제 2 도전형 딥 웰은 제 1 도전형 소스 영역이 형성될 영역이고, 상기 제 3 유전체 아일랜드는 상기 홈을 피복하는 단계(S3)를 실행한다.
도 1c를 참조하면, 상기 홈을 충전하고, 또한 상기 제 1 도핑 에피택셜 층에 위치하는 유전체 아일랜드를 형성한 후의 반도체 디바이스의 구조 개략도가 도시되어 있다. 홈(102)이 충전되고, 상기 제 1 도전형 에피택셜 층(101)에 복수의 유전체 아일랜드(104)를 형성하며, 유전체 아일랜드(104)는 제 1 유전체 아일랜드(1041), 제 2 유전체 아일랜드(1042)와 제 3 유전체 아일랜드(1043)를 포함한다. 그 중에서, 상기 제 1 유전체 아일랜드(1041)는 상기 제 1 영역(1) 중 인접하는 2개의 제 2 도전형 딥 웰(1031) 사이의 영역 위와 상기 제 2 영역(2) 중 인접하는 2개의 제 2 도전형 딥 웰(1032) 사이의 영역 위에 위치하고, 또한 상기 제 1 영역(1) 중, 상기 제 1 유전체 아일랜드(1041)는 상기 인접하는 2개의 제 2 도전형 딥 웰(1031)과 접촉하지 않고, 상기 제 2 영역(2) 중 상기 제 1 유전체 아일랜드(1041)는 상기 인접하는 2개의 제 2 도전형 딥 웰(1032)과 접촉하지 않으며, 상기 제 2 유전체 아일랜드(1042)는 제 1 영역(1) 중 제 2 도전형 딥 웰(1031)과 제 2 영역(2) 중 제 2 도전형 딥 웰(1032)에 위치하고, 상기 제 2 도전형 딥 웰은 상기 제 2 유전체 아일랜드에 피복된 영역(110a)을 포함하며, 영역(110a)은 형성 예정인 제 1 도전형 소스 영역 사이에 위치하고 즉 제 2 도전형 딥 웰 영역(110a) 양측의 제 2 도전형 딥 웰 영역은 제 1 도전형 소스 영역이 형성될 영역이며, 상기 제 3 유전체 아일랜드(1043)는 상기 충전 완료된 홈(102)을 피복한다.
예시적으로, 상기 홈을 충전하고, 또한 상기 제 1 도전형 에피택셜 층에 위치하는 유전체 아일랜드를 형성하는 상기 단계는, 침적 프로세스를 실행하고, 상기 제 1 도전형 에피택셜 층을 피복하고 또한 상기 홈을 충전하는 유전체 재료층을 형성하며, 상기 유전체 재료층을 패턴화하여 상기 유전체 아일랜드를 형성하도록 하는 것을 포함한다. 이 과정에서, 상기 홈의 유전체 재료층과 유전체 아일랜드를 형성하는 유전체 재료층의 재질이 일치할 때, 홈의 충전과 유전체 아일랜드의 형성을 동일한 단계에 놓을 수 있으며, 이에 프로세스 플로우를 감소시키고, 프로세스 비용을 감소시킬 수 있다.
예시적으로, 상기 침적 프로세스를 실행하는 단계 이전에, 열 산화 프로세스를 실행하고, 상기 홈의 측벽과 저부를 피복하는 산화 규소 층을 형성한다. 홈을 충전하기 전에 상기 홈을 피복하는 열 산화 규소층을 형성하고, 한편으로 홈 형성 과정 에서의 응력을 감소시키고, 다른 한편으로 홈 측벽을 피복하는 치밀한 유전체 재료층을 형성하여, 누전을 감소시킨다. 상기 유전체 재료층은 산화층, 다결정 실리콘, TEOS와 BPSG 중 일종 또는 복수종의 조합이다.
본 실시예 중, 홈의 폭 범위는 0.5㎛~2㎛이고, 상기 홈을 충전하고, 또한 상기 제 1 도전형 에피택셜 층에 위치하는 유전체 아일랜드를 형성하는 단계는, 열 산화 프로세스를 실행하고, 상기 제 1 도전형 에피택셜 층의 표면을 피복하고 상기 홈을 충전하는 산화층을 형성하며, 상기 산화층을 패턴화하여, 상기 유전체 아일랜드를 형성하도록 하는 것을 포함한다. 예시적으로, 상기 유전체 아일랜드(104)의 두께 범위는 5000Å~10000Å이고, 상기 유전체 아일랜드(103)의 길이 범위는 2㎛~5㎛이다.
본 실시예 중 열 산화 프로세스를 이용하여 홈 저부와 측벽의 피복 과정, 홈의 충전 과정 및 유전체 아일랜드를 형성하는 단계를 동기화하여, 홈에 유전체 재료층을 다시 피복하고 홈을 충전하는 단계를 감소시키고, 프로세스의 단계를 감소시키는 동시에 치밀한 충전 재료를 형성한다.
이해가 필요한 것은, 본 실시에서 열 산화 프로세스를 이용하여 홈을 충전하고 유전체 아일랜드를 형성하는 단계는 단지 예시적인 것일 뿐이라는 점이다. 홈을 충전하고, 유전체 아일랜드를 형성하는 어떠한 방법도 모두 본 출원에 적용된다.
상기 제 1 영역, 상기 제 2 영역 내의 인접하는 2개의 제 2 도전형 딥 웰 사이의 영역 위에 제 1 유전체 아일랜드를 형성함으로써, 공핍형 디바이스의 채널을 형성하는 과정에서, 제 1 유전체 아일랜드를 마스크로 이온 주입을 실행하여, 이온이 제 1 유전체 아일랜드의 아래쪽의 영역에 진입하는 것을 방지하였고, 제 1 유전체 아일랜드의 아래쪽의 제 1 도전형 에피택셜 층의 채널의 이온 농도를 최저로 낮추고, 공핍형 디바이스의 파괴 내압이 더욱 높아지도록 하여, 파괴 신뢰성을 크게 향상시켰으며, 인핸스먼트형 디바이스에 대해서는 공식Cox=εox/tox에 근거하여, 제 1 유전체 아일랜드의 존재로 인해, 게이트 유전체층의 두께가 두꺼워지고, 게이트 커패시턴스를 저하시키고 디바이스의 스위칭 손실을 감소시키는 작용을 일으킨다는 것을 알 수 있다.
상기 제 1 영역과 상기 제 2 영역 내의 제 2 도전형 딥 웰 영역(110a)에 제 2 유전체 아일랜드를 형성하고, 즉, 제 2 유전체 아일랜드는 제 1 도전형 소스 영역이 형성될 영역 사이에 위치함으로써, 제 1 도전형 소스 영역을 형성하는 과정에서 제 2 유전체 아일랜드를 마스크로 하여 제 1 도전형 소스 영역을 자기 정렬하여 형성할 수 있고, 제 1 도전형 소스 영역은 제 2 도전형 딥 웰 영역(110a)에 의해 격리된다. 프로세스 과정에서 포토리소그래피 마스크와 포토 리소그래피 프로세스를 행하여 이온 주입 마스크를 획득하는 단계를 절약하여, 프로세스 비용을 감소시킬 수 있으며, 상기 제 1 도전형 소스 영역을 형성하는 단계는 후속하는 기재에서 보다 자세히 설명한다.
제 3 유전체 아일랜드는 충전된 홈을 피복함으로써, 폐쇄된 홈구조를 형성하고, 인핸스먼트형 디바이스와 공핍형 디바이스 사이에 위치하는 완전한 격리 구조를 형성하여, 인핸스먼트형 디바이스와 공핍형 디바이스에 대해 효율적으로 격리한다.
이어서, 계속해서 도 2를 참조하면, 상기 제 1 영역 중의 상기 제 1 유전체 아일랜드 양측의 에피택셜 층에 각각 제 1 도전형 채널을 형성하고, 상기 제 1 도전형 채널은 상기 제 1 영역 중 제 1 도전형 소스 영역이 형성될 영역까지 연장되는 단계(S4)를 실행한다.
도 1d에 도시된 바와 같이, 제 1 도전형 에피택셜 층(101)의 제 1 영역(1)에 제 1 유전체 아일랜드(1041) 양측에 위치하는 제 1 도전형 채널(105)을 형성하고, 상기 제 1 도전형 채널(105)은 상기 제 1 영역(1) 중 상기 제 2 도전형 딥 웰(1031) 중 소스 영역이 형성될 영역까지 연장된다.
예시적으로, 상기 제 1 도전형 에피택셜 층의 제 1 영역에 상기 제 1 유전체 아일랜드 양측에 위치하는 제 1 도전형 채널을 형성하는 단계는, 먼저, 제 1 도전형 에피택셜 층에 패턴화된 마스크 층을 형성하고, 상기 패턴화된 마스크 층은 상기 제 1 유전체 아일랜드 양측에 위치하는 제 1 도전형 채널이 형성될 영역을 노출하며, 상기 패턴화된 마스크 층과 제 1 유전체 아일랜드를 마스크로 채널 이온 주입을 실행하고, 상술한 상기 제 1 유전체 아일랜드 양측에 위치하는 제 1 도전형 채널에서 상기 패턴화된 마스크 층을 제거하는 것을 포함한다.
상기 채널 이온 주입의 이온은 인 이온이고, 주입 에너지 범위는 50Kev~200Kev이고, 주입 용량 범위는 5.0E12/cm2~5.0E13/cm2이다.
공핍형 디바이스의 채널을 형성하는 과정에서, 제 1 유전체 아일랜드를 마스크로 이온 주입을 실행하여, 이온이 제 1 유전체 아일랜드의 아래쪽의 영역에 진입하는 것을 방지하였고, 제 1 유전체 아일랜드의 아래쪽의 제 1 도전형 에피택셜 층의 채널의 이온 농도를 최저로 낮추고, 공핍형 디바이스의 파괴 내압이 더욱 높아지도록 하여, 파괴 신뢰성을 크게 향상시켰다.
예시적으로, 유전체 아일랜드를 형성한 후, 상기 제 1 영역의 제 1 도전형 에피택셜 층에 상기 제 1 유전체 아일랜드 양측에 위치하는 제 1 도전형 채널을 형성하기 전에, 역치 전압(Vt) 조정 주입을 실행하는 단계를 더 포함하고, 디바이스의 역치 전압을 조정하는데 사용되며, 상기 Vt 조정 주입의 단계는 상기 유전체 아일랜드를 마스크로 해서 진행된다. 예시적으로, 상기 Vt 조정 주입의 이온은 인 이온이고, 주입의 에너지 범위는 100Kev~200Kev이며, 주입 용량 범위는 1.0E12/cm2~1.0E13/cm2 이다. 예시적으로, 상기 Vt 조정 주입 단계를 실행한 후 2 차 어닐링을 행하는 단계를 더 포함하고, 온도 범위는 1100℃~1200℃이고, 상기 2 차 어닐링의 시간 범위는 60min~180min이다.
이어서, 상기 제 1 도전형 에피택셜 층에 각각 상기 제 1 유전체 아일랜드, 상기 제 3 유전체 아일랜드를 피복하는 게이트 구조를 형성하고, 또한 상기 게이트 구조는 상기 제 2 유전체 아일랜드와 각각 상기 제 1 영역, 상기 제 2 영역에 위치하는 상기 제 1 도전형 소스 영역이 형성될 영역을 노출하는 단계(S5)를 실행한다.
예시적으로, 상기 게이트 구조는 아래로부터 위로 차례대로 적층된 게이트 유전체층과 게이트 재료층을 포함한다.
도 1e를 참조하면, 먼저 제 1 도전형 에피택셜 층(101)에 게이트 구조(106)를 형성하고, 상기 게이트 구조(106)는 상기 제 1 영역(1)에 형성되는 게이트 구조(1061)와 상기 제 2 영역(2)에 형성되는 게이트 구조(1062)를 포함한다. 상기 게이트 구조(106)는 게이트 유전체층(107)과 게이트 재료층(108)을 포함하고, 상기 게이트 구조(106) 중 상기 제 1 영역(1)에 위치하는 게이트 구조(1061)는 상기 제 1 영역(1)에 위치하는 상기 제 1 유전체 아일랜드(1041)를 피복하고, 또한 제 2 유전체 아일랜드(1042)와 상기 제 1 영역(1)에 위치하는 제 2 도핑 딥 웰(1031) 중 제 1 도전형 소스 영역이 형성될 영역을 노출하며, 상기 게이트 구조(106) 중 상기 제 2 영역(2)에 위치하는 게이트 구조(1062)는 상기 제 2 영역(2)에 위치하는 상기 제 1 유전체 아일랜드(1041)를 피복하고, 또한 제 2 유전체 아일랜드(1042), 상기 제 2 영역(2)에 위치하는 제 2 도전형 딥 웰(1032) 중 제 1 도전형 소스 영역이 형성될 영역을 노출한다. 예시적으로, 상기 게이트 구조(106)는 제 3 유전체 아일랜드(1043)도 피복한다.
인핸스먼트형 디바이스에 대해서는, 공식 Cox=εox/tox에 근거하여 제 1 유전체 아일랜드의 존재로 인해, 게이트 유전체층의 두께가 두꺼워지고, 게이트 커패시턴스를 감소시키고 디바이스의 스위칭 손실을 감소시키는 작용을 일으킨다는 것을 알 수 있다.
예시적으로, 상기 게이트 유전체층은 실리카 재료이고, 상기 게이트 재료층은 다결정 실리콘 재료이다. 게이트 구조를 형성하는 방법은 당업자가 숙지하고 있는 임의의 방법일 수 있으고, 예를 들어 침적, 포토 리소그래피, 에칭 등 프로세스 단계를 포함하며, 여기서 더 반복하여 서술하지 않는다. 예시적으로, 상기 게이트 유전체층의 두께 범위는 500Å~1500Å이고, 상기 게이트 재료층의 두께 범위는 2000Å~10000Å이다.
본 실시예 중, 게이트 구조를 형성하는 동시에, 상기 제 3 영역에서 상기 게이트 구조는 제 3 유전체 아일랜드도 피복한다. 도 1e에 도시된 바와 같이, 게이트 구조(106)는 제 3 유전체 아일랜드(1043)도 피복한다.
이어서, 상기 게이트 구조와 상기 제 2 유전체 아일랜드를 마스크로 하여 제 1 도전형 소스 영역의 이온 주입을 실행하고, 상기 제 1 영역과 상기 제 2 영역 각각에 제 1 도전형 소스 영역을 형성하는 단계(S6)를 실행한다.
계속해서 도 1e를 참조하면, 상기 게이트 구조(106)와 상기 유전체 아일랜드(104)를 마스크로 하여 제 1 도전형 소스 영역의 이온 주입을 실행하고, 상기 제 1 영역(1)의 제 2 도전형 딥 웰(1031)과 제 2 영역(2)의 제 2 도전형 딥 웰(1032)에 게이트 구조 양측에 위치하는 제 1 도전형 소스 영역(110)을 형성 하며, 여기서 상기 제 1 영역(1)의 제 2 도전형 딥 웰(1031)에 위치하는 상기 제 1 도전형 소스 영역(110)은 상기 제 1 도전형 채널(105)과 접촉하고, 동일한 제 2 도전형 딥 웰에 위치하는 상기 제 1 도전형 소스 영역(110)은 제 2 유전체 아일랜드(1042) 아래쪽에 위치하는 제 2 도전형 딥 웰 영역(110a)에 의해 격리된다.
상기 제 1 도전형 소스 영역을 형성하는 방법은, 상기 게이트 구조와 상기 제 2 유전체 아일랜드를 마스크로 이온 주입을 실행하는 방법을 채용한다. 제 2 유전체 아일랜드가 제 1 영역의 제 2 도전형 딥 웰과 제 2 영역의 제 2 도전형 딥 웰에 형성되어 있기 때문에, 제 1 도전형 소스 영역을 형성하는 과정에서 제 2 유전체 아일랜드를 마스크로 하여 제 1 도전형 소스 영역을 자기 정렬하여 형성할 수 있고, 제 1 도전형 소스 영역은 제 2 유전체 아일랜드의 양측에 위치하며, 즉 제 1 도전형 소스 영역은 제 2 도전형 딥 웰 영역(110a)에 의해 격리되므로, 프로세스 과정에서 포토 리소그래피 마스크를 한번 절약하였고, 프로세스 비용을 감소시켰다. 본 실시예 중, 상기 제 1 도전형 소스 영역(110)을 형성하는 이온 주입 단계는 인 이온 주입 단계를 이용하고, 주입의 에너지 범위는 50Kev~150Kev이고, 주입 용량 범위는 5.0E15/cm2~1.0E16/cm2이다.
예시적으로, 제 1 도전형 소스 영역을 형성한 후, 제 1 도전형 소스 영역의 아래쪽에 위치하는 제 2 도전형 웰 영역을 형성한다. 제 1 도전형 소스 영역의 아래쪽에 제 2 도전형 웰 영역을 형성하면 기생 트랜지스터 베이스 영역의 저항을 현저히 감소시킬 수 있고, 기생 트랜지스터의 턴온의 리스크를 대폭 감소시킬 수 있으며, 디바이스의 작업 안전성을 현저히 향상시킨다. 계속해서 도 1e를 참조하면, 제 1 도전형 소스 영역(110)의 아래쪽에 제 2 도전형 웰 영역(109)이 형성되어 있다. 상기 제 2 도전형 웰 영역을 형성하는 방법은 상기 게이트 구조와 상기 제 2 유전체 아일랜드를 마스크로 하는 상황 하에 이온 주입을 행하는 방법을 채용한다. 본 실시예 중, 상기 제 2 도전형 웰 영역(109)을 형성하는 이온 주입 단계는 붕소 이온 주입 단계이고, 주입의 에너지 범위는 150Kev~300Kev이고, 그 주입 용량 범위는 1.0E15/cm2~5.0E15/cm2이다.
예시적으로, 상기 제 1 도전형 소스 영역을 형성한 후, 소스를 형성하는 단계를 더 포함한다. 예시적으로, 상기 소스를 형성하는 단계는 이하 단계를 포함한다. 즉 상기 제 1 도전형 에피택셜 층에 유전체층을 형성하고, 상기 유전체층은 상기 게이트 구조와 상기 제 1 도전형 소스 영역을 피복하고 또한 상기 제 2 유전체 아일랜드를 노출하며, 상기 제 2 유전체 아일랜드를 제거하고, 상기 유전체층의 일부를 제거하여 상기 제 1 도전형 소스 영역의 일부를 노출하며, 상기 제 1 도전형 에피택셜 층에 소스를 형성하고, 상기 소스는, 상기 제 1 영역의 제 2 도전형 딥 웰과 접촉하는 제 1 영역 소스와 상기 제 2 영역의 제 2 도전형 딥 웰과 접촉하는 제 2 영역 소스를 포함하고, 상기 제 1 영역 소스는 제 2 영역 소스와 접촉하지 않는다.
예시적으로, 소스를 형성하기 전에 제 2 도전형 웰 영역과 제 2 도전형 소스 영역을 형성하는 단계를 더 포함한다. 아래에서 도 1f와 도 1g를 참조하여 제 2 도전형 소스 영역을 형성한 후 소스를 형성하는 과정에 대해 기술한다.
먼저, 도 1f를 참조하면, 제 1 도전형 에피택셜 층(101)에 상기 게이트 구조(게이트 유전체층(107)과 게이트 재료층(108)을 포함함)와 상기 제 1 도전형 소스 영역(110)을 피복하는 유전체층을 형성하고, 상기 유전체층은 상기 제 2 유전체 아일랜드(1042)를 노출한다. 상기 유전체층은 실리카, 질화 규소 등 유전체 재료층일 수 있다. 상기 유전체층을 형성하는 방법은 침적, 포토 리소그래피, 에칭 등 단계를 포함하고, 이들은 당업자가 숙지하고 있는 단계이므로, 여기서 더 반복하여 서술하지 않는다.
이어서, 계속해서 도 1f를 참조하면, 상기 제 2 유전체 아일랜드(1042)와 일부 상기 유전체층을 제거하여, 일부 상기 제 1 영역의 제 2 도전형 딥 웰(1031)과 제 2 영역의 제 2 도전형 딥 웰(1032)의 상기 제 1 도전형 소스 영역(110) 및 상기 제 1 도전형 소스 영역(110) 사이에 위치하는 영역을 노출한다. 제 2 유전체 아일랜드와 일부 유전체층을 제거하는 방법은 에칭 등 당업자가 숙지하고 있는 방법을 채용할 수 있고, 여기서 더 반복하여 서술하지 않는다.
이어서, 계속해서 도 1f를 참조하면, 상기 제 1 영역의 제 2 도전형 딥 웰(1031)과 제 2 영역의 제 2 도전형 딥 웰(1032)의 상기 제 1 도전형 소스 영역(110) 사이에 위치하는 제 2 도전형 소스 영역(112)을 형성하고, 상기 제 2 도전형 소스 영역(112)은 상기 제 1 도전형 소스 영역에 접속된다.
제 2 도전형 소스 영역을 형성하는 상기 이온 주입 단계는, 남아 있는 유전체층(111)을 마스크로 한다. 본 실시예 중, 유전체층을 부분적으로 제거한 후 소스를 형성하기 전에 제 2 도전형 소스 영역을 형성하고, 그 중에서, 제 2 도전형 소스 영역을 형성하는 이온 주입의 용량이 제 1 도전형 소스 영역을 형성하는 이온 주입의 용량보다 낮으므로, 제 2 도전형 소스 영역을 형성하는 과정에서, 노출되는 제 1 도전형 소스 영역은 반전되지 않으므로, 제 2 도전형 소스 영역의 이온 주입 마스크를 단독적으로 형성하는 단계에서 프로세스 플로우를 감소시키고, 프로세스 비용을 감소시킨다. 상기 제 2 도전형 소스 영역은 상기 소스와 상기 딥 웰 사이의 접촉을 강화하는데 사용된다.
이 과정에서, 제 2 도전형 소스 영역을 형성하기 전에 유전체층을 부분적으로 제거하여 제 1 도전형 소스 영역을 노출하는 개구를 형성하였기 때문에, 제 2 도전형 소스 영역을 형성한 후 유전체층을 추가로 제거할 필요 없이, 직접 제 1 도전형 소스 영역 및 제 2 도전형 소스 영역과 접촉하는 소스를 형성할 수 있다. 따라서 프로세스의 단계를 추가로 감소시켰고, 프로세스 비용을 절약하였다.
본 실시예 중, 제 2 도전형 소스 영역을 형성하는 상기 이온 주입 단계는 붕소 이온 또는 이불화 붕소 이온 주입 단계를 채용하고, 주입의 에너지 범위는 50Kev~200Kev이고, 주입 용량 범위는 5.0E14/cm2~5.0E15/cm2이다.
이해가 필요한 것은, 여기서 유전체층을 부분적으로 제거한 후, 소스를 형성하기 전에 제 2 도전형 소스 영역을 형성하는 것은 단지 예시적인 것일 뿐, 제 2 도전형 소스 영역을 형성하는 어떠한 단계도 모두 본 출원에 적용된다.
이어서, 계속해서 도 1f를 참조하면, 이온 주입 단계를 실행하고, 상기 제 2 도전형 소스 영역(112)의 아래쪽에 위치하는 다른 제 2 도전형 웰 영역을 형성하며, 상기 다른 제 2 도전형 웰 영역은 제 1 도전형 소스 영역(110)의 아래쪽에 위치하는 상기 제 2 도전형 웰 영역(109)을 접속하여, 제 1 도전형 소스 영역(110)과 제 2 도전형 소스 영역(112)의 아래쪽에 위치하는 완전한 제 2 도전형 웰 영역(1091)을 형성한다. 다른 제 2 도전형 웰 영역을 형성하는 상기 이온 주입 단계는 나머지 유전체층(111)을 마스크로 하여 붕소 이온 주입 프로세스를 이용하고, 주입의 에너지 범위는 150Kev~300Kev이고, 주입 용량 범위는 1.0E15/cm2~1.0E16/cm2이다. 예시적으로, 다른 제 2 도전형 웰 영역의 이온 주입 단계를 완성한 후 어닐링을 행한다. 상기 어닐링의 온도 범위는 800℃~1000℃이고, 상기 어닐링의 시간 범위는 30min~90min이다. 제 1 도전형 소스 영역(110)과 제 2 도전형 소스 영역(112)의 아래쪽에 형성된 제 2 도전형 웰 영역(1091)은 기생 트랜지스터 베이스 영역의 저항을 현저히 감소시킬 수 있고, 기생 트랜지스터의 턴온의 리스크를 대폭 감소시킴으로써, 디바이스의 작업 안전성을 현저히 향상시킨다.
마지막으로, 도 1g를 참조하면, 소스(113)를 형성하고, 상기 소스(113)는 제 1 영역 소스(1131)와 제 2 영역 소스(1132)를 포함하며, 제 1 영역 소스(1131)는 상기 제 1 영역(1) 중의 상기 제 1 도전형 소스 영역(110)과 제 2 도전형 소스 영역(112)과 접촉하고, 또한 제 2 영역 소스(1132)는 상기 제 2 영역(2) 중의 상기 제 1 도전형 소스 영역(110)과 제 2 도전형 소스 영역(112)에 접촉하며, 상기 제 1 영역 소스(1131)와 제 2 영역 소스(1132)는 접촉하지 않는다. 상기 소스는 통상적인 알루미늄, 구리의 일종 또는 복수종의 합금을 사용한다.
상기 소스(113)를 형성하는 단계는, 소스재료층을 침적하고, 또한 소스재료층을 패턴화하여 상기 소스를 형성하는 것을 포함한다. 상기 유전체층을 에칭하고, 소스재료층을 침적하며, 소스재료층을 패턴화하는 단계는 당업자가 숙지하고 있는 프로세스이고, 여기서 더 반복하여 서술하지 않는다.
소스를 형성한 후, 드레인을 형성하는 단계를 더 포함한다. 예시적으로, 드레인을 형성하는 상기 단계는, 먼저 상기 제 1 도전형의 반도체 기판의 배면을 얇게 하고, 이어서 상기 제 1 도전형의 반도체 기판의 배면에 침적하여 드레인을 형성하는 것을 포함한다. 상기 드레인은 통상적인 알루미늄, 구리의 일종 또는 복수종의 합금을 사용한다. 도 1g에 도시된 바와 같이, 제 1 도전형의 반도체 기판(100)의 배면에 드레인(114)을 형성한다.
여기까지 본 출원의 반도체 디바이스의 제조 방법에 대해 예시적인 소개를 완성하였고, 본 출원의 반도체 디바이스의 제조 방법과 반도체 디바이스에 근거하여, 인핸스먼트형 디바이스와 공핍형 디바이스가 집적되어 있는 반도체 디바이스의 제조 과정에서 에피택셜 층에 위치하는 유전체 아일랜드와 에피택셜 층에 위치하는 홈을 형성한다. 공핍형 디바이스에 채널을 형성하는 과정에서, 유전체 아일랜드의 존재로 인해 채널 이온의 주입이 차단되었고, 유전체 아일랜드 아래쪽의 이온 농도가 낮아, 디바이스가 온 상태에서의 항복 신뢰성이 크게 향상됨과 동시에, 유전체 아일랜드의 존재로 인해, 게이트 유전체층의 두께가 두꺼워지고, 게이트 커패시턴스를 감소시키고 디바이스의 스위칭 손실을 감소시켰다. 에피택셜 층에 위치하는 홈을 인핸스먼트형 디바이스와 공핍형 디바이스의 격리 구조로 설치하였고, 한편으로 인핸스먼트형과 공핍형 디바이스 사이의 격리 특성을 향상시켰고, 다른 한편으로 격리 구조가 점유한 칩 면적을 감소시켰다. 게다가, 제조 과정에서 유전체 아일랜드를 마스크로 제 1 도전형 소스 영역을 자기 정렬해서 형성할 수 있고, 하나의 포토 리소그래피 마스크와 포토 리소그래피 프로세스에 의해 이온 주입 마스크를 형성하는 프로세스 단계를 절약하였고, 프로세스 비용을 감소시켰다.
이해가 필요한 것은, 본 실시예 중 제 1 도전형의 소스 영역 사이에 제 2 도전형의 소스 영역을 형성하여, 소스와 드레인을 형성하는 단계를 이용하는 것은 단지 예시적인 것일 뿐, 당업자는 본 분야에서 잘 알려져 있는 프로세스를 이용하여 소스와 드레인을 형성할 수 있고, 본 출원을 기술된 실시예 범위 내에 제한하려는 의도는 아니라는 점이다. 본 출원의 보호 범위는 부속된 청구범위 및 그 등가 범위에 의해 정의된다.
동시에 이해가 필요한 것은, 본 실시예에서 VDMOS 디바이스를 예시로 설명한 것은 단지 예시적인 것일 뿐, 본 출원의 범위를 제한하려는 것은 아니고, 당업자는 필요에 따라, IGBT 디바이스 등을 형성할 수 있다.
예시적으로, 본 출원의 반도체 디바이스에 근거하여 IGBT 디바이스로 설치할 수도 있고, 그 중에서 상술한 VDMOS 디바이스의 반도체 기판을 제 2 도전형으로 설치하고, 예를 들어 반도체 기판이 P+형 기판이고, 기타 부재 위치와 도전형이 변하지 않는다면, 제 1 영역에서 공핍형 IGBT 디바이스를 형성하고, 제 2 영역에서 인핸스먼트형 IGBT 디바이스를 형성한다. 추가로, 예시적으로, 상기 IGBT 디바이스와 고속 복구 다이오드를 병렬하여 사용해서, 디바이스의 전류 공유 효과와 시스템 작업의 안전성과 신뢰성을 향상시킨다.
실시예 2
본 출원에서는 집적 반도체 디바이스를 더 제공하였고, 상기 집적 반도체 디바이스는 실시예 1에 기재된 방법에 근거하여 제조된 집적 반도체 디바이스를 포함한다.
이하 도 1g를 참조하면, 본 출원의 반도체 디바이스의 구조에 대해 예시적인 기술을 행한다. 상기 집적 반도체 디바이스는 반도체 기판(100)을 포함하고, 반도체 기판(100)은 구체적으로, 이하 언급된 재료 중 적어도 하나의 종류일 수 있다: Si, Ge, SiGe, SiC, SiGeC, InAs, GaAs, InP, InGaAs 또는 기타 III/V화합물 반도체, 및 이들 반도체로 구성된 다층 구조 등도 포함되고, 또는 절연체상 실리콘(SOI), 절연체상 적층 실리콘(SSOI), 절연체상 적층 게르마늄화 규소(S-SiGeOI), 절연체상 게르마늄화 규소(SiGeOI) 및 절연체상 게르마늄(GeOI) 등이다. 예시적으로, 본 실시예 중의 반도체 기판은 제 1 도전형이다.
설명이 필요한 것은, 본 명세서 중 제 1 도전형과 제 2 도전형은 일반적으로 P형 또는 N형을 가리키고, 그 중에서 상기 제 1 도전형과 상기 제 2 도전형은 상반된다. 예를 들어 제 1 도전형이 P형, 저 도핑된 P-형, 고 도핑된 P+형 중의 하나이면, 제 2 도전형은 N형, 저 도핑된 N-형, 고 도핑된 N+형 중의 하나이다. 또는 반대로, 제 1 도전형이 N형, 저 도핑된 N-형, 고 도핑된 N+형 중의 하나이면, 제 2 도전형은 P형, 저 도핑된 P-형, 고 도핑된 P+형 중의 하나이다. 예시적으로, 상기 제 1 도전형의 반도체 기판은 N형의 저 도핑된 기판, 즉 N-기판이고, 그 도핑 농도는 1Х1014/cm3~2Х1014/cm3이다.
상기 제 1 도전형의 반도체 기판(100)의 정면에 제 1 도전형 에피택셜 층(101)이 형성되어 있다. 본 실시예 중, 상기 제 1 도전형의 반도체 기판은 N형의 저 도핑된 기판, 즉 N- 기판이고, 상기 제 1 도전형 에피택셜 층은 N형의 저 도핑된 에피택셜 층, 즉 N- 에피택셜 층이다. 예시적으로, 상기 제 1 도전형 에피택셜 층(101)의 두께와 저항률은 디바이스의 내압 능력에 영향을 주고, 제 1 도전형 에피택셜 층(101)의 두께가 두꺼울수록 저항률이 커지고, 디바이스의 내압 능력이 높아진다. 본 실시예 중, 형성되는 VDMOS 반도체 디바이스의 내압이 650V를 요구할 때, 상기 제 1 도전형 에피택셜 층(101)의 두께는 45㎛~65㎛이고, 저항률은 15Ω·cm~25Ω·m이다.
상기 제 1 도전형 에피택셜 층(101)은 상기 제 1 영역(1), 제 2 영역(2)과 제 3 영역(3)을 포함하고, 상기 제 1 영역(1)에 공핍형 디바이스가 형성되어 있고, 상기 제 2 영역(2)에 인핸스먼트형 디바이스가 형성되어 있으며, 상기 제 3 영역에 홈(102)이 형성되어 있고, 상기 홈은 유전체 재료에 의해 충전됨으로써 상기 공핍형 디바이스와 인핸스먼트형 디바이스에 대해 격리하도록 한다. 상기 홈(102)에 의해 마련된 격리 구조는, 상기 홈 양측의 공핍형 디바이스와 인핸스먼트형 디바이스 사이에 형성 가능한 전류 채널에 대해 차단하고, 공핍형 디바이스와 인핸스먼트형 디바이스에 대해 격리 효과를 발휘한다. 그 중에서, 상기 홈의 깊이는 상기 제 1 도전형 에피택셜 층의 두께보다 작을 수 있고, 상기 제 1 도전형 에피택셜 층의 두께 이상 일 수도 있으며, 모두 격리의 효과를 발휘할 수 있다. 상기 홈의 개수는 격리 효과에 영향을 주고, 홈의 개수가 많을수록 격리 효과가 좋다. 동시에, 본 출원에서는 홈을 사용하여 격리 구조를 마련하고, 딥 웰을 사용하여 격리 구조를 마련하는 것에 비해, 격리 구조의 면적을 효과적으로 감소시킴으로써, 칩 면적을 절약하였다.
예시적으로, 상기 홈의 깊이가 상기 제 1 도전형 에피택셜 층의 두께 이상이고, 즉 상기 홈이 상기 제 1 도전형 에피택셜 층을 관통한다. 도 1에 도시된 바와 같이, 홈(102)이 상기 제 1 도전형 에피택셜 층(101)을 관통하여 상기 반도체 기판(100)내로 연장되어, 상기 에피택셜 층 중 상기 홈 양측에 위치하는 공핍형 디바이스와 인핸스먼트형 디바이스 사이에 형성 가능한 전류 채널을 철저히 차단함으로써, 공핍형 디바이스와 인핸스먼트형 디바이스의 격리 특성을 현저히 향상시킴과 동시에 이러한 설치 중, 복수의 격리 홈을 추가로 설치할 필요 없이 최대 격리 효과를 달성할 수 있고, 격리 구조의 면적을 추가로 감소시켰고, 칩 면적을 절약하였다.
예시적으로, 상기 홈을 충전하는 상기 유전체 재료와 상기 유전체 아일랜드의 재료는 같은 종류의 재료이다. 추가로, 예시적으로, 상기 홈을 충전하는 유전체 재료와 상기 유전체 아일랜드의 재료는 모두 열산화 규소층이다. 따라서 제조 과정에서 프로세스 단계를 감소시킬 수 있다.
계속해서 도 1g를 참조하면, 본 출원 중 상기 반도체 디바이스는 상기 제 1 도전형 에피택셜 층에 형성되어 있는 제 2 도전형 딥 웰(103)을 더 포함하고, 그 중에서 제 2 도전형 딥 웰(103)은 상기 제 1 영역(1)에 위치하는 적어도 2개의 제 2 도전형 딥 웰(1031)과 상기 제 2 영역(2)에 위치하는 적어도 2개의 제 2 도전형 딥 웰(1032)을 포함한다. 본 실시예 중, 상기 제 1 도전형의 반도체 기판은 N형 저 도핑의 기판 즉 N-기판이고, 상기 제 1 도전형 에피택셜 층은 N형 저 도핑의 에피택셜 층 즉 N-에피택셜 층이며, 상기 제 2 도전형 딥 웰은 P웰이다.
계속해서 도 1g를 참조하면, 본 출원 중 상기 반도체 디바이스는 상기 제 1 도전형 에피택셜 층(101)에 형성된 복수의 유전체 아일랜드(104)를 더 포함하고, 상기 유전체 아일랜드(104)는 제 1 유전체 아일랜드(1041)와 제 3 유전체 아일랜드(1043)를 포함한다.
제 1 유전체 아일랜드(1041)는 상기 제 1 영역(1) 중 인접하는 2개의 제 2 도전형 딥 웰(1031) 사이의 영역 위에 위치하고 또한 상기 제 2 영역(2) 중 인접하는 2개의 제 2 도전형 딥 웰(1032) 사이의 영역 위에 위치한다. 그 중에서, 상기 제 1 영역(1) 중, 상기 유전체 아일랜드(1041)는 상기 인접하는 2개의 제 2 도전형 딥 웰(1031)과 접촉하지 않으며, 상기 제 2 영역(2) 중 상기 유전체 아일랜드(1041)는 상기 인접하는 2개의 제 2 도전형 딥 웰(1032)과 접촉하지 않는다.
제 1 유전체 아일랜드(1041)가 상기 제 1 영역, 상기 제 2 영역 내의 인접하는 2개의 제 2 도전형 딥 웰 사이의 영역 위에 형성되어 있으므로, 공핍형 디바이스의 채널을 형성하는 과정에서, 상기 제 1 유전체 아일랜드를 마스크로 하여 이온 주입을 실행하고, 유전체 아일랜드의 존재로 인해 채널 이온의 주입이 차단되었고, 유전체 아일랜드 아래쪽의 이온 농도가 낮아, 디바이스가 온 상태에서의 항복 신뢰성이 크게 향상되었다.
제 3 유전체 아일랜드(1043)가 충전된 홈을 피복함으로써, 폐쇄된 홈구조를 형성하고, 인핸스먼트형 디바이스와 공핍형 디바이스 사이에 위치하는 완전한 격리 구조를 형성하여, 인핸스먼트형 디바이스와 공핍형 디바이스에 대해 효율적으로 격리한다. 예시적으로, 상기 유전체 아일랜드와 상기 홈의 충전 재료는 같은 종류의 재료이다. 예시적으로, 상기 홈의 폭은 0.5㎛~2㎛이다. 상기 유전체 아일랜드와 상기 홈의 충전 재료는 같은 종류의 재료이고 모두 열 산화층이다.
계속해서 도 1g를 참조하면, 본 출원에서 상기 반도체 디바이스는 제 1 영역(1)과 제 2 영역(2)에 형성되어 있는 게이트 구조(106)를 더 포함하고, 상기 게이트 구조(106)는 상기 제 1 층(1)에 형성되어 있는 게이트 구조(1061)와 상기 제 2 영역(2)에 형성되어 있는 게이트 구조(1062)를 포함한다. 상기 게이트 구조(106)는 게이트 유전체층(107)과 게이트 재료층(108)을 포함하고, 상기 제 1 영역(1) 중의 게이트 구조(1061)는 제 1 영역(1) 중 인접하는 상기 제 2 도전형 딥 웰(1031)을 부분적으로 피복하고, 상기 제 2 영역(2) 중의 게이트 구조(1062)는 제 2 영역(2) 중 인접하는 상기 제 2 영역 제 2 도전형 딥 웰(1032)을 부분적으로 피복하며, 상기 게이트 구조(106)의 아래쪽에 복수의 유전체 아일랜드(1041)가 피복되어 있다. 게이트 구조의 아래쪽에 제 1 유전체 아일랜드(1041)가 피복되어 있고, 공식Cox=εox/tox에 근거하여, 제 1 유전체 아일랜드의 존재로 인해, 게이트 유전체층의 두께가 두꺼워지고, 게이트 커패시턴스를 감소시키고 디바이스의 스위칭 손실을 감소시키는 작용을 일으킨다는 것을 알 수 있다. 본 실시예 중, 도 1g에 도시된 바와 같이, 게이트 구조(106)은 상기 제 3 유전체 아일랜드(1043)를 더 피복한다.
상기 게이트 구조(106) 및 게이트 구조의 재료는 당업자가 숙지하고 있는 임의의 재료일 수 있다. 예시적으로, 상기 게이트 유전체층은 실리카 재료이고, 상기 게이트 재료층은 다결정 실리콘 재료이다. 예시적으로, 상기 게이트 유전체층의 두께 범위는 500Å~1500Å이고, 상기 게이트 재료층의 두께 범위는 2000Å~10000Å이다.
계속해서 도 1g를 참조하면, 본 출원에서 상기 반도체 디바이스는 상기 게이트 구조(106) 양측에 형성되어 있는, 상기 제 2 도전형 딥 웰(103)에 위치하는 제 1 도전형 소스 영역(110)을 더 포함하고, 그 중에서 동일한 상기 제 2 도전형 딥 웰(103)에 위치하는 상기 제 1 도전형 소스 영역(110)은 일부 상기 제 2 도전형 딥 웰(103)의 영역에 의해 격리된다.
계속해서 도 1g를 참조하면, 본 출원에서 상기 반도체 디바이스는 상기 제 1 영역(1) 중의 상기 유전체 아일랜드(104) 양측에 위치하는 제 1 도전형 채널(105)을 더 포함하고, 상기 제 1 도전형 채널은 인접한 상기 제 1 도전형 소스 영역(110)의 외측까지 가로 방향으로 연장된다.
예시적으로, 도 1g에 도시된 바와 같이, 상기 반도체 디바이스는 각각 상기 제 1 영역(1) 중의 제 2 도전형 딥 웰(1031)과 제 2 영역(2) 중의 제 2 도전형 딥 웰(1032)에 마련된 제 2 도전형 소스 영역(112)을 더 포함하고, 상기 제 2 도전형 소스 영역(112)은 상기 제 1 도전형 소스 영역(110) 사이에 위치하며, 상기 제 2 도전형 소스 영역은 소스와 딥 웰의 접촉을 강화하는데 사용된다.
예시적으로, 도 1g에 도시된 바와 같이, 상기 반도체 디바이스는 각각 상기 제 1 영역(1) 중의 제 2 도전형 딥 웰(1031)과 상기 제 2 영역(2) 중의 제 2 도전형 딥 웰(1032)에 마련된 제 2 도전형 웰 영역(1091)을 더 포함하고, 상기 제 2 도전형 웰 영역(1091)은 상기 제 1 도전형 소스 영역(110)과 상기 제 2 도전형 소스 영역(112)의 아래쪽에 위치한다. 제 1 도전형 소스 영역(110)과 제 2 도전형 소스 영역(112)의 아래쪽에 형성된 제 2 도전형 웰 영역(1091)은 기생 트랜지스터 베이스 영역의 저항을 현저히 감소시킬 수 있고, 기생 트랜지스터의 턴온의 리스크를 대폭 감소시킬 수 있으며, 디바이스의 작업 안전성을 현저히 향상시킨다.
예시적으로, 도 1g에 도시된 바와 같이, 상기 반도체 디바이스는 상기 제 1 도전형 에피택셜 층에 형성되어 있는 소스(113)을 더 포함하고, 상기 소스(113)는 제 1 영역 소스(1131)와 제 2 영역 소스(1132)를 포함한다. 상기 제 1 영역 소스(1131)는 상기 제 1 영역(1) 중의 제 2 도전형 딥 웰(1021)과 상기 제 2 도전형 딥 웰(1121)에 위치하는 제 1 도전형 소스 영역(110)에 접촉되고, 상기 제 2 영역 소스(1132)는 상기 제 2 영역(2) 중의 제 2 도전형 딥 웰(1022)과 상기 제 2 도전형 딥 웰(1022)에 위치하는 제 1 도전형 소스 영역(110)에 접촉되며, 그 중에서, 상기 제 1 영역 소스(1131)와 제 2 영역 소스(1132)는 접촉하지 않는다. 따라서 독립적인 공핍형 반도체 디바이스의 소스와 인핸스먼트형 반도체 디바이스의 소스를 형성한다. 본 실시예 중, 제 1 영역(1) 중의 제 2 도전형 딥 웰(1021)과 제 2 영역(2) 중의 제 2 도전형 딥 웰(1022)에 제 2 도전형 소스 영역(112)이 형성되어 있고, 상기 제 1 영역 소스(1131)는 상기 제 1 영역(1) 중의 제 1 도전형 소스 영역(110)과 제 2 도전형 소스 영역(112)에 접촉되며, 상기 제 2 영역 소스(1132)는 상기 제 2 영역(2) 중의 제 1 도전형 소스 영역(110)과 제 2 도전형 소스 영역(112)에 접촉된다.
예시적으로, 도 1g에 도시된 바와 같이, 상기 반도체 디바이스는 상기 제 1 도전형의 반도체 기판(100)의 배면에 형성되어 있는 드레인(114)를 더 포함한다. 따라서 공핍형 VDMOS 디바이스와 인핸스먼트형 VDMOS 디바이스가 집적되어 있는 완전한 집적 VDMOS 디바이스를 형성한다. 이해가 필요한 것은, 본 실시예 중 VDMOS 디바이스를 예시로 설명한 것은 단지 예시적인 것일 뿐, 본 출원의 범위를 제한하려는 것은 아니며, 당업자는 필요에 따라, IGBT 디바이스 등을 형성할 수 있다.
예시적으로, 본 출원의 반도체 디바이스에 근거하여 IGBT 디바이스를 마련하고, 그 중에서 상술한 VDMOS 디바이스의 반도체 기판을 제 2 도전형으로 설치하고 즉 반도체 기판이 P+형 기판이며, 기타 부재 위치와 도전형이 변하지 않으면, 제 1 영역에 공핍형 IGBT 디바이스를 마련하고, 제 2 영역에 인핸스먼트형 IGBT 디바이스를 형성한다. 추가로, 예시적으로, 상기 IGBT 디바이스와 고속 복구 다이오드를 병렬하여 사용해서, 디바이스의 전류 공유 효과와 시스템 작업의 안전성과 신뢰성을 향상시킨다. 동시에, 디바이스의 응용 분야와 효율을 확대하기 위해, 필요에 따라 복수종의 반도체 디바이스를 일체로 집적하고, 예를 들어 상술한 집적된 반도체 디바이스에 하나 또는 복수의 다이오드, 트라이오드, 저항, 커패시턴스, JFET, 전류 감응 VDMOS, CMOS 등 반도체 디바이스를 다시 집적하며, 또한 공핍형 반도체 디바이스와 기타 모드 반도체 디바이스 사이에 격리 구조를 마련하여, 반도체 디바이스들 사이의 도통을 방지한다.
이상 상기 실시예의 각 기술적 특징은 임의로 조합될 수 있지만, 설명을 간략화 하기 위해, 상술한 실시예 중의 각 기술적 특징의 모든 가능한 조합에 대해 모두 설명하지 않았지만, 이런 기술적 특징의 조합에 모순이 존재하지 않는 한, 모두 본 명세서에 기재된 범위라고 생각해야 한다.
이상 상기 실시예는 본 출원의 몇몇 실시 형태만을 나타내고, 그 설명은 보다 구체적이고 상세하지만, 이로 인해 발명 특허 범위에 대한 제한이라고 이해해서는 안된다. 주목해야 할 것은, 당업자에 있어서, 본 출원의 구상을 이탈하지 않는 전제 하에서, 다수의 변형과 개선을 행할 수 있고, 이런 것은 모두 본 출원의 보호 범위에 속한다는 것이다. 따라서, 본 출원 특허의 보호 범위는 첨부된 청구범위를 기준으로 해야 한다.

Claims (20)

  1. 반도체 디바이스의 제조 방법으로서,
    반도체 기판을 제공하고, 상기 반도체 기판의 정면에 제 1 영역, 제 2 영역과 제 3 영역을 갖는 제 1 도전형 에피택셜 층을 형성하는 단계 - 상기 제 3 영역은 상기 제 1 영역과 상기 제 2 영역 사이에 위치하고, 상기 제 3 영역에는 상기 제 1 도전형 에피택셜 층에 위치하는 적어도 하나의 홈을 형성함 - 와,
    상기 제 1 영역과 상기 제 2 영역에 각각 적어도 2개의 제 2 도전형 딥 웰을 형성하는 단계와,
    상기 홈을 충전하고, 상기 제 1 도전형 에피택셜 층에 위치하는 유전체 아일랜드를 형성하는 단계 - 상기 유전체 아일랜드는 제 1 유전체 아일랜드, 제 2 유전체 아일랜드 및 제 3 유전체 아일랜드를 포함하고, 그 중에서, 상기 제 1 유전체 아일랜드는 상기 제 1 영역 중 인접하는 2개의 상기 제 2 도전형 딥 웰 사이의 영역을 부분적으로 피복하고, 상기 제 2 영역 내의 인접하는 2개의 상기 제 2 도전형 딥 웰 사이의 영역을 부분적으로 피복하되, 상기 제 1 유전체 아일랜드는 상기 인접하는 2개의 상기 제 2 도전형 딥 웰과 모두 접촉하지 않으며, 상기 제 2 유전체 아일랜드는 상기 제 1 영역에 위치하는 상기 제 2 도전형 딥 웰의 일부 영역을 부분적으로 피복하고, 상기 제 2 영역에 위치하는 상기 제 2 도전형 딥 웰의 일부 영역을 부분적으로 피복하며, 상기 제 1 영역 내의 상기 제 2 유전체 아일랜드 양측의 제 2 도전형 딥 웰과 상기 제 2 영역 내의 상기 제 2 유전체 아일랜드 양측의 제 2 도전형 딥 웰은 제 1 도전형 소스 영역이 형성될 영역이고, 상기 제 3 유전체 아일랜드는 상기 홈을 피복함 - 와,
    상기 제 1 영역 중의 상기 제 1 유전체 아일랜드 양측의 에피택셜 층에 각각 제 1 도전형 채널을 형성하는 단계 - 상기 제 1 도전형 채널은 상기 제 1 영역 중 제 1 도전형 소스 영역이 형성될 영역까지 연장됨 - 와,
    상기 제 1 도전형 에피택셜 층에 각각 상기 제 1 유전체 아일랜드, 상기 제 3 유전체 아일랜드를 피복하는 게이트 구조를 형성하는 단계 - 상기 게이트 구조는 상기 제 2 유전체 아일랜드와 각각 상기 제 1 영역, 상기 제 2 영역에 위치하는 상기 제 1 도전형 소스 영역이 형성될 영역을 노출함 - 와,
    상기 게이트 구조와 상기 제 2 유전체 아일랜드를 마스크로 제 1 도전형 소스 영역의 이온 주입을 실행하고, 상기 제 1 영역과 상기 제 2 영역에 각각 제 1 도전형 소스 영역을 형성하는 단계
    를 적어도 포함하고,
    상기 제 1 도전형과 상기 제 2 도전형은 상반되는
    반도체 디바이스의 제조 방법.
  2. 제 1 항에 있어서,
    상기 홈의 깊이가 상기 제 1 도전형 에피택셜 층의 두께 이상인
    제조 방법.
  3. 제 1 항에 있어서,
    상기 유전체 아일랜드의 두께 범위가 5000Å~10000Å인
    제조 방법.
  4. 제 1 항에 있어서,
    상기 유전체 아일랜드의 길이 범위가 2㎛~5㎛인
    제조 방법.
  5. 제 1 항에 있어서,
    상기 홈의 폭 범위가 0.5㎛~2㎛인
    제조 방법.
  6. 제 1 항에 있어서,
    상기 홈을 충전하고 상기 제 1 도전형 에피택셜 층에 위치하는 유전체 아일랜드를 형성하는 상기 단계는,
    상기 제 1 도전형 에피택셜 층을 피복하고 상기 홈을 충전하는 유전체 재료층을 형성하는 단계와,
    상기 유전체 재료층을 패턴화하여 상기 유전체 아일랜드를 형성하는 단계
    를 포함하는 제조 방법.
  7. 제 1 항에 있어서,
    제 1 도전형 소스 영역을 형성하는 상기 단계 이후에 소스를 형성하는 단계를 포함하며, 상기 소스를 형성하는 단계는,
    상기 제 1 도전형 에피택셜 층에 유전체층을 형성하는 단계 - 상기 유전체층은 상기 게이트 구조와 상기 제 1 도전형 소스 영역을 피복하고 또한 상기 제 2 유전체 아일랜드를 노출함 - 와,
    상기 제 2 유전체 아일랜드를 제거하고 일부 상기 유전체층을 제거하여 개구를 형성하는 단계 - 상기 개구는 상기 제 2 도전형 딥 웰에 위치하는 일부 상기 제 1 도전형 소스 영역과 상기 제 2 유전체 아일랜드의 아래쪽에 위치하는 영역을 노출함 - 와,
    상기 제 1 도전형 에피택셜 층에 상기 소스를 형성하는 단계 - 상기 소스는 상기 개구를 충전함 -
    를 더 포함하고,
    상기 소스는 제 1 영역 소스와 제 2 영역 소스를 포함하고, 상기 제 1 영역 소스는 상기 제 1 영역에 위치하는 상기 제 2 도전형 딥 웰과 상기 제 2 도전형 딥 웰에 위치하는 상기 제 1 도전형 소스 영역에 접촉되고, 상기 제 2 영역 소스는 상기 제 2 영역에 위치하는 상기 제 2 도전형 딥 웰과 상기 제 2 도전형 딥 웰에 위치하는 상기 제 1 도전형 소스 영역에 접촉되며, 상기 제 1 영역 소스와 제 2 영역 소스는 접촉하지 않는
    제조 방법.
  8. 제 7 항에 있어서,
    제 1 도전형 소스 영역을 형성하는 상기 단계 이후, 소스를 형성하는 상기 단계 이전에, 남아 있는 상기 유전체층을 마스크로 제 2 도전형 소스 영역의 이온 주입을 실행하여, 상기 제 1 도전형 소스 영역 사이의 영역에 제 2 도전형 소스 영역을 형성하되, 상기 제 2 도전형 소스 영역의 이온 주입의 용량은 상기 제 1 도전형 소스 영역의 이온 주입의 용량보다 작은
    제조 방법.
  9. 제 8 항에 있어서,
    제 2 도전형 소스 영역을 형성하는 상기 단계 이후, 소스를 형성하는 상기 단계 이전에, 상기 제 2 도전형 소스 영역의 아래쪽에 다른 제 2 도전형 웰 영역이 형성되고, 상기 다른 제 2 도전형 웰 영역은 그 양측의 상기 제 2 도전형 웰 영역에 접속되는
    제조 방법.
  10. 제 1 항에 있어서,
    상기 제 1 도전형 에피택셜 층의 두께가 45㎛~65㎛인
    제조 방법.
  11. 제 1 항에 있어서,
    상기 제 1 도전형 에피택셜 층의 저항률이 15Ω·cm~25Ω·m인
    제조 방법.
  12. 제 1 항에 있어서,
    상기 홈은 사다리꼴이고, 상기 홈의 측벽의 기울기 각도의 범위가 45°~90°인
    제조 방법.
  13. 제 1 항에 있어서,
    상기 홈을 충전하기 전에,
    상기 홈의 측벽과 저부에 열산화 규소층을 형성하는 것을 더 포함하는
    제조 방법.
  14. 제 1 항에 있어서,
    상기 유전체 아일랜드를 형성하는 단계 이후, 상기 제 1 도전형 채널을 형성하는 단계 이전에, 디바이스의 역치 전압을 조정하도록 역치 전압 조정 주입의 단계를 더 포함하는
    제조 방법.
  15. 제 1 항에 있어서,
    상기 소스를 형성하는 단계 이후, 상기 제 1 도전형의 반도체 기판의 배면에 드레인을 형성하는 단계를 더 포함하는
    제조 방법.
  16. 제 1 항에 있어서,
    제 1 도전형 소스 영역의 이온 주입을 실행하는 상기 단계에서, 이온 주입의 에너지 범위가 50Kev~150Kev이고, 주입 용량 범위가 5.0E15/cm2~1.0E16/cm2인
    제조 방법.
  17. 제 8 항에 있어서,
    제 2 도전형 소스 영역의 이온 주입을 실행하는 상기 단계에서, 이온 주입의 에너지 범위가 50Kev~200Kev이고, 주입 용량 범위가 5.0E14/cm2~5.0E15/cm2인
    제조 방법.
  18. 제 1 항에 있어서,
    상기 제 2 도전형 웰 영역의 이온 주입을 행한 후에, 제 2 도전형 웰 영역의 어닐링 프로세스를 실행하는 단계를 더 포함하고, 상기 제 2 도전형 웰 영역의 어닐링 프로세스의 온도 범위는 1100℃~1200℃이고, 시간 범위는 60min~300min인
    제조 방법.
  19. 제 1 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 반도체 기판이 제 1 도전형의 반도체 기판이고, 상기 반도체 디바이스는 VDMOS 디바이스를 포함하며, 제 1 영역에 공핍형 VDMOS 디바이스를 형성하고, 상기 제 2 영역에 인핸스먼트형 VDMOS 디바이스를 형성하며, 또는 상기 반도체 기판이 제 2 도전형의 반도체 기판이고, 상기 반도체 디바이스는 IGBT 디바이스를 포함하며, 상기 제 1 영역에 공핍형 IGBT 디바이스를 형성하고, 상기 제 2 영역에 인핸스먼트형 IGBT 디바이스를 형성하는
    제조 방법.
  20. 집적 반도체 디바이스로서,
    제 1 항 내지 제 19 항 중 어느 한 항에 기재된 제조 방법에 의해 제조된 반도체 디바이스를 포함하는
    집적 반도체 디바이스.
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