KR20080092825A - 반도체 장치 - Google Patents

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토모히데 테라시마
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미쓰비시덴키 가부시키가이샤
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Abstract

n형 반도체 영역(3)에는 드레인 영역이 되는 n-확산 영역(5)이 형성되고, 그 n-확산 영역(5)의 한쪽에는, p확산 영역(7)과, 소스 영역이 되는 n+확산 영역(8)이 형성되어 있다. n-확산 영역(5)의 다른 쪽에는 홈부(10)가 형성되고, 절연체(12)가 충전되어 있다. n-확산 영역(5)의 바로 아래에는, p-매립층(13)이 형성되어 있다. n-형 반도체 영역(3)의 영역에는, 고전압이 인가되는 n+확산 영역(14)이 형성되고, 저항(R)을 가지는 배선(20)에 의해 n-확산 영역(5)과 전기적으로 접속되어 있다. n+확산 영역(8)과 n-확산 영역(5)에 의해 끼워진 p확산 영역(7) 부분의 표면 위에는, 게이트 절연막(19)을 개재시켜 게이트 전극(17)이 형성되어 있다.
p확산 영역, 드레인 영역, 배선, 저항, 게이트 전극, 게이트 절연막

Description

반도체 장치{Semiconductor Device}
본 발명은, 반도체 장치에 관하며, 특히 유도전동기 등을 동작시키기 위한 구동제어회로에 사용되는 고내압 소자를 구비한 반도체 장치에 관한 것이다.
유도전동기 등의 부하를 동작시키기 위해 구동제어회로(드라이버 회로)가 설치된다. 그 드라이버 회로에서는, 부하에 전류를 보내는 동작(동작 A)을 담당하는 제1드라이버 회로와, 부하로부터 전류를 인출하는 동작(동작 B)을 담당하는 제2드라이버 회로를 구비하여, 동작 A와 동작 B가 교대로 행해진다. 동작 A와 동작 B를 교대로 행하기 위해, 제1드라이버 회로의 제1 IGBT와 제2드라이버 회로의 제2 IGBT가 교대로 온, 오프된다. 제1 IGBT와 제2 IGBT는 직렬로 접속되어, 양자의 접속점에 부하가 접속되어 있다.
제1드라이버 회로에서는, 그 접속점의 전위를 기준으로 하여 제1 IGBT의 게이트를 온, 오프 시킴으로써 고전압 전위와 접속점의 기준전위 사이에서 스위칭 동작이 행해진다. 한편, 제2드라이버 회로에서는, 접지 전위를 기준으로 하여 제2 IGBT의 게이트를 온, 오프 시킴으로써 접속점의 기준전위와 설치 전위 사이에서 스 위칭 동작이 행해진다.
접지 전위는 일정하기 때문에, 접지 전위를 기준으로 하여 제2 IGBT의 게이트를 온, 오프시키기 위한 펄스 전위를 발생시키는데 특별히 문제는 없다. 그런데, 접속점의 전위를 기준으로 할 경우, 접속점의 전위는 고전압 전위와 접지 전위 사이를 변동하게 된다. 그 때문에 이대로는 전위의 변동 폭이 너무 커지게 되어, 제1 IGBT의 게이트를 온, 오프시키기 위한 펄스 전위를 발생시킬 수 없다.
그래서, 전계 효과형 트랜지스터와 소정의 저항을 구비한 반도체 장치(회로)가 설치된다. 이 반도체 장치에서는, 전계 효과형 트랜지스터의 드레인 전압이 대폭 변동해도 드레인 전류는 거의 변화되지 않는 영역(포화 영역)을 이용하여 저항의 양단에 일정한 전위차를 발생시킴으로써 제1 IGBT의 게이트를 온, 오프시키기 위한 펄스 전위를 발생시키고 있다. 또한 이와 같은 구동제어 회로를 개시한 문헌의 하나로서, 예를 들면 일본국 특개 2001-145370호가 있다.
그러나, 종래의 반도체 장치에서는 다음과 같은 문제점이 있었다. 구동제어회로의 소형화를 위해 전유 면적의 삭감을 도모하고자 하면, 공핍층의 확산으로 인해 내압을 확보하는 것이 곤란하게 되는 경우가 있었다. 또한 반도체 장치를 구성하는 반도체 영역 중, 소정의 반도체 영역의 불순물 농도에 따라서는 충분한 내압을 확보할 수 없다는 문제가 있었다.
본 발명은, 이러한 문제점을 해결하기 위한 것으로서, 그 목적은, 내압의 향상을 도모할 수 있는 반도체 장치를 제공하는 것이다.
본 발명에 따른 반도체 장치는, 제1도전형의 제1반도체 영역과, 제2도전형의 제2반도체 영역과, 제2도전형의 제3반도체 영역과, 소정 깊이의 홈부와, 제1도전형의 제4반도체 영역과, 제2도전형의 제5반도체 영역과, 제1도전형의 제6반도체 영역과, 전극부와, 배선을 구비하고 있다. 제1도전형의 제1반도체 영역은, 주표면을 가지고 있다. 제2도전형의 제2반도체 영역은, 전계 효과형 트랜지스터의 드레인 영역으로서, 한쪽에서 다른 쪽으로 연장하는 동시에 제1반도체 영역의 주표면에서 소정 깊이에 걸쳐 형성되어 있다. 제2도전형의 제3반도체 영역은, 제2반도체 영역의 한쪽에, 제2반도체 영역의 한쪽과 제1반도체 영역을 거리를 두도록 하여, 제1반도체 영역의 표면에서 소정 깊이에 걸쳐 형성되어 있다. 소정 깊이의 홈부는, 제2반도체 영역의 다른 쪽에, 제2반도체 영역의 다른 쪽과 제1반도체 영역을 거리를 두도록 하여, 제1반도체 영역의 표면에 형성되어 있다. 제1도전형의 제4반도체 영역은, 전계 효과형 트랜지스터의 소스 영역으로서, 제3반도체 영역에 의해 제1반도체 영역과 거리를 두도록 하여 제3반도체 영역의 표면에서 제3반도체 영역의 바닥보다도 얕은 영역에 걸쳐 형성되어 있다. 제2도전형의 제5반도체 영역은, 제3반도체 영역의 저부와 홈부의 저부에 접하고, 제2반도체 영역의 저부와 제1반도체 영역을 거리를 두도록 하여, 제3반도체 영역의 저부로부터 홈부의 저부에 걸쳐 형성되어 있다. 제1도전형의 제6반도체 영역은, 홈부에 대하여 제3반도체 영역이 위치하는 측과는 반대 측에 거리를 두도록 하여, 제1반도체 영역의 표면에서 소정 깊이에 걸쳐 형성되고, 소정의 고전위가 접속된다. 전극부는, 전계 효과형 트랜지스터의 게이트 전극으로서, 제2반도체 영역과 제4반도체 영역에 의해 끼워진 제3반도체 영역 부분의 표면 위에 게이트 절연막을 개재시켜서 형성되어 있다. 배선은, 소정의 저항을 가지고, 제2반도체 영역과 제6반도체 영역을 전기적으로 접속하고 있다.
본 발명에 따른 다른 반도체 장치는, 제1도전형의 제1반도체 영역과, 제2도전형의 제2반도체 영역과, 제2도전형의 제3반도체 영역과, 제1도전형의 제4반도체 영역과, 제2도전형의 제5반도체 영역과, 제1도전형의 제6반도체 영역과, 전극부와, 배선을 구비하고 있다. 제1도전형의 제1반도체 영역은, 주표면을 가지고 있다. 제2도전형의 제2반도체 영역은, 전계 효과형 트랜지스터의 드레인 영역으로서, 한쪽에서 다른 쪽으로 연장하는 동시에 제1반도체 영역의 주표면에서 제1의 깊이에 걸쳐 형성되어 있다. 제2도전형의 제3반도체 영역은, 제2반도체 영역의 한쪽과 다른 쪽 에서 제2반도체 영역을 끼우고, 제2반도체 영역의 한쪽과 제1반도체 영역을 거리를 두는 동시에, 제2반도체 영역의 다른 쪽과 제1반도체 영역을 거리를 두도록 하여, 제1반도체 영역의 표면에서 소정 깊이에 걸쳐 형성되어 있다. 제1도전형의 제4반도체 영역은, 전계 효과형 트랜지스터의 소스 영역으로서, 제3반도체 영역에 의해 제1반도체 영역과 거리를 두도록 하여 제3반도체 영역의 표면에서 제3반도체 영역의 바닥보다도 얕은 영역에 걸쳐 형성되어 있다. 제2도전형의 제5반도체 영역은, 제2반도체 영역의 한쪽에 위치하는 제3반도체 영역의 저부와 제2반도체 영역의 다른 쪽에 위치하는 제3반도체 영역의 저부에 접하고, 한쪽에 위치하는 제3반도체 영역의 저부로부터 다른 쪽에 위치하는 제3반도체 영역의 저부에 걸쳐 형성되어, 전계 효과형 트랜지스터가 오프 상태에 있어서 제2반도체 영역과의 계면으로부터 연장되는 공핍층과 제1반도체 영역의 계면으로부터 연장하는 공핍층에 의해 완전히 공핍화 되는 소정의 불순물 농도를 가지고 있다. 제1도전형의 제6반도체 영역은, 다른 쪽에 위치하는 제3반도체 영역에 대하여 한쪽에 위치하는 제3반도체 영역이 위치하는 측과는 반대 측에 거리를 두도록 하여, 제1반도체 영역의 표면에서 소정 깊이에 걸쳐 형성되고, 소정의 고전위가 접속된다. 전극부는, 전계 효과형 트랜지스터의 게이트 전극으로서, 제2반도체 영역과 제4반도체 영역에 의해 끼워진 제3반도체 영역 부분의 표면 위에 게이트 절연막을 개재시켜 형성되어 있다. 배선은, 소정의 저항을 가지고, 제2반도체 영역과 제6반도체 영역을 전기적으로 접속하고 있다.
본 발명에 따른 반도체 장치에 의하면, 홈부가, 제2반도체 영역에 있어서의, 제3반도체 영역이 형성된 한쪽과는 반대측의 다른 쪽에, 제2반도체 영역의 다른 쪽과 제1반도체 영역을 거리를 두도록 하여, 제1반도체 영역의 표면에 형성되어 있다. 이에 따라 제2반도체 영역의 다른 쪽에는 pn접합이 존재하지 않고, 홈부를 제2반도체 영역의 한쪽에 접근시켜서 점유 면적의 삭감을 도모할 수 있다. 그 결과, 내압을 확보하면서 반도체 장치의 소형화를 도모할 수 있다.
본 발명에 따른 다른 반도체 장치에 의하면, 전계 효과형 트랜지스터가 오프 상태에 있어서, 제2도전형의 제5반도체 영역은 완전히 공핍화 된다. 이에 따라 제5반도체 영역이 완전히 공핍화 되지 않고, 깊이 방향으로 pn접합이 존재하는 경우와 비교하여, 깊이 방향의 내압이 확보되어 반도체 장치로서의 내압을 향상시킬 수 있다.
실시예 1
우선, 처음에, 본 반도체 영역이 적용되는 구동제어 회로의 일 예에 대하여 간단하게 설명한다. 도 1에 나타내는 바와 같이, 구동제어 회로(50)의 제1드라이버 회로(52) 및 제2드라이버 회로(54)에는, 유도전동기 등의 부하(55)에 전류(화살표 60)를 보내는 동작(동작 A)을 행하기 위한 스위칭소자로서 제1 IGBT(51)가 설치되고, 그리고, 부하(55)로부터 전류(화살표 61)를 인출하는 동작(동작 B)을 행하기 위한 스위칭소자로서 제2 IGBT(53)가 설치된다.
제1 IGBT(51)와 제2 IGBT(53)는 직렬로 접속되고, 그 접속점(56)에 부하(55)가 접속되어 있다. 제1 IGBT(51)의 게이트는 제1드라이버 회로(52)에 접속되고, 제 2 IGBT(53)의 게이트는 제2드라이버 회로(54)에 접속되어 있다. 제1드라이버 회로(52)와 제2드라이버 회로(54)에 의해, 제1 IGBT(51)와 제21GBT(53)를 교대로 온, 오프시키는 것으로, 동작 A와 동작 B가 교대로 행해지게 된다.
특히, 접속점(56)의 전위가 전원 전위와 접지 전위 사이에서 변동하는 제1드라이버 회로(52)에 대하여, 제1 IGBT(51)의 게이트를 온, 오프시키기 위한 소정의 펄스 전위를 발생시키기 위해, 전계 효과형 트랜지스터 T와 저항 R을 포함하는 회로로서 본 반도체 장치(점선범위 내)(1)가 접속되어 있다. 전계 효과형 트랜지스터 T의 드레인 전극은 소정의 저항 R의 일단에 접속되어 있다. 전계 효과형 트랜지스터 T의 소스 전극은 접지 전위 또는, 소정의 전위에 설정되어 있다. 또한 드레인 전극은 제1드라이버 회로(52)에도 접속되어 있다. 저항 R의 타단측은, 제1드라이버 회로(52)의 전원으로서의 콘덴서(57)의 일단에 접속되어 있다. 그 콘덴서(57)의 타단은 접속점(부하)(56)에 접속되어 있다.
이에 따라 드레인 전극측의 전위는, 유도전동기의 구동전압(예를 들면 약 300V정도)에 대응하는 고전압 Vh와 접지 전위에 대응하는 저전압 V1 사이를 교대로 변동하게 된다. 이 상태를 기초로, 전계 효과형 트랜지스터 T의 게이트를 온 하면, 드레인측에서 소스측으로 전류(드레인 전류 Id)가 흐른다.
여기에서, 전계 효과형 트랜지스터의 드레인 전압과 드레인 전류의 일반적인 관계를 도 2에 그래프로서 나타낸다. 도 2에 나타내는 바와 같이 드레인 전압과 드레인 전류의 관계에는, 선형영역 L과 포화 영역 H가 있다. 선형영역 L에서는, 드레인 전류가 드레인 전압의 증가에 따라 거의 비례하여 증가한다. 한편, 포화 영역 H 에서는, 드레인 전압이 증가해도 드레인 전류는 증가하지 않고, 거의 일정한 값이 된다. 또한, 이 드레인 전류의 값은 게이트 전압에 의해 결정된다.
본 반도체 장치(1)에서는, 드레인 전압이 이 포화 영역 H안으로 들어가도록 설정된다. 그렇게 하면, 드레인 전압 Vd가 크게 변동해도 드레인 전류 Id는 거의 일정하게 되어, 저항 R을 통해 전류가 흐르는 것에 의해 발생하는 전압강하(전류값×저항값)는 거의 일정한 값이 된다. 이렇게 하여, 전계 효과형 트랜지스터 T의 온 동작에 따라 저항 R의 양단에는 일정한 전압강하가 일어나, 이 전압강하를 펄스 전위에서 제1 IGBT(51)의 게이트가 온, 오프되게 된다. 즉, 소스 전위(Vs)를 기준으로 한 로직 신호가, 고전위 Vh를 기준으로 하는 로직 신호로 변환되게 된다.
다음에 그 반도체 장치(1)의 구조의 일예에 관하여 설명한다. 도 3 및 도 4에 나타내는 바와 같이, n-형 반도체 영역(3)의 주표면에는 LOCOS막(Local Oxidation of Silicon)(4)이 형성되어 있다. n-형 반도체 영역(3)에 있어서의 소정 영역의 표면에서 소정 깊이에 걸쳐, 전계 효과형 트랜지스터 T의 드레인 영역이 되는 n-형의 확산영역(n-확산영역)(5)이 형성되어 있다. n-확산영역 5은, 한쪽에서 다른 쪽으로 연장하도록 형성되어 있다. n-확산영역 5의 표면과 그 근방에는, n+형의 확산영역(n+확산영역) 6이 형성되어 있다. 그 n+확산영역 6의 표면 위에는 드레인 전극(16)이 형성되어 있다.
n-확산영역 5의 한쪽에는, n-확산영역 5에 접하도록 p형의 확산영역(p확산영역)(7)이 형성되어 있다. p확산영역(7)은, n-확산영역 5의 측부와 n-형 반도체 영역(3)을 거리를 두도록 하여 n-형 반도체 영역(3)의 표면에서 소정 깊이에 걸쳐 형 성되어 있다. 그 p확산영역(7)에는, 전계 효과형 트랜지스터 T의 소스 영역이 되는 n+형의 확산영역(n+확산영역) 8이 형성되어 있다. n+확산영역 8은, p확산영역(7)에 의해 n-형 반도체 영역(3)과 거리를 두도록 하여, p확산영역(7)의 표면에서 p확산영역(7)의 바닥보다도 얕은 영역에 걸쳐 형성되어 있다. 또한 p확산영역(7)에는 p+형의 확산영역(p+확산영역) 9가 형성되어 있다. 그 n+확산영역 8과 p+확산영역 9에 접촉하도록 소스 전극(18)이 형성되어 있다.
n-확산영역 5의 다른 쪽에는 홈부(트렌치)(10)가 형성되어 있다. 홈부(10)는, n-확산영역 5의 측부와 n-형 반도체 영역(3)을 거리를 두도록 하여, n-형 반도체 영역(3)의 표면에서 소정 깊이에 걸쳐 형성되어 있다. 또한 특히, 도 3에 나타내는 바와 같이 홈부(10)는, n-확산영역 5의 다른 쪽으로부터 p확산영역(7)이 위치하는 영역을 향해 연장하고, 평면적으로 n-확산영역 5를 둘러싸도록 형성되어 있다(도 3참조). 그 홈부(10)의 측면에는 열산화막(11)이 형성되고, 홈부(10)안에는 절연체(12)가 충전되어 있다.
드레인 영역이 되는 n-확산영역 5의 바로 아래에는, n-확산영역 5의 저부에 접촉하도록 p-형의 매립층(p-매립층)(13)이 형성되어 있다. p-매립층(13)은, n-확산영역 5의 저부와 n-형 반도체 영역(3)을 거리를 두도록 하여, p확산영역(7) 저부의 바로 아래의 영역으로부터 홈부(10) 저부의 바로 아래의 영역에 걸쳐 형성되어 있다. 또한 p-매립층(13)의 불순물 농도는, 전계 효과형 트랜지스터가 오프 상태에 있어서 완전히 공핍화 되는 비교적 낮은 불순물 농도로 설정되어 있다.
또한 홈부(10)에 대하여, p확산영역(7)이 위치하는 측과는 반대 측인 n-형 반도체 영역(3)의 영역에는, 소정의 고전위가 인가되는 n+형의 확산영역(n+확산영역) 14가 형성되어 있다. 그 n+확산영역 14의 표면 위에는 전극(15)이 형성되어 있다. 전극(15)과 드레인 전극(16)은, 배선(20)에 의해 전기적으로 접속되어 있다. 그 배선(20)에는 저항 R이 설치된다. 그리고, n+확산영역 8과 n-확산영역 5에 의해 끼워진 p확산영역(7)의 부분의 표면 위에는, 게이트 절연막(19)을 개재시켜 게이트 전극(17)이 형성되어 있다. 그 게이트 전극(17)을 덮도록 절연막(22)이 형성되어 있다. 본 반도체 장치(1)는 상기한 바와 같이 구성된다.
또한 과제를 해결하기 위한 수단의 항에 기재된 반도체 장치에 있어서의 제1도전형의 제1반도체 영역은 n-반도체 영역(3)에 대응하고, 제2도전형의 제2반도체 영역은 n-확산영역 5에 대응한다. 또한 제2도전형의 제3반도체 영역은 p확산영역(7)에 대응하고, 제1도전형의 제4반도체 영역은 n+확산영역 8에 대응한다. 그리고, 제2도전형의 제5반도체 영역은 p-매립층(13)에 대응하고, 제1도전형의 제6반도체 영역은 n+확산영역 14에 대응한다.
다음에 전술한 반도체 장치(1)의 동작에 대하여 설명한다. 우선, 온 상태에서는, 도 5에 나타내는 바와 같이 전계 효과형 트랜지스터 T의 게이트 전극(17)에 임계값 전압 이상의 소정의 전압(Vg≥Vth)이 인가된다. 소정의 전압이 게이트 전극(17)에 인가되면, 게이트 전극(17)의 바로 아래에 위치하는 p확산영역(7)에 채널영역(도시 생략)이 형성되고, n+확산영역 14로부터 배선(20)을 통해 드레인 영역(n-확산영역 5)으로부터 소스 영역(n+확산영역 8)을 향해 일정한 전류 Id가 흐른다. 그 일정한 전류 Id가 흐르는 것으로, 저항 R의 양단 간에는 전위 Vh를 기준으 로 하여 일정한 전압강하가 일어난다. 이렇게 하여, Vs전위를 기준으로 하는 로직 신호가 전위 Vh를 기준으로 하는 로직 신호로서 전달된다. 전달된 로직 신호는, 제1 IGBT(51)를 온 오프시키기 위한 신호로서 제1드라이버 회로(52)에 보내지게 된다.
다음에 오프 상태에서는, 도 6, 도 7 및 도 8에 나타내는 바와 같이 전계 효과형 트랜지스터 T의 게이트 전극(17)에는, 전압은 인가되지 않는다 (Vg=0V). 이 때, 전극(15)에 고전위 Vh(양의 바이어스)가 인가되면, 드레인 전극(16)의 전위 Vd도 같은 고전위가 되어 오프 상태가 유지된다. 이에 따라 n+확산영역 6, 14를 통해 n-형 반도체 영역(3)과 드레인 영역으로서의 n-확산영역 5에 양의 바이어스가 인가되어, p-매립층(13)의 상부와 n-확산영역 5의 계면(계면 A)으로부터 p-매립층(13)의 측을 향해 공핍층(공핍층단 A)이 연장되는 동시에, p-매립층(13)의 하부와 n-형 반도체 영역(3)의 계면(계면 B)으로부터 p-매립층(13)의 측을 향해 공핍층(공핍층단 B)이 연장된다. 이 반도체 장치에서는, p-매립층(13)의 불순물 농도가 소정의 비교적 낮은 불순물 농도로 설정되어 있다. 그 때문에 공핍층단 A와 공핍층단 B가 연결되어, p-매립층(13)이 완전히 공핍화 된다.
또한 계면 A에서 n-확산영역 5의 측을 향해 연장되는 공핍층은, p확산영역(7)과 n-확산영역 5의 계면(계면 C)에서 n-확산영역 5의 측을 향해 연장되는 공핍층과 함께, n+확산영역 6의 내부까지 연장한다(공핍층 단 30). 또한, 계면 C에서 p확산영역(7)의 측을 향해 연장되는 공핍층은, p확산영역(7)과 n-형 반도체 영역(3)의 계면(계면 D)으로부터 p확산영역(7)의 측을 향해 연장되는 공핍층과 연결 되어 p확산영역(7)의 내부까지 연장한다(공핍층 단 31). 그리고, 계면 B에서 n-형 반도체 영역(3)의 측을 향해 연장되는 공핍층은, 계면 D에서 n형 반도체 영역(3)의 측을 향해 연장하는 공핍층과 연결되어, n-형 반도체 영역(3)의 표면에서 소정 깊이까지 연장한다(공핍층 단 32).
전술한 반도체 장치(1)에서는, 드레인 영역으로서의 n-확산영역 5와 n-형 반도체 영역(3) 사이에 절연체(12)를 충전한 홈부(10)가 설치되고, 그 홈부(10)는 p확산영역(7)이 위치하는 영역을 향해 연장하여 n-확산영역 5의 측부를 둘러싸도록 형성되어 있다. 이에 따라 n-확산영역 5의 측부를 둘러싸도록 p형의 확산영역을 설치하는 동시에, 매립층의 불순물 농도를 오프 상태에 있어서 완전히 공핍화 하지 않는 불순물 농도로 한 비교예에 따른 반도체 장치의 경우와 비교하면, 다음과 같은 효과를 얻을 수 있다.
도 9 및 도 10에 나타내는 바와 같이 비교예에 따른 반도체 장치에서는, n-형 반도체 영역(3)과 드레인 영역으로서의 n-확산영역 5를 접속하는 배선(20)의 바로 아래에 p확산영역(107)이 위치하게 된다. 또한 p+매립층(113)의 불순물 농도를 오프 상태에 있어서 완전히 공핍화 하지 않는 비교적 높은 불순물 농도로 설정되어 있다. 또한, 비교예에 따른 반도체 장치에 있어서, 도 4등에 표시되는 반도체 장치와 동일 부재에는 같은 부호가 붙여지고 있다.
그 n-형 반도체 영역(3)에는 고전위(Vh)가 인가되고, p확산영역(107)에는 접지 전위(Vs)가 인가된다. 그 때문에 고전위의 배선(20)이 접지 전위의 p확산영역(107)을 가로지르게 되어, 오프 상태에 있어서 p확산영역(107)과 n-확산영역 5의 계면으로부터 연장하고자 하는 공핍층이, 배선(20)의 바로 아래의 부분에 있어서 그 연장이 저해되게 된다. 그 결과, 오프 상태에 있어서의 반도체 장치의 내압이 저하될 우려가 있다.
이에 대하여 본 반도체 장치(1)에서는, 도 6∼도 8에 나타내는 바와 같이 절연체(12)를 충전한 홈부(10)가, p확산영역(7)이 위치하는 영역을 제외하고 n-확산영역 5의 측부를 둘러싸도록 형성되어 있다. 이에 따라 고전위의 배선(20)은 절연체(12)를 충전한 홈부(10)를 가로지르게 된다. 그 결과, 배선(20)의 바로 아래의 영역에는 공핍층을 형성하는 pn접합은 존재하지 않고, 반도체 장치(1)의 내압의 저하를 막을 수 있다.
또한 도 10에 나타내는 바와 같이 비교예에 따른 반도체 장치에서는, 드레인 영역으로서의 n-확산영역 5의 측부(깊이 방향)와 n-형 반도체 영역(3)은, n-확산영역 5와 p확산영역(107)의 계면(pn접합)으로부터 연장되는 공핍층에 의해 내압이 확보된다. p확산영역(107)은 접지 전위를 가지고, n-확산영역 5에 형성된 n+확산영역 6에는, 배선(20)을 통해 고전위(Vh)가 인가된다. 그 때문에 n+확산영역 6과 p확산영역(107)의 원하는 내압을 얻기 위해서는, 공핍층이 연장되는 영역을 확보할 필요가 있고, p확산영역(107)을 n+확산영역으로부터 어느 정도 거리를 두어 형성할 필요가 있다. 이것이, 반도체 장치의 소형화를 저해하는 요인의 하나가 되고 있다.
이에 대하여 본 반도체 장치(1)에서는, 도 6 및 도 7에 나타내는 바와 같이 절연체(12)를 충전한 홈부(10)가, p확산영역(7)이 위치하는 영역을 제외하고 n-확산영역 5의 측부를 둘러싸도록 형성되어 있다. 이에 따라 n-확산영역 5의 측부에는 pn접합이 존재하지 않고, n+확산영역 6과 홈부(10)의 거리 S를 축소시킬 수 있다. 그 결과, 반도체 장치(1)의 내압을 확보하면서, 반도체 장치(1)의 소형화를 도모할 수 있다.
다음에 전술한 반도체 장치의 제조 방법의 일예에 관하여 설명한다. 도 11에 나타내는 바와 같이 우선, n-형 반도체 영역(3)의 표면에 LOCOS막을 형성하기 위한 실리콘 질화막(23)이 형성된다. 그 실리콘 질화막(23)의 표면 위에 레지스트 패턴 24가 형성된다. 그 레지스트 패턴 24를 마스크로서, 예를 들면 도즈량 약 1×1013∼5×1013cm-2로 붕소(B)가 주입된다. 그 후에 레지스트 패턴 24가 제거된다.
다음에 도 12에 나타내는 바와 같이 실리콘 질화막(23)의 표면 위에 레지스트 패턴 25가 형성된다. 그 레지스트 패턴(25)을 마스크로서, 예를 들면 도즈량 약1×1012∼ 3×1012cm-2를 기초로 고에너지 주입에 의해, 붕소(B)가 n-형 반도체 영역(3)의 표면으로부터 깊이 2㎛∼5㎛정도의 영역으로 주입된다. 그 후에 레지스트 패턴 25가 제거된다.
다음에 도 13에 나타내는 바와 같이 소정의 온도를 기초로 어닐 처리를 실시하여 주입된 붕소을 확산시킴으로써, p확산영역(7)과 p-매립층(13)이 형성된다. 다음에 실리콘 질화막(23)의 소정 영역을 제거함으로써, n-형 반도체 영역(3)의 표면을 노출시킨다. 다음에 소정의 산화 처리를 실시함으로써, 노출한 n-형 반도체 영역(3)의 표면에 LOCOS막(4)이 형성된다(도 14참조). 그 후에 남겨진 실리콘 질화막(23)을 제거함으로써, n-형 반도체 영역(3)의 표면을 노출시킨다. 다음에 소정의 열산화처리를 행함으로써, 도 14에 나타내는 바와 같이 노출한 n-형 반도체 영역(3)의 표면에 게이트 산화막(19)이 형성된다.
다음에 n-형 반도체 영역(3)의 표면 위에 폴리실리콘 막(도시 생략)이 형성된다. 그 폴리실리콘 막의 표면에 레지스트 패턴 26이 형성된다. 그 레지스트 패턴 26을 마스크로서 폴리실리콘 막에 이방성 에칭을 실시함으로써, 도 15에 나타내는 바와 같이 게이트 전극(17)이 형성된다. 그 후에 레지스트 패턴 26이 제거된다. 다음에 도 16에 나타내는 바와 같이, 레지스트 패턴 27이 형성된다. 그 레지스트 패턴 27을 마스크로서 예를 들면 도즈량 약 3 × 1015 ∼ 1015cm-2로 p확산영역 7에 붕소(B)가 주입된다. 그 후에 레지스트 패턴 27이 제거된다.
다음에 도 17에 나타내는 바와 같이 레지스트 패턴 28이 형성된다. 그 레지스트 패턴 28을 마스크로서, 예를 들면 도즈량 약 3×1015∼6×1015cm-2로 n-반도체 영역(3)에 인(P)이 주입된다. 그 후에 레지스트 패턴 28이 제거된다. 다음에 게이트 전극(17)을 덮도록, 절연막(22)이 형성된다. 그 후에 소정의 어닐처리를 실시하여 주입된 붕소 및 인을 확산시킴으로써, p+확산영역 9과 n+확산영역 8, 6, 14가 형성된다(도 18참조).
다음에 홈부를 형성하는 영역에 위치하는 절연막(22)의 부분을 제거함으로써, 홈부를 형성하기 위한 절연막 마스크가 형성된다. 다음에 도 18에 나타내는 바와 같이 그 절연막 마스크를 마스크로서 LOCOS막(4) 및 n-형 반도체 영역(3)에 이방성 에칭을 행함으로써, p-매립층(13)에 이르는 홈부(트렌치)(10)가 형성된다.
다음에 도 19에 나타내는 바와 같이 소정의 산화 처리를 행함으로써, 홈부(10)의 측벽에 노출한 n-형 반도체 영역의 표면에 열산화막(11)이 형성된다. 다음에 홈부(10)안을 매립하도록 절연막(22)위에 TEOS(Tetra Ethyl Ortho Silicate)막(도시하지 않음)이 형성된다. 그 TEOS막에 이방성 에칭을 행함으로써, 홈부(10)안에 위치하는 TEOS막의 부분을 남겨서 절연막(22)의 윗면에 위치하는 TEOS막이 제거된다. 이렇게 하여, 홈부(10)안에 TEOS막의 절연체(12)가 형성된다.
다음에 도 20에 나타내는 바와 같이 절연막(22)에 소정의 사진제판 및 가공을 행함으로써, 전극을 형성하기 위한 개구부(22a, 22b，22c)가 형성된다. 다음에 스퍼터링법에 의해 개구부(22a, 22b, 22c)안을 매립하도록, 절연막(22)위에 알루미늄 실리콘(Al-Si)막(도시 생략)이 형성된다. 그 알루미늄 실리콘 막에 소정의 사진제판 및 가공을 행함으로써, 드레인 전극(16), 소스 전극(18) 및 전극(15)이 형성된다. 이와 같이 하여, 도 3 및 도 4에 나타내는 반도체 장치가 완성된다.
또한, 전술한 제조 방법에서는, 불순물을 주입하여 열확산 시킴으로써 각 확산영역을 형성하는 경우를 예로 들어서 설명했지만, 에피택시얼 성장법에 의해 형성해도 좋다. 에피택시얼 성장법에 의해 형성되는 반도체 장치의 구조를 도 21에 나타낸다. 도 21에 있어서, 도 4에 도시되는 각 확산영역과 대응하는 확산영역에 대해서는 동일 부호를 붙여, 그 설명을 생략한다. 특히, 에피택시얼 성장법에 의해 형성되는 반도체 장치에 있어서는, LOCOS막은 형성되지 않는다.
변형예 1
그러나, 전계 효과형 트랜지스터 T의 드레인과 소스 사이에는, 기생 용량이 존재한다. 이 기생 용량은 오동작 요인의 하나가 된다. 그래서, 이러한 문제를 배제하기 위해, 도 22에 나타내는 바와 같이, 2개의 전계 효과형 트랜지스터 T1, T2를 병렬로 접속시켜서 각각의 기생 용량 C1, C2를 상쇄시키는 회로가 있다.
이 경우에는, 도 23에 나타내는 바와 같이, 2개의 전계 효과형 트랜지스터 T1, T2가 나열하여 설치된다. 전계 효과형 트랜지스터 T1, T2의 각각의 소스 영역(n+확산영역 8)은, p확산영역(7)의 영역 안에 있어서, 간격을 사이에 두고 형성되어 있다. 또한 각 드레인 영역(n-확산영역 5)은, 홈부(10)에 의해, 전기적으로 격리시키고 있다. 또한, 이 이외의 부재에 대해서는, 도 3, 도 4에 나타내는 구조와 동일하므로, 동일 부재에는 동일한 부호를 붙여 그 설명을 생략한다.
이 반도체 장치(1)에 있어서도, 상기한 바와 같이, 절연체(12)를 충전한 홈부(10)가, p확산영역(7)이 위치하는 영역을 향해 연장하고, n-확산영역 5의 측부를 둘러싸도록 형성되어 있다. 이에 따라 n-확산영역 5의 측부에는 pn접합이 존재하지 않고, n+확산영역 6과 홈부(10)의 거리 S를 줄일 수 있고, 반도체 장치(1)의 내압을 확보하면서, 반도체 장치(1)의 소형화를 도모할 수 있다.
변형예 2
또한 전술한 반도체 장치(1)에서는, n-형 반도체 영역(3)의 표면에 전계 효과형 트랜지스터 등이 형성된 구조를 예로 들어서 설명했지만, 도 24 및 도 25에 나타내는, 그러한 n-형 반도체 영역(3)이, p형 반도체 기판(2)의 표면과 그 근방에 형성된 양태의 반도체 장치여도 된다. 이 반도체 장치에서는, p형 반도체 기판의 표면에 p+확산영역 27이 형성되고, 그 p+형 확산영역 27의 표면에 전극(28)이 형성 되어 있다. 또한, 이외의 구성에 대해서는, 도 3 또는 도 4에 나타내는 구조와 동일하므로, 동일 부재에는 동일 부호를 붙여 그 설명을 생략한다. 또한, 청구항 5에 기재한 제2도전형의 반도체 기판은, p형 반도체 기판(2)에 대응한다.
이 반도체 장치에 의하면, p형 반도체 기판(2)과 p확산영역(7)에 의해 끼워진 n-반도체 영역(3)에 있어서의 펀치스루전압 만큼, p형 반도체 기판(2)의 전위(Vsub)와 소스의 전위(Vs)를 전기적으로 분리할 수 있다. 이에 따라 도 26에 나타내는 바와 같이, p형 반도체 기판(2)의 전위(Vsub)와 다른 소스의 전위(Vs)를 기준으로 한 로직 신호가, 고전위 Vh를 기준으로 하는 로직 신호로 변환되게 된다.
또한 도 27에 나타내는 바와 같이 전계 효과형 트랜지스터 등의 형성 영역 TS를 n-확산영역 3의 주변부에 설치하고, 그리고, 도 28에 나타내는 바와 같이, 전계 효과형 트랜지스터 T가 오프 상태에 있어서, n-확산영역 3이 완전히 공핍화 되는 동시에, p-매립층(13) 및 그 바로 위에 위치하는 n-확산영역 5가 완전히 공핍화 되는 구조로 해도 된다. 공핍층 단 30, 31, 32는 그 상태를 나타내는 것이며, p-매립층(13)의 바로 아래에 위치하는 n-확산영역 3의 부분은 완전히 공핍화된다.
이러한 구조로 하는 것으로, 내압이 유지되는 상태에서는, 예를 들면 US6468847B1에서 제안되어 있는 고내압의 다중 JFET(Junction Field Effect Transistor)로서 동작한다. 이에 따라 p-기판(2)과 n-확산영역 3 사이의 내압이 손상되는 것을 억제할 수 있고, 내압의 범위 내에서 로직 신호를, 고전위 Vh를 기준으로 하는 로직 신호로 변환할 수 있다.
특히, 이 구조에서는, p확산영역(7)과 n-확산영역 3의 접합 부분이 n-확산영 역 5의 코너 부분에 위치하지 않는다. 그 때문에 이러한 접합부가 n-확산영역 5의 주위를 둘러싸도록 위치하는 구조와 비교하면, 코너 부분에 있어서 전계가 집중되는 것이 완화되어, 약 500V이상의 내압을 용이하게 확보할 수 있고, 그 결과, 로직 신호를 500V이상의 전위차를 가지고 고전위의 로직 신호로 변환할 수 있다.
다음에 변형예 2에 따른 반도체 장치의 제조 방법의 일예에 관하여 설명한다. 도 29에 나타내는 바와 같이 우선, p형 반도체 기판(2)의 표면에 LOCOS막을 형성하기 위한 실리콘 질화막(23)이 형성된다. 그 실리콘 질화막(23)의 표면 위에 레지스터 패턴 40이 형성된다. 그 레지스트 패턴 40을 마스크로서, 예를 들면 도즈량 약 1×1012∼3×1012cm-2로 인(P)이 주입된다. 그 후에 레지스트 패턴 40이 제거된다.
다음에 도 30에 나타내는 바와 같이 소정의 온도를 기초로 어닐처리를 실시하여 주입된 인을 확산시킴으로써, n-확산영역 3이 형성된다. 다음에 도 31에 나타내는 바와 같이 실리콘 질화막(23)의 표면 위에 레지스트 패턴 41이 형성된다. 그 레지스터 패턴 41을 마스크로서, 예를 들면 도즈량 약 1×1013∼5×1013cm-2로 붕소(B)가 주입된다. 그 후에 레지스트 패턴 41이 제거된다.
다음에 도 32에 나타내는 바와 같이 실리콘 질화막(23)의 표면 위에 레지스트 패턴 42가 형성된다. 그 레지스터 패턴 42를 마스크로서, 예를 들면 도즈량 약 1×1012∼ 3×1012cm-2를 기초로 고에너지 주입에 의해, 붕소(B)가 n-형 반도체 영역(3)의 표면에서 깊이 2㎛∼5㎛정도의 영역으로 주입된다. 그 후 레지스터 패턴 42가 제거된다.
다음에 도 33에 나타내는 바와 같이 소정의 온도를 기초로 어닐 처리를 실시하여 주입된 붕소을 확산시킴으로써, p확산영역(7)과 p-매립층(13)이 형성된다. 다음에 실리콘 질화막(23)의 소정의 영역을 제거함으로써, n-형 반도체 영역(3)의 표면을 노출시킨다. 다음에 소정의 산화 처리를 행함으로써, 노출한 n-형 반도체 영역(3)의 표면에 LOCOS막(4)이 형성된다(도 34참조). 그 후에 남겨진 실리콘 질화막(23)을 제거함으로써, n-형 반도체 영역(3)의 표면을 노출시킨다. 다음에, 소정의 열산화 처리를 행함으로써, 도 34에 나타내는 바와 같이 노출한 n-형 반도체 영역(3)의 표면에 게이트 산화막(19)이 형성된다.
다음에 p-형 반도체 기판(2)의 표면 위에 폴리실리콘 막(도시 생략)이 형성된다. 그 폴리실리콘 막의 표면에 레지스트 패턴 43이 형성된다(도 35참조). 그 레지스트 패턴 43을 마스크로서 폴리실리콘 막에 이방성 에칭을 행함으로써, 도 35에 나타내는 바와 같이 게이트 전극(17)이 형성된다. 그 후에 레지스트 패턴 43이 제거된다. 다음에 도 36에 나타내는 바와 같이 레지스트 패턴 44가 형성된다. 그 레지스트 패턴 44를 마스크로서, 예를 들면 도즈량 약 3×1015∼6×1015cm-2로 p확산영역 7과 p-1반도체 기판(2)의 소정의 영역에 붕소(B)가 주입된다. 그 후에 레지스트 패턴 44가 제거된다.
다음에 도 37에 나타내는 바와 같이, 레지스터 패턴 45가 형성된다. 그 레지스터 패턴 45를 마스크로서, 예를 들면 도즈량 약 3×1015∼6×1015cm-2로 n-반도체 영역(3)에 인(P)이 주입된다. 그 후 레지스트 패턴 45가 제거된다. 다음에, 게이트 전극(17)을 덮도록, 절연막(22)이 형성된다. 그 후에 소정의 어닐처리를 실시하여 주입된 붕소 및 인을 확산시킴으로써 p+확산영역 9, 27 및 n+확산영역 8, 6, 14가 형성된다(도 38참조).
다음에 홈부를 형성하는 영역에 위치하는 절연막(22)의 부분을 제거함으로써, 홈부를 형성하기 위한 절연막 마스크가 형성된다. 다음에 도 38에 나타내는 바와 같이 그 절연막 마스크를 마스크로서 LOCOS막(4) 및 n-형 반도체 영역(3)에 이방성 에칭을 행함으로써, p-매립층(13)에 이르는 홈부(트렌치)(10)가 형성된다.
다음에 도 39에 나타내는 바와 같이 소정의 산화 처리를 행함으로써, 홈부(10)의 측벽에 노출한 n-형 반도체 영역의 표면에 열산화막(11)이 형성된다. 다음에, 홈부(10)안을 매립하도록 절연막(22)위에 TEOS막(도시 생략)이 형성된다. 그 TEOS막에 이방성 에칭을 행함으로써, 홈부(10)안에 위치하는 TEOS막의 부분을 남기고 절연막(22)의 윗면에 위치하는 TEOS막이 제거된다. 이와 같이 하여, 홈부(10)안에 TEOS막의 절연체(12)가 형성된다.
다음에 도 40에 나타내는 바와 같이 절연막(22)에 소정의 사진제판 및 가공을 행함으로써, 전극을 형성하기 위한 개구부(22a, 22b, 22c, 22d)가 형성된다. 다음에 스퍼터링법에 의해 개구부(22a, 22b, 22c, 22d)안을 매립하도록, 절연막(22) 위에 알루미늄 실리콘(Al-Si)막(도시 생략)이 형성된다. 그 알루미늄 실리콘 막에 소정의 사진제판 및 가공을 행함으로써, 드레인 전극(16), 소스 전극(18) 및 전극(15, 28)이 형성된다. 이와 같이 하여, 도 24 및 도 25에 나타내는 반도체 장치가 완성된다.
또한, 전술한 제조 방법에서는, 불순물을 주입하여 열확산시킴으로써 각 확산영역을 형성하는 경우를 예로 들어 설명했지만, 에피택시얼 성장법에 의해 형성해도 좋다. 에피택시얼 성장법에 의해 형성되는 반도체 장치의 구조를 도 41에 나타낸다. 도 41에 있어서, 도 25에 도시되는 각 확산영역과 대응하는 확산영역에 대해서는 동일 부호를 붙여, 그 설명을 생략한다. 에피택시얼 성장법에 의해 형성되는 반도체 장치에 있어서는, LOCOS막은 형성되지 않는다. 또한 p+확산영역 27은 p확산영역 29의 표면과 그 근방에 형성되어 있다.
실시예 2
다음에 구동제어회로에 적용되는 반도체 장치의 다른 예에 대하여 설명한다. 전술한 반도체 장치(도 3, 도 4를 참조)에서는, p확산영역(7)이 위치하는 영역을 제외하고, 평면적으로 n-확산영역 5를 둘러싸도록 홈부(10)가 형성되어 있는 데 대하여, 본 반도체 장치에서는, p확산영역이 평면적으로 n-확산영역을 둘러싸도록 형성되어 있다. 그리고, p-매립층의 불순물 농도가, 전계 효과형 트랜지스터가 오프 상태에 있어서, p-매립층이 완전히 공핍화 되는 소정의 불순물 농도로 설정되고 있다.
도 42 및 도 43에 나타내는 바와 같이, n-형 반도체 영역(3)의 주표면에는 LOCOS막(4)이 형성되고, n-형 반도체 영역(3)에 있어서의 소정 영역의 표면에서 소정 깊이에 걸쳐, 전계 효과형 트랜지스터 T의 드레인 영역이 되는 n-형의 확산영역(n-확산영역) 5가 형성되어 있다. n-확산영역 5는, 한쪽에서 다른 쪽으로 연장하도록 형성되어 있다. n-확산영역 5의 표면과 그 근방에는, n+형의 확산영역(n+확산 영역) 6이 형성되어 있다. 그 n+확산영역 6의 표면 위에는 드레인 전극(16)이 형성되어 있다.
n-확산영역 5의 주위를 둘러싸고, n-확산영역 5에 접하도록 p형의 확산영역(p확산영역) 7이 형성되어 있다. p확산영역(7)은, n-확산영역 5의 측부와 n-형 반도체 영역(3)을 거리를 두도록 하여 n-형 반도체 영역(3)의 표면에서 소정 깊이에 걸쳐 형성되어 있다. 그 p확산영역(7)에는, 전계 효과형 트랜지스터 T의 소스 영역이 되는 n+형의 확산영역(n+확산영역) 8이 형성되어 있다. n+확산영역 8은, p확산영역(7)에 의해 n-형 반도체 영역(3)과 거리를 두도록 하여, p확산영역(7)의 표면에서 p확산영역(7)의 바닥보다도 얕은 영역에 걸쳐 형성되어 있다. 또한 p확산영역(7)에는 p+형의 확산영역(p+확산영역) 9가 형성되어 있다. 그 n+확산영역 8과 p+확산영역 9에 접촉하도록 소스 전극(18)이 형성되어 있다.
드레인 영역이 되는 n-확산영역 5의 바로 아래에는, n-확산영역 5의 저부에 접촉하도록 p-형의 매립층(p-매립층)(13)이 형성되어 있다. p-매립층(13)은, n-확산영역 5의 저부와 n-형 반도체 영역(3)을 거리를 두도록 하여, p확산영역(7)의 한쪽 저부의 바로 아래의 영역으로부터 다른 쪽 저부의 바로 아래의 영역에 걸쳐 형성되어 있다.
또한 p확산영역(7)과 거리를 둔 n-형 반도체 영역(3)의 영역에는, 소정의 고전위가 인가되는 n+형의 확산영역(n+확산영역) 14가 형성되어 있다. 그 n+확산영역 14의 표면 위에는 전극(15)이 형성되어 있다. 전극(15)과 드레인 전극(16)은, 배선(20)에 의해 전기적으로 접속되어 있다. 그 배선(20)에는 저항 R이 설치된다. 그 리고, n+확산영역 8과 n-확산영역 5에 의해 끼워진 p확산영역(7) 부분의 표면 위에는, 게이트 절연막(19)을 개재시켜서 게이트 전극(17)이 형성되어 있다. 그 게이트 전극(17)을 덮도록 절연막(22)이 형성되어 있다. 본 반도체 장치(1)는 상기한 바와 같이 구성된다.
또한, 과제를 해결하기 위한 수단의 항에 기재된 다른 반도체 장치에 있어서의 제1도전형의 제1반도체 영역은 n-반도체 영역(3)에 대응하고, 제2도전형의 제2반도체 영역은 n-확산영역 5에 대응한다. 또한 제2도전형의 제3반도체 영역은 p확산영역(7)에 대응하고, 제1도전형의 제4반도체 영역은 n+확산영역 8에 대응한다. 그리고, 제2도전형의 제5반도체 영역은 p-매립층(13)에 대응하고, 제1도전형의 제6반도체 영역은 n+확산영역 14에 대응한다.
다음에 전술한 반도체 장치(1)의 동작에 대하여 설명한다. 우선, 온 상태에서는, 도 44에 나타내는 바와 같이 전계 효과형 트랜지스터 T의 게이트 전극(17)에 임계값 전압 이상의 소정의 전압(Vg≥Vth)이 인가된다. 소정의 전압이 게이트 전극(17)에 인가되면, 게이트 전극(17)의 바로 아래에 위치하는 p확산영역(7)에 채널 영역(도시 생략)이 형성되고, n+확산영역 14로부터 배선(20)을 통해 드레인 영역(n-확산영역 5)에서 소스 영역(n+확산영역 8)을 향해 일정한 전류 Id가 흐른다. 그 일정한 전류 Id가 흐르는 것으로, 저항 R의 양단 간에는 전위 Vh를 기준으로서 일정한 전압강하가 일어난다. 이와 같이 하여, Vs전위를 기준으로 하는 로직 신호가 전위 Vh를 기준으로 하는 로직 신호로서 전달된다. 전달된 로직 신호는, 제1 IGBT(51)를 온 오프시키기 위한 신호로서 제1드라이버 회로(52)에 보내지게 된다.
다음에 오프 상태에서는, 도 45 및 도 46에 나타내는 바와 같이 전계 효과형 트랜지스터 T의 게이트 전극(17)에는, 전압(Vg=OV)은 인가되지 않는다. 이 때, 전극(15)에 고전위 Vh(양의 바이어스)가 인가되면, 드레인 전극(16)의 전위 Vd도 같은 고전위가 되어 오프 상태가 유지된다. 이에 따라 n+확산영역 6, 14를 통해 n-형 반도체 영역(3)과 드레인 영역으로서의 n-확산영역 5에 양의 바이어스가 인가되고, p-매립층(13)의 상부와 n-확산영역 5의 계면(계면 A)에서 p-매립층(13)의 측을 향해 공핍층(공핍층 A)이 연장되는 동시에, p-매립층(13)의 하부와 n-형 반도체 영역(3)의 계면(계면 B)으로부터 p-매립층(13) 측을 향해 공핍층(공핍층 B)이 연장되게 된다.
이 때, 본 반도체 장치에서는, p-매립층(13)의 불순물 농도로서, 공핍층 A와 공핍층 B가 연결되어, p-매립층(13)이 완전히 공핍화되도록, n-확산영역 5의 불순물 농도의 3∼10배 정도의, 예를 들면 대략 1×1017cm- 3정도의 비교적 낮은 불순물 농도로 설정되어 있다.
이와 같이 하여, 오프 상태에서는 p-매립층(13)은 최종적으로 완전히 공핍화 되고, 그 공핍화 된 상태에서는, n+확산영역 6의 바로 아래에 위치하는 p-매립층(13)의 전위는, 소스 영역의 전위 Vs보다도 높은 상태가 된다. 그 때문에 n+확산영역 6과 그 바로 아래의 p-매립층(13)의 상대적인 전위차가 감소하여, 약 500V정도의 고내압을 얻을 수 있다. 또한 전위 Vd와 전위 Vh 사이의 분리 내압은, p-매립층(13) 내부의 전위장벽으로부터 얻어진다.
이 내압에 대해 비교예에 따른 반도체 장치의 구조의 관계로 설명한다. 도 47에 나타내는 바와 같이, 비교예에 따른 반도체 장치에서는, p+매립층(113)의 불순물 농도가 p-매립층(13)의 불순물 농도보다도 높고, 예를 들면 약 1×1018cm-3 ∼ 1×1019cm- 3정도로 설정되어 있다. 또한 비교예에 따른 반도체 장치에 있어서, 도 43에 도시되는 반도체 장치와 동일 부재에는 같은 부호가 붙여지고 있다.
오프 상태에서는, p+매립층(113)의 상부와 n-확산영역 5의 계면으로부터 공핍층 D1(공핍층 단 35와 공핍층 단 36 사이)이 연장되는 동시에, p+매립층(113)의 하부와 n-형 반도체 영역(3)의 계면으로부터 공핍층 D2(공핍층 단 37과 공핍층 단 38 사이)가 연장되게 된다. 이때, p+매립층(113)의 불순물 농도가 비교적 높기 때문에, 공핍층 단 36과 공핍층 단 37은 연결되지 않는다. 그 오프 상태에 있어서의 n+확산영역 6으로부터 깊이 방향의 전계의 강도를 도 48에 나타낸다. 그래프 D11은 공핍층 D1에 있어서의 전계를 나타내고, 그래프 D22는 공핍층 D2에 있어서의 전계를 나타낸다.
비교예에 따른 반도체 장치에서는, 그 내압은 공핍층 D1에 의한 내압이 된다. 즉, 그래프 D11에 의해 둘러싸인 영역(영역 ED1)의 면적에 해당한다. 공핍층 D1의 공핍층 단 36은 p+매립층(113)안에 위치하고 있다. 이 공핍층 D1 중, p+매립층(113)의 영역에 들어가 있는 부분에 대응하는 전압은, 공핍층 D1의 전체에 대응하는 전압의 많아도 50％정도가 되고, 또한 n-확산영역 5에 있어서의 전계는 최대Emax가 된다. 이것으로, n-확산영역 5의 깊이 방향의 거리를 L로 하면, 영역 ED1에 있어서의 전체 내압은, 최대, Emax × L ×1.5정도로 추정된다.
여기에서, Emax는, 대략 2.5×105V/cm가 되고, n-확산영역 5의 길이 L은 약 3㎛가 된다. 그렇다면, 영역 ED1에 있어서의 내압은 약 113V정도로 예측되고, 비교예에 따른 반도체 장치의 내압은 100V를 약간 웃도는 정도의 내압이 상한이 된다. 또한 Emax의 값이 약 2.5×105V/cm인 경우에는, n-확산영역 5의 불순물 농도를 7×1015cm-3정도로 하면, n-확산영역 5의 깊이 방향의 거리 L은 최대 2.3㎛로 예측되고, n-확산영역 5의 불순물 농도를 5×1015cm- 3정도로 하면, n-확산영역 5의 깊이 방향의 거리 L은 최대 3.2㎛로 추정된다. 따라서, 본 반도체 장치에서는, 비교예에 따른 반도체 장치의 내압(약 113V정도)에 비하여 약 4.5배∼5배 정도의 고내압을 얻을 수 있다고 추정된다.
다음에 전술한 반도체 장치의 제조 방법의 일예에 관하여 설명한다. 도 49에 나타내는 바와 같이, 우선, n-형 반도체 영역(3)의 표면에 LOCOS막을 형성하기 위한 실리콘 질화막(23)이 형성된다. 그 실리콘 질화막(23)의 표면 위에 레지스트 패턴 70이 형성된다. 그 레지스트 패턴 70을 마스크로서, 예를 들면 도즈량 약 1×1013∼5×1013cm-2로 붕소(B)가 주입된다. 그 후에 레지스트 패턴 70이 제거된다.
다음에 도 50에 나타내는 바와 같이 실리콘 질화막(23)의 표면 위에 레지스트 패턴 71이 형성된다. 그 레지스터 패턴 71을 마스크로서, 예를 들면 도즈량 1× 1012∼3×1012cm-2를 기초로 고에너지 주입에 의해 붕소(B)가 n-형 반도체 영역(3)의 표면에서 깊이 2㎛∼5㎛정도의 영역에 주입된다. 그 후 레지스트 패턴 71이 제거된다.
다음에 도 51에 나타내는 바와 같이 소정의 온도를 기초로 어닐 처리를 실시하여 주입된 붕소을 확산시킴으로써, p확산영역(7)과 p-매립층(13)이 형성된다. 그 p확산영역(7)은, n-형 반도체 영역(3) 중 소정의 영역을 둘레방향으로부터 둘러싸도록 형성되고, 이 영역이 드레인 영역으로서의 n-확산영역 5가 된다.
다음에 실리콘 질화막(23)의 소정의 영역을 제거함으로써, n-형 반도체 영역(3)의 표면을 노출시킨다. 다음에 소정의 산화 처리를 행함으로써, 노출한 n-형 반도체 영역(3)의 표면에 LOCOS막(4)이 형성된다(도 52참조). 그 후에 남겨진 실리콘 질화막(23)을 제거함으로써, n-형 반도체 영역(3)의 표면을 노출시킨다. 다음에 소정의 열산화 처리를 행함으로써, 도 52에 나타내는 바와 같이 노출한 n-형 반도체 영역(3)의 표면에 게이트 산화막(19)이 형성된다.
다음에 n-형 반도체 영역(3)의 표면 위에 폴리실리콘 막(도시 생략)이 형성된다. 그 폴리실리콘막의 표면에 레지스트 패턴 72가 형성된다(도 53참조). 그 레지스트 패턴 72를 마스크로서 폴리실리콘 막에 이방성 에칭을 행함으로써, 도 53에 나타내는 바와 같이 게이트 전극(17)이 형성된다. 그 후에 레지스트 패턴 72가 제거된다. 다음에 도 54에 나타내는 바와 같이 레지스트 패턴 73이 형성된다. 그 레지스트 패턴 73을 마스크로서, 예를 들면 도즈량 약 3×1015∼6×1015cm-2로 p확산영 역(7)에 붕소(B)가 주입된다. 그 후에 레지스트 패턴 73이 제거된다.
다음에 도 55에 나타내는 바와 같이 레지스트 패턴 74가 형성된다. 그 레지스트 패턴 74를 마스크로서, 예를 들면 도즈량 약 3×1015∼6×1015cm-2로 반도체 영역(3)에 인(P)이 주입된다. 그 후에 레지스트 패턴 74가 제거된다. 다음에 도 56에 나타내는 바와 같이 게이트 전극(17)을 덮도록 절연막(22)이 형성된다. 그 후에 소정의 어닐 처리를 실시하여 주입된 붕소 및 인을 확산시킴으로써, p+확산영역 9 및 n+확산영역 8, 6, 14가 형성된다.
다음에 도 57에 나타내는 바와 같이 절연막(22)에 소정의 사진제판 및 가공을 행함으로써, 전극을 형성하기 위한 개구부(22a, 22b, 22c)가 형성된다. 다음에 스퍼터링법에 의해 개구부(22a, 22b, 22c)안을 매립하도록, 절연막(22)위에 알루미늄 실리콘(Al-Si)막(도시 생략)이 형성된다. 그 알루미늄 실리콘 막에 소정의 사진제판 및 가공을 행함으로써, 드레인 전극(16), 소스 전극(18) 및 전극(15)이 형성된다. 이와 같이 하여, 도 42 및 도 43에 나타내는 반도체 장치가 완성된다.
변형예 1
실시예 1에 있어서 설명한 바와 같이, 전계 효과형 트랜지스터의 드레인과 소스 사이에 존재하는 기생 용량을 상쇄하는 회로로서, 2개의 전계 효과형 트랜지스터 T1, T2를 병렬로 접속시킨 회로가 있다(도 22참조).
그러한 회로에 대응한 반도체 장치의 평면구조를 도 58에 나타낸다. 도 58에 나타내는 바와 같이, 2개의 전계 효과형 트랜지스터 T1, T2가 나란히 배치된다. 전 계 효과형 트랜지스터 T1, T2의 각각의 소스 영역(n+확산영역 8)은, p확산영역(7)의 영역에 안에 있어서, 간격을 사이에 두고 형성되어 있다. 또한 2개의 드레인 영역(n-확산영역 5)은, p확산영역(7)에 의해 둘레 방향에서 각각 둘러싸여 서로 전기적으로 격리시키고 있다. 또한, 이 이외의 부재에 대해서는, 도 42 및 도 43에 나타내는 구조와 동일하므로, 동일 부재에는 동일 부호를 붙여 그 설명을 생략한다.
이 반도체 장치(1)에 있어서도, 상기한 바와 같이, p-매립층(13)의 불순물 농도는, 오프 상태에 있어서 p-매립층(13)이 완전히 공핍화되도록 비교적 낮은 불순물 농도로 설정되는 것으로 충분한 고내압을 얻을 수 있다.
변형예 2
전술한 반도체 장치에서는, p확산영역(7)이 n-확산영역 5의 주위를 둘러싸고, n-확산영역 5에 접하도록 형성되어 있다. 그 p확산영역(7) 중, 도 59에 나타내는 바와 같이 배선(20)의 바로 아래에 위치하는 부분을, p-매립층(13)과 마찬가지로 오프 상태에 있어서 완전히 공핍화 하는 불순물 농도를 가지는 p-확산영역(80)으로 치환해도 된다. 이러한 p-확산영역(80)으로 치환하는 것으로, 전위장벽에 대응하는 만큼의 분리 내압을 얻을 수 있다. 그리고, 배선(20)의 전계에 의한 내압의 저하를 억제할 수 있다.
또한 이러한 p확산영역(7)에 있어서의 배선(20)의 바로 아래에 위치하는 부분에 p-확산영역(80)을 형성하는 외에, 예를 들면, 도 60에 나타내는 바와 같이 이 영역에 p-매립층(13)에 도달하는 트렌치(3a)를 설치하여, 그 트렌치(3a)에 폴리실리콘 막(81)을 매립하고, 그 폴리실리콘 막(81)을 산화막 등에 의해 피복하도록 해 도 된다. 또는, 도 61에 나타내는 바와 같이 트렌치(3a)안에 절연체(82)를 충전하도록 해도 된다. 이러한 구조로 함으로써, 배선(20) 바로 아래의 부분에서는 pn접합이 없어져, 전계에 의한 내압의 저하를 더 억제할 수 있다.
또한, 실시예 2에 있어서 설명한 반도체 장치에 있어서도, 실시예 1의 변형예 2에 있어서 설명한 바와 같이, n-형 반도체 영역(3)이, p형 반도체 기판(2)의 표면과 그 근방에 형성된 반도체 장치라도 된다. 이에 따라 p형 반도체 기판(2)의 전위(Vsub)와 다른 소스의 전위(Vs)를 기준으로 한 로직 신호가, 고전위 Vh를 기준으로 하는 로직 신호로 변환되게 된다(도 26참조).
본 반도체 장치는, 유도전동기 등을 동작시키기 위한 구동제어 회로 등에 유효하게 적용된다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치 및 그 반도체 장치가 적용되는 구동제어회로를 도시한 도면이다.
도 2는 동 실시예에 있어서, 전계 효과형 트랜지스터에 있어서의 드레인 전류와 드레인 전압의 관계를 나타내는 그래프다.
도 3은 동 실시예에 있어서, 반도체 장치의 평면도다.
도 4는 동 실시예에 있어서, 도 3에 나타내는 단면선 IV- IV에 있어서의 단면도다.
도 5는 동 실시예에 있어서, 반도체 장치의 동작을 설명하기 위한 온 상태에 있어서의 단면도다.
도 6은 동 실시예에 있어서, 반도체 장치의 동작을 설명하기 위한 오프 상태에 있어서의 평면도다.
도 7은 동 실시예에 있어서, 반도체 장치의 동작을 설명하기 위한 도 6에 나타내는 단면선 VII-VII에 있어서의 단면도다.
도 8은 동 실시예에 있어서, 도 7에 나타내는 오프 상태에 있어서의 반도체 장치의 부분 확대 단면도다.
도 9는 비교예에 따른 반도체 장치의 오프 상태에 있어서의 평면도다.
도 10은 도 9에 나타내는 단면선 X- X에 있어서의 단면도다.
도 11은 동 실시예에 있어서, 도 3 및 도 4에 나타내는 반도체 장치의 제조 방법의 1공정을 나타내는 단면도다.
도 12는 동 실시예에 있어서, 도 11에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 13은 동 실시예에 있어서, 도 12에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 14는 동 실시예에 있어서, 도 13에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 15는 동 실시예에 있어서, 도 14에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 16은 동 실시예에 있어서, 도 15에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 17은 동 실시예에 있어서, 도 16에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 18은 동 실시예에 있어서, 도 17에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 19는 동 실시예에 있어서, 도 18에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 20은 동 실시예에 있어서, 도 19에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 21은 동 실시예에 있어서, 에피택시얼 성장법에 의해 형성된 반도체 장치를 나타내는 단면도다.
도 22는 동 실시예에 있어서, 변형예 1에 따른 반도체 장치를 포함하는 구동제어회로를 도시한 도면이다.
도 23은 동 실시예에 있어서, 도 22에 나타내는 반도체 장치의 평면도다.
도 24는 동 실시예에 있어서, 변형예 2에 따른 반도체 장치의 평면도다.
도 25는 동 실시예에 있어서, 도 24에 나타내는 단면선 XXV- XXV에 있어서의 단면도다.
도 26은 동 실시예에 있어서, 변형예 2에 따른 반도체 장치를 포함하는 구동제어회로를 도시한 도면이다.
도 27은 동 실시예에 있어서, 변형예 2에 따른 반도체 장치 및 그 주변을 나타내는 평면도다.
도 28은 동 실시예에 있어서, 변형예 2에 따른 반도체 장치의 동작을 설명하기 위한 오프 상태에 있어서의 단면도다.
도 29는 동 실시예에 있어서, 변형예 2에 따른 반도체 장치의 제조 방법의 1공정을 나타내는 단면도다.
도 30은 동 실시예에 있어서, 도 29에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 31은 동 실시예에 있어서, 도 30에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 32는 동 실시예에 있어서, 도 31에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 33은 동 실시예에 있어서, 도 32에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 34는 동 실시예에 있어서, 도 33에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 35는 동 실시예에 있어서, 도 34에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 36은 동 실시예에 있어서, 도 35에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 37은 동 실시예에 있어서, 도 36에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 38은 동 실시예에 있어서, 도 37에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 39는 동 실시예에 있어서, 도 38에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 40은 동 실시예에 있어서, 도 39에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 41은 동 실시예에 있어서, 에피택시얼 성장법에 의해 형성된 변형예 2에 따른 반도체 장치를 나타내는 단면도다.
도 42는 본 발명의 실시예 2에 따른 반도체 장치의 평면도다.
도 43은 동 실시예에 있어서, 도 42에 나타내는 단면선 XLIII- XLIII에 있어 서의 단면도다.
도 44는 동 실시예에 있어서, 반도체 장치의 동작을 설명하기 위한 온 상태에 있어서의 단면도다.
도 45는 동 실시예에 있어서, 반도체 장치의 동작을 설명하기 위한 오프 상태에 있어서의 평면도다.
도 46은 동 실시예에 있어서, 반도체 장치의 동작을 설명하기 위한 도 45에 나타내는 단면선 XLVI- XLVI에 있어서의 단면도다.
도 47은 비교예에 따른 반도체 장치의 오프 상태에 있어서의 단면도다.
도 48은 비교예에 따른 반도체 장치의 오프 상태에 있어서의 공핍층의 전계와 깊이 방향의 관계를 도시한 도면이다.
도 49는 동 실시예에 있어서, 도 42 및 도 43에 나타내는 반도체 장치의 제조 방법의 1공정을 나타내는 단면도다.
도 50은 동 실시예에 있어서, 도 49에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 51은 동 실시예에 있어서, 도 50에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 52는 동 실시예에 있어서, 도 51에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 53은 동 실시예에 있어서, 도 52에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 54는 동 실시예에 있어서, 도 53에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 55는 동 실시예에 있어서, 도 54에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 56은 동 실시예에 있어서, 도 55에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 57은 동 실시예에 있어서, 도 56에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 58은 동 실시예에 있어서, 변형예 1에 따른 반도체 장치의 평면도다.
도 59는 동 실시예에 있어서, 변형예 2에 따른 반도체 장치의 평면도다.
도 60은 동 실시예에 있어서, 변형예 2에 따른 반도체 장치의 다른 구조를 나타내는 부분 단면도다.
도 61은 동 실시예에 있어서, 변형예 2에 따른 반도체 장치의 또 다른 구조를 나타내는 부분 단면도다.

Claims (12)

  1. 주표면을 가지는 제1도전형의 제1반도체 영역과,
    한쪽에서 다른 쪽으로 연장하는 동시에 상기 제1반도체 영역의 주표면에서 소정 깊이에 걸쳐 형성된 전계 효과형 트랜지스터의 드레인 영역으로서의 제2도전형의 제2반도체 영역과,
    상기 제2반도체 영역의 상기 한쪽에, 상기 제2반도체 영역의 상기 한쪽과 상기 제1반도체 영역을 거리를 두도록 하여, 상기 제1반도체 영역의 표면에서 소정 깊이에 걸쳐 형성된 제2도전형의 제3반도체 영역과,
    상기 제2반도체 영역의 상기 다른 쪽에, 상기 제2반도체 영역의 상기 다른 쪽과 상기 제1반도체 영역을 거리를 두도록 하여, 상기 제1반도체 영역의 표면에 형성된 소정 깊이의 홈부와,
    상기 제3반도체 영역에 의해 상기 제1반도체 영역과 거리를 두도록 하여 상기 제3반도체 영역의 표면에서 상기 제3반도체 영역의 바닥보다도 얕은 영역에 걸쳐 형성된, 상기 전계 효과형 트랜지스터의 소스 영역으로서의 제1도전형의 제4반도체 영역과,
    상기 제3반도체 영역의 저부와 상기 홈부의 저부에 접하여, 상기 제2반도체 영역의 바닥부와 상기 제1반도체 영역을 거리를 두도록 하여, 상기 제3반도체 영역의 저부로부터 상기 홈부의 저부에 걸쳐 형성된 제2도전형의 제5반도체 영역과,
    상기 홈부에 대하여 상기 제3반도체 영역이 위치하는 측과는 반대 측에 거리 를 두고, 상기 제1반도체 영역의 표면에서 소정 깊이에 걸쳐 형성된, 소정의 고전위가 접속되는 제1도전형의 제6반도체 영역과,
    상기 제2반도체 영역과 상기 제4반도체 영역에 의해 끼워진 상기 제3반도체 영역 부분의 표면 위에 게이트 절연막을 개재시켜 형성된, 상기 전계 효과형 트랜지스터의 게이트 전극으로서의 전극부와,
    소정의 저항을 가지고, 상기 제2반도체 영역과 상기 제6반도체 영역을 전기적으로 접속하는 배선을 구비한 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 홈부는, 상기 제2반도체 영역에 있어서의 상기 다른 쪽에 위치하는 부분으로부터 상기 제3반도체 영역을 향해 연장하고, 상기 제2반도체 영역을 평면적으로 둘레 방향으로 둘러싸도록 형성된 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 전계 효과형 트랜지스터로서, 제1전계 효과형 트랜지스터와 제2전계 효과형 트랜지스터를 포함하고,
    상기 제1전계 효과형 트랜지스터와 상기 제2전계 효과형 트랜지스터가 병렬로 접속된 것을 특징으로 하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 제4반도체 영역은,
    상기 제3반도체 영역 내에 형성된, 상기 제1전계 효과형 트랜지스터의 소스 영역으로서의 제4반도체 영역 제1부와,
    제4반도체 영역 제1부와 거리를 두고 상기 제3반도체 영역 내에 형성된, 상기 제2전계 효과형 트랜지스터의 소스 영역으로서의 제4반도체 영역 제2부를 포함하고,
    상기 제2반도체 영역은,
    상기 제1전계 효과형 트랜지스터의 드레인 영역으로서의 제2반도체 영역 제1부와,
    상기 제2전계 효과형 트랜지스터의 드레인 영역으로서의 제2반도체 영역 제2부를 포함하고,
    상기 홈부는, 상기 제2반도체 영역에 있어서의 상기 다른 쪽에 위치하는 부분으로부터 상기 제3반도체 영역을 향해 연장하고, 상기 제2반도체 영역 제1부를 평면적으로 둘레방향으로 둘러싸는 동시에, 상기 제2반도체 영역 제2부를 평면적으로 둘레방향으로 둘러싸고, 상기 제2반도체 영역 제1부와 상기 제2반도체 영역 제2부를 거리를 두도록 하여 형성된 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서,
    주표면을 가지는 제2도전형의 반도체 기판을 구비하고,
    상기 제1반도체 영역은 상기 반도체 기판의 주표면에서 소정의 깊이에 걸쳐 형성된 것을 특징으로 하는 반도체 장치.
  6. 주표면을 가지는 제1도전형의 제1반도체 영역과,
    한쪽에서 다른 쪽으로 연장하는 동시에 상기 제1반도체 영역의 주표면에서 제1의 깊이에 걸쳐 형성된, 전계 효과형 트랜지스터의 드레인 영역으로서의 제2도전형의 제2반도체 영역과,
    상기 제2반도체 영역의 상기 한쪽과 다른 쪽으로부터 상기 제2반도체 영역을 끼우고, 상기 제2반도체 영역의 상기 한쪽과 상기 제1반도체 영역 사이를 두는 동시에, 상기 제2반도체 영역의 상기 다른 쪽과 상기 제1반도체 영역을 거리를 두도록 하여, 상기 제1반도체 영역의 표면에서 소정 깊이에 걸쳐 형성된 제2도전형의 제3반도체 영역과,
    상기 제3반도체 영역에 의해 상기 제1반도체 영역과 거리를 두도록 하여 상기 제3반도체 영역의 표면에서 상기 제3반도체 영역의 바닥보다도 얕은 영역에 걸쳐 형성된, 상기 전계 효과형 트랜지스터의 소스 영역으로서의 제1도전형의 제4반도체 영역과,
    상기 제2반도체 영역의 상기 한쪽에 위치하는 상기 제3반도체 영역의 저부와 상기 제2반도체 영역의 상기 다른 쪽에 위치하는 상기 제3반도체 영역의 저부에 접하고, 상기 한쪽에 위치하는 상기 제3반도체 영역의 저부로부터 상기 다른 쪽에 위치하는 상기 제3반도체 영역의 저부에 걸쳐 형성되고, 상기 전계 효과형 트랜지스터가 오프 상태에 있어서 상기 제2반도체 영역의 계면으로부터 연장되는 공핍층과 상기 제1반도체 영역의 계면으로부터 연장하는 공핍층에 의해 완전히 공핍화 되는 소정의 불순물 농도를 가지는 제2도전형의 제5반도체 영역과,
    상기 다른 쪽에 위치하는 상기 제3반도체 영역에 대하여 상기 한쪽에 위치하는 상기 제3반도체 영역이 위치하는 측과는 반대 측에 거리를 두도록 하여, 상기 제1반도체 영역의 표면에서 소정의 깊이에 걸쳐 형성된, 소정의 고전위가 접속되는 제1도전형의 제6반도체 영역과,
    상기 제2반도체 영역과 상기 제4반도체 영역에 의해 끼워진 상기 제3반도체 영역 부분의 표면 위에 게이트 절연막을 개재시켜 형성된, 상기 전계 효과형 트랜지스터의 게이트 전극으로서의 전극부와,
    소정의 저항을 가지고, 상기 제2반도체 영역과 상기 제6반도체 영역을 전기적으로 접속하는 배선을 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제 6항에 있어서,
    제3반도체 영역은, 상기 제2반도체 영역에 있어서의 상기 다른 쪽에 위치하 는 부분으로부터 상기 한쪽에 위치하는 부분을 향해 연장하고, 상기 제2반도체 영역을 평면적으로 둘레방향으로 둘러싸도록 형성된 것을 특징으로 하는 반도체 장치.
  8. 제 6항에 있어서,
    상기 제3반도체 영역은, 상기 배선의 바로 아래에 위치하는 부분의 불순물 농도가 상기 배선의 바로 아래에 위치하지 않은 부분의 불순물 농도보다도 낮게 된 영역을 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제 6항에 있어서,
    제3반도체 영역은, 상기 배선의 바로 아래에 위치하는 부분의 영역을 제외하고 평면적으로 상기 제2반도체 영역을 둘러싸도록 형성되고,
    상기 배선의 바로 아래에 위치하는 부분의 영역에는, 상기 제5반도체 영역에 도달하는 개구부가 형성되고,
    상기 개구부에는, 절연체 및 폴리실리콘 중 어느 하나가 충전된 것을 특징으로 하는 반도체 장치.
  10. 제 6항에 있어서,
    상기 전계 효과형 트랜지스터로서, 제1전계 효과형 트랜지스터와 제2전계 효과형 트랜지스터를 포함하고,
    상기 제1전계 효과형 트랜지스터와 상기 제2전계 효과형 트랜지스터가 병렬로 접속된 것을 특징으로 하는 반도체 장치.
  11. 제 10항에 있어서,
    상기 제4반도체 영역은,
    상기 제3반도체 영역내에 형성된, 상기 제1전계 효과형 트랜지스터의 소스 영역으로서의 제4반도체 영역 제1부와,
    제4반도체 영역 제1부와 거리를 두고 상기 제3반도체 영역 내에 형성된 상기 제2전계 효과형 트랜지스터의 소스 영역으로서의 제4반도체 영역 제2부를 포함하고,
    상기 제2반도체 영역은,
    상기 제1전계 효과형 트랜지스터의 드레인 영역으로서의 제2반도체 영역 제1부와,
    상기 제2전계 효과형 트랜지스터의 드레인 영역으로서의 제2반도체 영역 제2부를 포함하고,
    상기 제3반도체 영역은, 상기 제2반도체 영역에 있어서의 상기 다른 쪽에 위 치하는 부분으로부터 상기 한쪽에 위치하는 부분을 향해 연장하고, 상기 제2반도체 영역 제1부를 평면적으로 둘레방향으로 둘러싸는 동시에, 상기 제2반도체 영역 제2부를 평면적으로 둘레방향으로 둘러싸고, 상기 제2반도체 영역 제1부와 상기 제2반도체 영역 제2부를 거리를 두도록 하여 형성된 것을 특징으로 하는 반도체 장치.
  12. 제 6항에 있어서,
    주표면을 가지는 제2도전형의 반도체 기판을 구비하고,
    상기 제1반도체 영역은 상기 반도체 기판의 주표면에서 소정 깊이에 걸쳐 형성된 것을 특징으로 하는 반도체 장치.
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