JP2018010985A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】深いトレンチに形成された導電体部に所定の電圧を印加する構造を製造する工程を削減する。
【解決手段】素子形成領域ＥＦＲを規定する素子分離領域ＥＩＲには、素子分離部ＤＴＩＷと素子分離部ＤＴＩＮとを含む素子分離部ＤＴＩが形成されている。素子分離部ＤＴＩＮは、素子分離部ＤＴＩＷから素子分離部ＤＴＩＷが延在する方向と交差する方向に配置されている。素子分離部ＤＴＩは、トレンチＴＲＣ内に形成されたサイドウォール酸化膜ＳＷ、チタン膜ＴＦ、チタンナイトライド膜ＴＮＦおよびタングステン膜ＷＦを含む。タングステン膜ＷＦは、素子分離部ＤＴＩＷではトレンチＴＲＣＷの底面を覆い、素子分離部ＤＴＩＮでは、トレンチＴＲＣＮの開口端を塞ぐように形成されている。プラグＰＧ１は、素子分離部ＤＴＩＮのタングステン膜ＷＦに接触するように形成されている。
【選択図】図２

Description

本発明は、半導体装置およびその製造方法に関し、たとえば、深い分離構造を備えた半導体装置に好適に利用できるものである。
半導体装置には、半導体基板に形成された半導体素子を電気的に分離する構造として、深いトレンチを適用した素子分離構造がある。この素子分離構造はＤＴＩ（Deep Trench Isolation）と呼ばれている。このＤＴＩを開示した特許文献の一例として、特許文献１がある。
この素子分離構造には、半導体基板を所定の電位に固定するための導体部分が形成された態様の素子分離部がある。このような素子分離部では、深いトレンチの側壁にサイドウォール絶縁膜を介在させて導電体部が形成されている。導電体部は、深いトレンチの底面において半導体基板と接触するように形成されている。その導電体部として、タングステン膜が、深いトレンチ内に形成される。そのタングステン膜に所定の電位を印加するコンタクト部（プラグ）が形成される。
特開２０１３−２２２８３８号公報
半導体装置では、タングステン膜を深いトレンチの底に堆積させる必要がある。このため、トレンチの幅は広い方が、タングステン膜を深いトレンチの底面に成膜させやすくなる。しかしながら、トレンチの幅が広いと、深いトレンチ内に空隙が形成されやすくなり、その後の工程において、空隙が露出することがある。このため、露出した空隙を避けてコンタクト部を形成するために、深いトレンチに埋め込まれたタングステン膜に電気的に接続される引き出し電極を付加的に形成する必要があった。
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
一実施の形態に係る半導体装置は、半導体基板と素子分離部と素子形成領域と絶縁膜とコンタクト部とを有する。素子分離部は、半導体基板に形成されている。素子形成領域は、素子分離部によって規定されている。絶縁膜は、素子形成領域を覆うように形成されている。コンタクト部は、絶縁膜を貫通して素子分離部に接触するように形成されている。素子分離部は、第１素子分離部と第２素子分離部とを備えている。第１素子分離部は、半導体基板の表面から第１深さに達し、第１幅を有する。第２素子分離部は、半導体基板の表面から第１深さに達し、第１幅よりも狭い第２幅を有する。第１素子分離部は、第１素子分離部の下端において半導体基板と電気的に接続された第１導電体部を備えている。第２素子分離部は、第１導電体部に接触する第２導電体部を備えている。コンタクト部は第２導電体部に接触している。
他の実施の形態に係る半導体装置の製造方法は、以下の工程を備えている。半導体基板の表面から第１深さに達する、第１幅を有する第１トレンチを形成するとともに、第１幅よりも狭い第２幅を有する第２トレンチを形成する。第１トレンチおよび第２トレンチのそれぞれの側壁面を覆い、第１トレンチおよび第２トレンチのそれぞれの底面に位置する半導体基板の部分を露出する側壁絶縁膜を形成する。第１トレンチ内と第２トレンチ内に、側壁絶縁膜を介在させて導電性膜を形成する。導電性膜にエッチバック処理を行い、第１トレンチ内および第２トレンチ内にそれぞれ位置する導電性膜の部分を残して、半導体基板の上面上に位置する導電性膜の部分を除去することにより、第１トレンチ内に、側壁絶縁膜を介在させて第１導電体部を形成するとともに、第２トレンチ内に、側壁絶縁膜を介在させて第２導電体部を形成する。第１導電体部および第２導電体部を覆うように絶縁膜を形成する。絶縁膜に、第２導電体部を露出するコンタクトホールを形成する。コンタクトホール内に、第２導電体部に接触するコンタクト部を形成する。
一実施の形態に係る半導体装置によれば、引き出し電極を付加的に形成する必要がなくなる。
他の実施の形態に係る半導体装置の製造方法によれば、引き出し電極を付加的に形成する工程を省くことができる。
実施の形態１に係る半導体装置の一平面図である。 同実施の形態において、図１に示す断面線ＩＩ−ＩＩにおける断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図３に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図９に示す工程の後に行われる工程を示す平面図である。 同実施の形態において、図１０に示す断面線ＸＩ−ＸＩにおける断面図である。 同実施の形態において、図１０および図１１に示す工程の後に行われる工程を示す平面図である。 同実施の形態において、図１２に示す断面線ＸＩＩＩ−ＸＩＩＩにおける断面図である。 同実施の形態において、図１２および図１３に示す工程の後に行われる工程を示す断面図である。 比較例に係る半導体装置の製造方法の一工程を示す断面図である。 図１５に示す工程の後に行われる工程を示す断面図である。 図１６に示す工程の後に行われる工程を示す断面図である。 図１７に示す工程の後に行われる工程を示す断面図である。 図１８に示す工程の後に行われる工程を示す断面図である。 図１９に示す工程の後に行われる工程を示す断面図である。 図２０に示す工程の後に行われる工程を示す断面図である。 図２１に示す工程における平面図である。 図２１および図２２に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、半導体装置の平面パターンのバリエーションを示す平面図である。 実施の形態２に係る半導体装置の平面パターンを示す平面図である。 同実施の形態において、図２５に示す断面線ＸＸＶＩ−ＸＸＶＩにおける断面図である。
実施の形態１
実施の形態１に係る半導体装置について説明する。図１および図２に示すように、半導体基板ＳＵＢには、素子分離領域ＥＩＲによって、素子形成領域ＥＦＲが規定されている。素子形成領域ＥＦＲには、半導体素子の一例として、たとえば、バイポーラトランジスタＢＴＲが形成されている。バイポーラトランジスタＢＴＲは、エミッタ層ＥＲ、コレクタ層ＣＲおよびベース層ＢＲを含む。
半導体基板ＳＵＢは、Ｐ型のシリコン基板ＢＳＢとＮ型エピタキシャル層ＮＥＬを含む。Ｎ型エピタキシャル層ＮＥＬは、シリコン基板ＢＳＢの表面に接するように形成されている。シリコン基板ＢＳＢとＮ型エピタキシャル層ＮＥＬとの間には、Ｎ型の埋め込み層ＥＭＲが形成されている。エミッタ層ＥＲ、コレクタ層ＣＲおよびベース層ＢＲは、Ｎ型エピタキシャル層ＮＥＬに形成されている。
素子分離領域ＥＩＲには、素子分離部ＤＴＩが形成されている。素子分離部ＤＴＩは、素子分離部ＤＴＩＷと素子分離部ＤＴＩＮとを含む。素子分離部ＤＴＩＷは、シリコン酸化膜ＨＭＦを貫通して、半導体基板ＳＵＢの表面から所定の深さに達するトレンチＴＲＣＷ内に形成されている。素子分離部ＤＴＩＮは、シリコン酸化膜ＨＭＦを貫通して、半導体基板ＳＵＢの表面から深さ約１５μｍ程度に達するトレンチＴＲＣＮ内に形成されている。
トレンチＴＲＣＷは、幅ＷＷを有する。トレンチＴＲＣＮは、幅ＷＮを有する。幅ＷＷは、幅ＷＮよりも広く設定されている。幅ＷＷは、たとえば、２μｍ程度される。幅ＷＮは、たとえば、０．８〜１．５μｍ程度とされる。トレンチＴＲＣの幅に対するトレンチＴＲＣの深さをアスペクト比とする。トレンチＴＲＣＷでは、アスペクト比は７．５程度であり、トレンチＴＲＣＮでは、アスペクト比は１０〜１８．７５程度になる。トレンチＴＲＣのアスペクト比としては、７．５以上になる。すなわち、トレンチＴＲＣ内に形成された素子分離部ＤＴＩのアスペクト比は、７．５以上になる。
素子分離部ＤＴＩＷは、素子形成領域ＥＦＲを取り囲むように配置されている。素子分離部ＤＴＩＮは、素子分離部ＤＴＩＷから素子分離部ＤＴＩＷが延在する方向と交差する方向に配置されている。
素子分離部ＤＴＩＷは、サイドウォール酸化膜ＳＷ、チタン膜ＴＦ、チタンナイトライド膜ＴＮＦおよびタングステン膜ＷＦを含む。サイドウォール酸化膜ＳＷは、トレンチＴＲＣＷの側壁を覆うように形成されている。チタン膜ＴＦ、チタンナイトライド膜ＴＮＦおよびタングステン膜ＷＦは、サイドウォール酸化膜ＳＷおよびトレンチＴＲＣＷの底面に接するように形成されている。幅ＷＷが広いトレンチＴＲＣＷ内では、タングステン膜ＷＦが形成された状態で空隙ＶＩＤが生じていることがある。
素子分離部ＤＴＩＮは、サイドウォール酸化膜ＳＷ、チタン膜ＴＦ、チタンナイトライド膜ＴＮＦおよびタングステン膜ＷＦを含む。幅ＷＮが狭いトレンチＴＲＣＮ内では、タングステン膜ＷＦが形成された状態で、トレンチＴＲＣＷの底面の付近に空隙ＶＩＤが生じていることがあるが、トレンチＴＲＣＮの開口端では、タングステン膜ＷＦは、トレンチＴＲＣＮの開口端を塞ぐように形成されている。
トレンチＴＲＣＷ内に形成されたチタン膜ＴＦ、チタンナイトライド膜ＴＮＦおよびタングステン膜ＷＦと、トレンチＴＲＣＮ内に形成されたチタン膜ＴＦ、チタンナイトライド膜ＴＮＦおよびタングステン膜ＷＦとは、トレンチＴＲＣ内において繋がっており、両者は、電気的に接続されている（図１参照）。
バイポーラトランジスタＢＴＲ、素子分離部ＤＴＩＷ、ＤＴＩＮを覆うように、層間絶縁膜ＩＬＦが形成されている。その層間絶縁膜ＩＬＦを貫通するように、プラグＰＧ１、ＰＧ２、ＰＧ３、ＰＧ４が形成されている。プラグＰＧ１は、素子分離部ＤＴＩＮのタングステン膜ＷＦに接触している。プラグＰＧ２は、ソース層ＳＲに接触している。プラグＰＧ３は、エミッタ層ＥＲに接触している。プラグＰＧ４は、コレクタ層ＣＲに接触している。特に、プラグＰＧ１は、素子分離部ＤＴＩＮに平面視的に重なるように配置されている。
その層間絶縁膜ＩＬＦの上方に、複数の配線層とその複数の配線層間を互いに絶縁する層間絶縁膜を含む多層配線構造ＭＩＬが必要に応じて形成されている。実施の形態１に係る半導体装置は、上記のように構成される。
次に、上述した半導体装置の製造方法の一例について説明する。図３に示すように、まず、半導体基板ＳＵＢを用意する。半導体基板ＳＵＢでは、Ｐ型のシリコン基板ＢＳＢの表面に、Ｎ型エピタキシャル層ＮＥＬが形成されている。シリコン基板ＢＳＢとＮ型エピタキシャル層ＮＥＬとの間に、Ｐ型の埋め込み層ＥＭＲが形成されている。
次に、素子形成領域ＥＦＲとなる領域にバイポーラトランジスタが形成される。図４に示すように、Ｎ型エピタキシャル層ＮＥＬに所定導電型の不純物を注入することにより、ベース層ＢＲ、エミッタ層ＥＲが形成される。Ｎ型エピタキシャル層ＮＥＬは、コレクタ層ＣＲとなる。こうして、ベース層ＢＲ、エミッタ層ＥＲおよびコレクタ層ＣＲを有するバイポーラトランジスタＢＴＲが形成される。
次に、トレンチ形成するためのハードマスクが形成される。半導体基板ＳＵＢを覆うように、シリコン酸化膜（図示せず）が形成される。次に、所定の写真製版処理およびエッチング処理を行うことにより、図５に示すように、ハードマスクとなるシリコン酸化膜ＨＭＦのパターンが形成される。シリコン酸化膜ＨＭＦには、トレンチが形成される領域に位置する半導体基板ＳＵＢの表面を露出する開口部ＴＲＰが形成されている。
次に、図６に示すように、シリコン酸化膜ＨＭＦをエッチングマスクとして半導体基板ＳＵＢの表面から所定の深さに達するトレンチＴＲＣが形成される。トレンチＴＲＣの深さは、たとえば、約１５μｍ程度とされる。トレンチＴＲＣとして、トレンチＴＲＣＷとトレンチＴＲＣＮとが形成される。トレンチＴＲＣＷの幅ＷＷは、たとえば、約２．０μｍ程度とされる。トレンチＴＲＣＮの幅ＷＮは、たとえば、約０．８〜１．５μｍ程度とされる。
次に、図７に示すように、トレンチＴＲＣの側壁面および底面を覆うように、シリコン酸化膜ＳＷＦが形成される。シリコン酸化膜ＳＷＦの膜厚は、たとえば、約６００ｎｍ程度とされる。次に、図８に示すように、シリコン酸化膜ＳＷＦの全面にエッチング処理を行い、トレンチＴＲＣの側壁面に位置する部分を残して、トレンチＴＲＣの底面に位置する部分等が除去される。こうして、トレンチＴＲＣの側壁面を覆うサイドウォール酸化膜ＳＷが形成される。次に、トレンチＴＲＣの底面に、たとえば、ボロン（図示せず）が注入される。
次に、図９に示すように、たとえば、ＣＶＤ（Chemical Vapor Deposition）法またはスパッタ法により、チタン膜ＴＦが形成され、そのチタン膜ＴＦを覆うように、チタンナイトライド膜ＴＮＦが形成される。次に、チタンナイトライド膜ＴＮＦを覆うように、たとえば、ＣＶＤ法により、タングステン膜ＷＦが形成される。タングステン膜ＷＦの膜厚は、たとえば、約７００〜９００ｎｍ程度とされる。
幅ＷＷが広いトレンチＴＲＣＷ内では、タングステン膜ＷＦは、トレンチＴＲＣＷの底面に十分に成膜される。また、トレンチＴＲＣＷ内には、空隙ＶＩＤ生じることがある。幅ＷＮが狭いトレンチＴＲＣＮ内では、タングステン膜ＷＦは、トレンチＴＲＣＮの底面には十分に成膜されないが、トレンチＴＲＣＮの上部では、トレンチＴＲＣＮの開口端を塞ぐように成膜される。
トレンチＴＲＣＷの底面に成膜されたタングステン膜ＷＦの部分と、トレンチＴＲＣＮの開口端を塞ぐように成膜されたタングステン膜ＷＦの部分とは、その間に成膜されたタングステン膜ＷＦの部分によって電気的に接続されることになる。
次に、図１０および図１１に示すように、タングステン膜ＷＦの全面にエッチング処理を行い、トレンチＴＲＣ内に位置するタングステン膜ＷＦ等の部分を残して、シリコン酸化膜ＨＭＦの上面上に位置するタングステン膜ＷＦの部分が除去される。このとき、トレンチＴＲＣＮの開口端では、トレンチＴＲＣＮの開口端を塞ぐように成膜されたタングステン膜ＷＦが残されている。トレンチＴＲＣＷの開口端では、トレンチＴＲＣＷ内に生じた空隙ＶＩＤが露出する場合がある。こうして、トレンチＴＲＣに素子分離部ＤＴＩが形成される。
次に、シリコン酸化膜ＨＭＦを覆うように、たとえば、シリコン酸化膜等の層間絶縁膜ＩＬＦが形成される。次に、所定の写真製版処理およびエッチング処理を行うことにより、図１２および図１３に示すように、コンタクトホールＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４が形成される。コンタクトホールＣＨ１の底には、素子分離部ＤＴＩＮに位置するタングステン膜ＷＦが露出する。コンタクトホールＣＨ２の底には、ベース層ＢＲが露出する。コンタクトホールＣＨ３の底には、エミッタ層ＥＲが露出する。コンタクトホールＣＨ４の底には、コレクタ層ＣＲが露出する。
次に、図１４に示すように、コンタクトホールＣＨ１内にプラグＰＧ１が形成され、コンタクトホールＣＨ２内にプラグＰＧ２が形成される。コンタクトホールＣＨ３内にプラグＰＧ３が形成され、コンタクトホールＣＨ４内にプラグＰＧ４が形成される。その後、多層配線構造ＭＩＬを形成することにより、図１および図２に示す半導体装置の主要部分が完成する。
上述した半導体装置ＳＣＤでは、半導体基板ＳＵＢとの電気的な接続を図るためのプラグＰＧ１が、幅の狭いトレンチＴＲＣＮを塞ぐように形成されたタングステン膜ＷＦに接触するように形成されることで、工程削減を図ることができる。このことについて、比較例に係る半導体装置と比べて説明する。
比較例に係る半導体装置では、実施の形態１に係る半導体装置と同一部材については同一符号を付し、必要である場合を除いてその説明を繰り返さないこととする。図１５に示すように、シリコン酸化膜ＨＭＦをエッチングマスクとして半導体基板ＳＵＢの表面から所定の深さに達するトレンチＴＲＣが形成される。トレンチＴＲＣの深さは、たとえば、約１５μｍ程度とされる。トレンチＴＲＣの幅ＷＷは約２．０μｍ程度とされ、この幅ＷＷを有するトレンチＴＲＣだけ形成される。
次に、トレンチＴＲＣの側壁面を覆うサイドウォール酸化膜ＳＷ（図１６参照）が形成される。次に、サイドウォール酸化膜ＳＷ等を覆うように、チタン膜ＴＦおよびチタンナイトライド膜ＴＮＦ１（図１６参照）が順次形成される。次に、チタンナイトライド膜ＴＮＦ１を覆うように、タングステン膜ＷＦ１（図１６参照）が形成される。タングステン膜ＷＦ１の膜厚は、約７００〜９００ｎｍ程度とされる。
次に、図１６に示すように、タングステン膜ＷＦ１の全面にエッチング処理を行い、トレンチＴＲＣ内に位置するタングステン膜ＷＦ１等の部分を残して、チタンナイトライド膜ＴＮＦ１の上面上に位置するタングステン膜ＷＦ１の部分が除去される。このとき、トレンチＴＲＣＮの開口端では、トレンチＴＲＣＷ内に生じた空隙ＶＩＤが露出する場合がある。
次に、図１７に示すように、チタンナイトライド膜ＴＮＦを覆うように、さらに、タングステン膜ＷＦ２が形成される。そのタングステン膜ＷＦ２を覆うようにチタンナイトライド膜ＴＮＦ２が形成される。
次に、図１８に示すように、チタンナイトライド膜ＴＮＦ２を覆うように、ハードマスクとなるシリコン酸化膜ＳＯＦが形成される。次に、図１９に示すように、所定の写真製版処理およびエッチング処理を行うことにより、ハードマスクとなるシリコン酸化膜ＳＯＦがパターニングされる。
次に、図２０に示すように、パターニングされたシリコン酸化膜ＳＯＦをエッチングマスクとして、異方性エッチング処理を行うことにより、チタンナイトライド膜ＴＮＦ２、タングステン膜ＷＦ２、チタンナイトライド膜ＴＮＦ１およびチタン膜ＴＦが順次除去されて、引き出し電極ＥＥＤが形成される。
次に、図２１に示すように、シリコン酸化膜ＨＭＦを覆うように、層間絶縁膜ＩＬＦが形成される。次に、所定の写真製版処理およびエッチング処理を行うことにより、コンタクトホールＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４が形成される。特に、コンタクトホールＣＨ１の底面には、チタンナイトライド膜ＴＮＦ２が露出する。
次に、図２２および図２３に示すように、コンタクトホールＣＨ１内にプラグＰＧ１が形成される。コンタクトホールＣＨ２、ＣＨ３、ＣＨ４内に、それぞれプラグＰＧ２、ＰＧ３、ＰＧ４が形成される。その後、多層配線構造（図示せず）を形成することにより、比較例に係る半導体装置の主要部分が完成する。
比較例に係る半導体装置では、上述したように、タングステン膜ＷＦ１の全面にエッチング処理を行う際に、トレンチＴＲＣＮの開口端では、トレンチＴＲＣＷ内に生じた空隙ＶＩＤが露出する場合がある。このため、トレンチＴＲＣＮの直上にプラグＰＧ１（コンタクトホールＣＨ１）を配置させようとすると、プラグＰＧ１とタングステン膜ＷＦ１との電気的な接続が良好に行われない場合がある。
これを回避するために、比較例に係る半導体装置では、トレンチＴＲＣ内に形成されたタングステン膜ＷＦ１と電気的に接続される、タングステン膜ＷＦ２等からなる引き出し電極ＥＥＤを形成するための付加的な工程が必要になる（図１７、図１８、図１９および図２０に示される工程）。
比較例に対して、実施の形態１に係る半導体装置では、トレンチとして、幅の広いトレンチＴＲＣＷと幅の狭いトレンチＴＲＣＮとが形成される。幅の狭いトレンチＴＲＣＮでは、タングステン膜ＷＦはトレンチＴＲＣＮの開口端を塞ぐように形成される。このため、タングステン膜にエッチバック処理を行った後でも、トレンチＴＲＣＮ内に生じた空隙が露出するのを阻止することができる（図１１参照）。
トレンチＴＲＣＮ内に形成されたタングステン膜ＷＦは、トレンチＴＲＣＷ内に形成されているタングステン膜ＷＦと繋がっている。トレンチＴＲＣＷ内に形成されているタングステン膜ＷＦは、幅の広いトレンチＴＲＣＷの底に確実に形成されており、半導体基板ＳＵＢに電気的に接続されている。
これにより、トレンチＴＲＣＮ内に形成されたタングステン膜ＷＦの直上にプラグＰＧ１を形成することで、付加的な引き出し電極を形成することなく、所定の電位を印加するプラグＰＧ１を半導体基板ＳＵＢに確実に電気的に接続させることができる。
上述した半導体装置では、一つの素子形成領域ＥＦＲを規定する素子分離部ＤＴＩを例に挙げて説明した。半導体装置では、複数の素子形成領域が配置されるため、その素子形成領域に応じて素子分離部ＤＴＩが形成されることになる。そのような素子形成領域ＥＦＲを規定する素子分離部ＤＴＩの平面パターンの一例を、図２４に示す。図２４に示すように、素子形成領域を規定する素子分離部ＤＴＩＷが延在する方向と交差する方向に、プラグ（図示せず）が接続される素子分離部ＤＴＩＮが形成されている。
実施の形態２
ここでは、素子分離部ＤＴＩの平面パターンのバリエーションについて説明する。前述した半導体装置では、幅の広い素子分離部ＤＴＩＷが延在する方向と交差する方向に、幅の狭い素子分離部ＤＴＩＮが形成された平面パターンを例に挙げた。
図２５に示すように、実施の形態２に係る半導体装置では、一方向に延在する幅の広い素子分離部ＤＴＩＷの途中の所定の位置に、幅の狭い素子分離部ＤＴＩＮが配置された素子分離部ＤＴＩが形成されている。図２６に示すように、素子分離部ＤＴＩＷは、シリコン酸化膜ＨＭＦを貫通して、半導体基板ＳＵＢの表面から所定の深さに達するトレンチＴＲＣＷ内に形成されている。
素子分離部ＤＴＩＮは、シリコン酸化膜ＨＭＦを貫通して、半導体基板ＳＵＢの表面から所定の深さに達するトレンチＴＲＣＮ内に形成されている。素子分離部ＤＴＩＷは、サイドウォール酸化膜ＳＷ、チタン膜ＴＦ、チタンナイトライド膜ＴＮＦおよびタングステン膜ＷＦを含む。
素子分離部ＤＴＩＮは、サイドウォール酸化膜ＳＷ、チタン膜ＴＦ、チタンナイトライド膜ＴＮＦおよびタングステン膜ＷＦを含む。幅ＷＮが狭いトレンチＴＲＣＮの開口端では、タングステン膜ＷＦは、トレンチＴＲＣＮの開口端を塞ぐように形成されている。プラグＰＧ１は、トレンチＴＲＣＮの開口端を塞ぐタングステン膜ＷＦに接触するように形成されている。これ以外の構成については、実施の形態１に係る半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
次に、上述した半導体装置の製造方法については、実施の形態１に係る半導体装置とはトレンチＴＲＣのパターンが異なる以外は、実施の形態１において説明した製造方法と同様の製造方法によって形成されることになる。このため、簡単に説明する。
半導体基板ＳＵＢに、バイポーラトランジスタＢＴＲ等の半導体素子が形成された後、図６に示す工程と同様の工程において、トレンチＴＲＣが形成される。幅の狭いトレンチＴＲＮは、一方向に延在する幅の広いトレンチＴＲＣＷにおける所定の位置に形成される（図２５参照）。
次に、図７〜図１２に示す工程と同様の工程を経て、幅の広いトレンチＴＲＣＷ内に、素子分離部ＤＴＩＷが形成され、幅の狭いトレンチＴＲＮ内に、素子分離部ＤＴＩＮが形成される（図２６参照）。このとき、幅ＷＷが広いトレンチＴＲＣＷ内では、タングステン膜ＷＦは、トレンチＴＲＣＷの底面に十分に成膜される。幅ＷＮが狭いトレンチＴＲＣＮ内では、タングステン膜ＷＦは、トレンチＴＲＣＮの開口端を塞ぐように成膜される（図２６参照）。
トレンチＴＲＣＷの底面に成膜されたタングステン膜ＷＦの部分と、トレンチＴＲＣＮの開口端を塞ぐように成膜されたタングステン膜ＷＦの部分とは、その間に成膜されたタングステン膜ＷＦの部分によって電気的に接続されることになる。
次に、図１０および図１１に示す工程と同様の工程を経て、トレンチＴＲＣに素子分離部ＤＴＩが形成される。このとき、トレンチＴＲＣＮの開口端では、トレンチＴＲＣＮの開口端を塞ぐように成膜されたタングステン膜ＷＦが残されている。トレンチＴＲＣＷの開口端では、トレンチＴＲＣＷ内に生じた空隙ＶＩＤが露出する場合がある。
次に、図１３および図１４に示す工程と同様の工程を経て、トレンチＴＲＣＮに成膜されたタングステン膜ＷＦに接触するプラグＰＧ１と、バイポーラトランジスタに接触するプラグＰＧ２、ＰＧ３、ＰＧ４が形成される（図２６参照）。その後、多層配線構造が形成されて、図２６に示す半導体装置の主要部分が完成する。
上述した半導体装置では、前述した半導体装置と同様に、幅の狭いトレンチＴＲＣＮでは、タングステン膜ＷＦはトレンチＴＲＣＮの開口端を塞ぐように形成される。このため、タングステン膜にエッチバック処理を行った後でも、トレンチＴＲＣＮ内に生じた空隙が露出するのを阻止することができる。
トレンチＴＲＣＮ内に形成されたタングステン膜ＷＦは、トレンチＴＲＣＷ内に形成されているタングステン膜ＷＦと繋がっている。トレンチＴＲＣＷ内に形成されているタングステン膜ＷＦは、幅の広いトレンチＴＲＣＷの底面に確実に形成されており、半導体基板ＳＵＢに電気的に接続されている。
これにより、トレンチＴＲＣＮ内に形成されたタングステン膜ＷＦの直上にプラグＰＧ１を形成することで、付加的な引き出し電極を形成することなく、所定の電位を印加するプラグＰＧ１を半導体基板ＳＵＢに確実に電気的に接続させることができる。
さらに、上述した半導体装置では、一方向に延在する幅の広い素子分離部ＤＴＩＷの途中の所定の位置に、幅の狭い素子分離部ＤＴＩＮが配置された素子分離部ＤＴＩが形成されている。これにより、実施の形態１に係る半導体装置と比べると、幅の広い素子分離部ＤＴＩＷから、その素子分離部ＤＴＩＷが延在する方向と交差する方向に、幅の狭い素子分離部ＤＴＩＮが素子形成領域に形成されている面積分を、本来の素子形成領域として利用することができる。たとえば、幅の狭い素子分離部ＤＴＩＮが素子形成領域に形成されていることに起因する素子形成領域のパターンの制約を解消することができる。
なお、各実施の形態において挙げた、トレンチＴＲＣＷ、ＴＲＣＮの幅の値、サイドウォール酸化膜ＳＷの膜厚の値、タングステン膜ＷＦの膜厚の値は、一例であって、これらの値に限られるものではない。
幅の広いトレンチＴＲＣＷの底面にタングステン膜を確実に成膜するとともに、幅の狭いトレンチＴＲＣＮの開口端を確実に塞ぐようにタングステン膜ＷＦを成膜するには、以下の条件が求められる。幅の広いトレンチＴＲＣＷの幅を幅ＷＷ、幅の狭いトレンチＴＲＣＮの幅を幅ＷＮ、タングステン膜の膜厚をＴとすると、膜厚Ｔと幅ＷＮとの関係は、幅ＷＮ／２≦膜厚Ｔ≦幅ＷＮであることが好ましい。また、膜厚Ｔと幅ＷＷとの関係は、膜厚Ｔ≦幅ＷＷ／２であることが好ましい。
各実施の形態において説明した半導体装置ＳＣＤについては、必要に応じて種々組み合わせることが可能である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＳＣＤ 半導体装置、ＳＵＢ 半導体基板、ＢＳＢ シリコン基板、ＥＭＲ 埋め込み層、ＮＥＬ Ｎ型エピタキシャル層、ＥＦＲ 素子形成領域、ＥＩＲ 素子分離領域、ＤＴＩ 素子分離部、ＤＴＩＷ 素子分離部、ＤＴＩＮ 素子分離部、ＣＪＲ コンタクト接続領域、ＳＥ 半導体素子、ＢＴＲ バイポーラトランジスタ、ＢＲ ベース層、ＥＲ エミッタ層、ＣＲ コレクタ層、ＴＲＣ トレンチ、ＴＲＣＷ 第１トレンチ、ＴＲＣＮ 第２トレンチ、ＨＭＦ シリコン酸化膜、ＴＲＰ 開口部、ＳＷＦ シリコン酸化膜、ＳＷ サイドウォール酸化膜、ＴＦ チタン膜、ＴＮＦ チタンナイトライド膜、ＷＦ タングステン膜、ＥＥＤ 引き出し電極、ＩＬＦ 層間絶縁膜、ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４ コンタクトホール、ＰＧ１、ＰＧ２、ＰＧ３、ＰＧ４ プラグ、ＭＩＬ 多層配線構造、ＶＩＤ 空隙、ＷＷ、ＷＮ 幅。

Claims (11)

  1. 半導体基板と、
    前記半導体基板に形成された素子分離部と、
    前記素子分離部によって規定された素子形成領域と、
    前記素子形成領域を覆うように形成された絶縁膜と、
    前記絶縁膜を貫通して前記素子分離部に接触するように形成されたコンタクト部と
    を有し、
    前記素子分離部は、
    前記半導体基板の表面から第１深さに達し、第１幅を有する第１素子分離部と、
    前記半導体基板の前記表面から前記第１深さに達し、前記第１幅よりも狭い第２幅を有する第２素子分離部と
    を備え、
    前記第１素子分離部は、前記第１素子分離部の下端において前記半導体基板と電気的に接続された第１導電体部を備え、
    前記第２素子分離部は、前記第１導電体部に接触する第２導電体部を備え、
    前記コンタクト部は前記第２導電体部に接触している、半導体装置。
  2. 前記素子分離部では、前記素子分離部の幅に対する前記第１深さの比をアスペクト比とすると、前記アスペクト比は７．５以上である、請求項１記載の半導体装置。
  3. 前記第２導電体部は、前記第２素子分離部の上端に位置する、請求項１記載の半導体装置。
  4. 前記第２導電体部と前記コンタクト部とは、平面視的に重なるように配置された、請求項３記載の半導体装置。
  5. 前記第１素子分離部は、第１方向に延在する部分を含む態様で、前記素子形成領域を取り囲むように形成され、
    前記第２素子分離部は、前記第１方向に延在する前記第１素子分離部の部分から前記第１方向と交差する第２方向に向かって形成された、請求項１記載の半導体装置。
  6. 前記第１素子分離部は、第１方向に延在する部分を含む態様で、前記素子形成領域を取り囲むように形成され、
    前記第２素子分離部は、前記第１方向に延在する前記第１素子分離部における所定の位置に前記第１方向に沿って形成された、請求項１記載の半導体装置。
  7. 半導体基板の表面から第１深さに達する、第１幅を有する第１トレンチおよび前記第１幅よりも狭い第２幅を有する第２トレンチを含むトレンチを形成する工程と、
    前記第１トレンチおよび前記第２トレンチのそれぞれの側壁面を覆い、前記第１トレンチおよび前記第２トレンチのそれぞれの底面に位置する前記半導体基板の部分を露出する側壁絶縁膜を形成する工程と、
    前記第１トレンチ内と前記第２トレンチ内に、前記側壁絶縁膜を介在させて導電性膜を形成する工程と、
    前記導電性膜にエッチバック処理を行い、前記第１トレンチ内および前記第２トレンチ内にそれぞれ位置する前記導電性膜の部分を残して、前記半導体基板の上面上に位置する前記導電性膜の部分を除去することにより、前記第１トレンチ内に、前記側壁絶縁膜を介在させて第１導電体部を形成するとともに、前記第２トレンチ内に、前記側壁絶縁膜を介在させて第２導電体部を形成する工程と、
    前記第１導電体部および前記第２導電体部を覆うように絶縁膜を形成する工程と、
    前記絶縁膜に、前記第２導電体部を露出するコンタクトホールを形成する工程と、
    前記コンタクトホール内に、前記第２導電体部に接触するコンタクト部を形成する工程と
    を備えた、半導体装置の製造方法。
  8. 前記導電性膜を形成する工程では、前記導電性膜の膜厚を膜厚Ｔとし、前記第１トレンチの前記第１幅を幅ＷＷとし、前記第２トレンチの前記第２幅を幅ＷＮとすると、
    前記膜厚Ｔおよび前記幅ＷＮの関係は、前記幅ＷＮ／２≦前記膜厚Ｔ≦前記幅ＷＮであり、
    前記膜厚Ｔおよび前記幅ＷＷの関係は、前記膜厚Ｔ≦前記幅ＷＷ／２である、請求項７記載の半導体装置の製造方法。
  9. 前記トレンチを形成する工程では、前記トレンチの幅に対する前記第１深さの比をアスペクト比とすると、前記アスペクト比は７．５以上に設定された、請求項７記載の半導体装置の製造方法。
  10. 前記第１トレンチおよび前記第２トレンチを形成する工程では、
    前記第１トレンチは、第１方向に延在する部分を含む態様で、素子形成領域を取り囲むように形成され、
    前記第２トレンチは、前記第１方向に延在する前記第１トレンチの部分から前記第１方向と交差する第２方向に向かって形成される、請求項７記載の半導体装置の製造方法。
  11. 前記第１トレンチおよび前記第２トレンチを形成する工程では、
    前記第１トレンチは、第１方向に延在する部分を含む態様で、素子形成領域を取り囲むように形成され、
    前記第２トレンチは、前記第１方向に延在する前記第１トレンチの部分における所定の位置に前記第１方向に沿って形成される、請求項７記載の半導体装置の製造方法。
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