KR100621884B1 - 보이드를 갖는 트렌치 구조 및 이를 포함하는 인덕터 - Google Patents

보이드를 갖는 트렌치 구조 및 이를 포함하는 인덕터 Download PDF

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Abstract

보이드를 갖는 트렌치 구조 및 이를 포함하는 인덕터가 개시된다. 반도체 기판에 각기 제1 폭 및 제1 깊이를 갖는 복수 개의 제1 트렌치들을 형성한 후, 제1 트렌치들 내에 각기 절연막 패턴들을 매립하여 제1 트렌치들 내에 각기 보이드들을 형성한다. 제1 트렌치들 상에 각기 제1 폭보다 넓은 제2 폭 및 제1 깊이보다 얕은 제2 깊이를 갖는 복수 개의 제2 트렌치들을 형성한 후, 제2 트렌치들을 절연막 패턴들로 매립한다. 제1 및 제2 트렌치들을 포함하는 반도체 기판 상에 적어도 하나의 층간 절연막을 형성한 후, 층간 절연막 중 아래에 상기 제2 트렌치들이 위치하는 부분에 금속 라인을 형성한다. SEG 공정를 이용하여 반도체 기판에 약 8㎛ 이상의 깊이를 가지면서 그 내부에 넓은 보이드가 형성된 디프 트렌치를 마련할 수 있으며, 넓은 보이드를 갖는 디프 트렌치들과 쉘로우 트렌치들을 반도체 기판에 형성한 후, 그 상부에 인덕터를 구현함으로써, 인덕터의 품질 계수, 특히 고주파 대역에서 인덕터의 품질 계수를 크게 향상시킬 수 있다.

Description

보이드를 갖는 트렌치 구조 및 이를 포함하는 인덕터{Trench structure having a void therein and Inductor including the trench structure}
도 1a 내지 도 1e는 종래의 인덕터의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2m은 본 발명의 일 실시예에 따른 넓은 보이드를 갖는 트렌치 구조를 형성하는 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 다른 실시예에 따른 넓은 보이드를 갖는 트렌치 구조를 구비하는 인덕터의 제조 방법을 설명하기 위한 단면도이다.
도 4a 내지 도 4c는 트렌치의 구조에 따른 인덕터의 특성을 나타내는 그래프들이다.
도 5는 트렌치의 구조에 따른 인덕터들의 품질 계수를 나타내는 그래프이다.
〈도면의 주요부분에 대한 부호의 설명〉
100：반도체 기판 105：패드 산화막
110：제1 질화막 115：제1 산화막
120：제1 포토레지스트 패턴 125：패드 산화막 패턴
130：제1 질화막 패턴 135：제1 산화막 패턴
140：디프 트렌치 145：제2 산화막 패턴
150：채널 스톱 영역 155：제2 질화막
160：제2 질화막 패턴 165：에피택셜 실리콘막
170：제3 산화막 175：보이드
180：제3 산화막 패턴 185：반사 방지막
190：제2 포토레지스트 패턴 200：쉘로우 트렌치
205：제4 산화막 패턴 210：제3 질화막
215：제5 산화막 220：제6 산화막
225：제7 산화막 235：제3 질화막 패턴
240：제4 산화막 패턴 245：제6 산화막 패턴
250：콘택 영역 255：제1 층간 절연막
260：콘택 265：도전성 패턴
270：제2 층간 절연막 275：도전성 라인
본 발명은 보이드를 갖는 트렌치 구조 및 이를 포함하는 인덕터에 관한 것으로서, 보다 상세하게는 SEG(Selective Epitaxial Growth) 공정을 이용하여 넓은 보이드를 갖는 디프 트렌치(deep trench)를 포함하는 트렌치 구조 및 이러한 트렌치 구조를 포함하는 인덕터에 관한 것이다.
일반적으로 고주파(RF) 수동 반도체 소자 가운데 가장 커다란 면적을 차지하 면서 VCO 특성 등 고주파 설계에 중요한 성능을 좌우하는 소자가 인덕터(inductor)이다. 인덕터는 주파수에 비례하여 임피던스가 높아지는 특성을 갖기 때문에 해당 주파수 대역에 있는 노이즈(noise)를 제거하거나, 캐패시터(capacitor)와 함께 공진 회로를 구성하여 특정 주파수 대역의 신호를 증폭하는 부품으로 저항, 캐패시터와 함께 전기·전자 회로의 중요한 구성 요소를 이루는 수동 소자이다. 현재, 전기· 전자 기기의 소형화, 경량화 및 고기능화에 따라 인덕터도 소형화, 경량화, 높은 동작 주파수(self resonant frequency), 높은 인덕턴스(inductance) 및 높은 품질계수(Q-factor)를 가질 것이 요구되고 있다.
인덕터의 중요한 특성으로는 인덕턴스(L)와 품질 계수(Q-factor)를 들 수 있다. 따라서, 인덕터를 구성하는 금속 라인의 저항을 감소시키기 위한 연구와 기판 손실(substrate loss)을 개선시키기 위한 연구가 진행되고 있다.
이러한 종래의 인덕터를 제조하는 방법은 미국특허 제6,593,200호 및 대한민국 공개특허 제2003-46919호 등에 개시되어 있다.
도 1a 내지 도 1e는 전술한 미국 특허에 개시된 인덕터의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 1a를 참조하면, 이온 주입 영역(5)이 형성된 실리콘 기판(1)의 전면에 에피택셜(epitaxial) 실리콘층(10)을 형성한 다음, 에피택셜 실리콘층(10) 중 아래에 이온 주입영역(5)이 위치하는 부분 상에 연마 저지막(15)을 형성한다. 이 경우, 그 상부에 연마 저지막(15)이 형성되지 않은 부분의 에피택셜 실리콘층(10)에는 쉘로우 트렌치(shallow trench)(20)가 형성된다. 따라서, 쉘로우 트렌치(20)와 이온 주 입 영역(5)은 서로 오버랩되지 않는다.
도 1b를 참조하면, 쉘로우 트렌치(20)가 형성된 에피택셜 실리콘층(10) 및 연마 저지막(15) 상에 포토레지스트 패턴(25)을 형성한다. 여기서, 포토레지스트 패턴(25)은 셀로우 트렌치(20)가 형성된 부분의 에피택셜 실리콘층(10)을 노출시키는 제1 개구(30)를 포함한다.
이어서, 제1 개구(30)를 통해 노출되는 에피택셜 실리콘층(10)을 식각하여 에피택셜 실리콘층(10)에 아래의 실리콘 기판(1)을 노출시키는 제2 개구(35)를 형성한다.
도 1c를 참조하면, 포토레지스트 패턴(25)을 제거한 다음, 노출된 실리콘 기판(1), 에피택셜 실리콘층(10) 및 연마 저지막(15) 상에 실리콘 산화막(40)을 형성한다. 이 때, 실리콘 산화막(40)은 에피택셜 실리콘층(10)에 형성된 제2 개구(35)를 채우도록 형성된다.
도 1d를 참조하면, 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정으로 연마 저지막(15)이 노출될 때까지 실리콘 산화막(40)을 연마하여 평탄화된 실리콘 산화막(45)을 형성한다. 이 경우, 이온 주입 영역(5) 상에 위치하는 에피택셜 실리콘층(5)은 연마 저지막(15)에 의해 보호된다.
도 1e를 참조하면, 연마 저지막(15)을 제거하여 아래의 에피택셜 실리콘층(10)을 노출시킨 후, 노출된 에피택셜 실리콘층(10) 및 평탄화된 실리콘 산화막(45) 상에 층간 절연막(50)을 형성한다.
계속하여, 층간 절연막(50) 가운데 아래에 평탄화된 실리콘 산화막(45)이 위 치하는 부분 상에 금속으로 구성된 인덕터(55)를 형성한다. 여기서, 인덕터(55)는 제2 개구(35)를 통하여 노출되는 실리콘 기판(1)의 직상부에 형성되기 때문에, 에피택셜 실리콘층(10)과는 오버랩되지 않는다.
그러나, 상술한 종래의 인덕터의 제조 방법에 있어서, 보이드를 갖지 않은 트렌치가 형성된 반도체 기판 상에 인덕터가 형성되기 때문에, 기판 손실로 인하여 인덕터의 품질 계수가 저하되는 문제점이 있다. 즉, 종래의 인덕터는 반도체 기판에 내부에 보이드가 형성되지 않은 쉘로우 트렌치를 갖는 반도체 기판 상에 인덕터를 형성함으로써, 특히 고주파 영역에서 기판 손실을 효과적으로 차단하기 어려운 문제점이 있다. 이로 인하여, 결국 고주파 영역에서 인덕터의 품질 계수가 저하되는 단점을 야기하게 된다.
본 발명의 제1 목적은 넓은 보이드가 형성된 디프 트렌치를 구비하는 트렌치 구조를 제공하는 것이다.
본 발명의 제2 목적은 SEG 공정을 이용하여 넓은 보이드를 갖는 디프 트렌치를 구비하는 트렌치 구조를 형성하는 방법을 제공하는 것이다.
본 발명의 제3 목적은 넓은 보이드가 형성된 디프 트렌치를 갖는 트렌치 구조를 포함하여 향상된 품질 계수를 갖는 인덕터를 제공하는 것이다.
본 발명의 제4 목적은 SEG 공정을 이용하여 넓은 보이드가 형성된 디프 트렌치를 갖는 트렌치 구조를 포함하여 향상된 품질 계수를 갖는 인덕터의 제조 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 트렌치 구조는, 보이드를 둘러싸는 기판에 형성된 적어도 하나의 제1 절연막 패턴으로 매립되며, 제1 폭 및 제1 깊이를 갖는 디프 트렌치, 그리고 상기 디프 트렌치 상에 형성되며, 적어도 하나의 제2 절연막 패턴으로 매립되며, 제2 폭 및 제2 깊이를 갖는 쉘로우 트렌치를 포함한다. 여기서, 상기 트렌치의 제1 폭과 상기 보이드의 폭 사이의 비는 약 1.0：0.6∼0.9 정도가 된다. 또한, 상기 디프 트렌치의 제1 폭과 제1 깊이 사이의 비는 약 1：4 이상이 되며, 상기 쉘로우 트렌치의 제2 폭과 제2 깊이 사이의 비는 약 1.0：0.1∼0.3 정도가 된다. 이때, 상기 디프 트렌치의 제1 폭과 상기 쉘로우 트렌치의 제2 폭 사이의 비는 약 1.0：1.0∼1.5 정도이며, 상기 디프 트렌치의 제1 깊이와 상기 쉘로우 트렌치의 제2 깊이 사이의 비는 약 1.0：0.04∼0.07 정도가 된다.
전술한 본 발명의 제2 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 트렌치 구조의 형성 방법에 의하면, 기판에 제1 폭 및 제1 깊이를 갖는 디프 트렌치를 형성한 후, 상기 디프 트렌치에 절연막 패턴을 매립하여 상기 디프 트렌치 내에 보이드를 형성한다. 이어서, 상기 디프 트렌치 상에 상기 제1 폭보다 넓은 제2 폭 및 상기 제1 깊이보다 얕은 제2 깊이를 갖는 쉘로우 트렌치를 형성한 다음, 상기 쉘로우 트렌치를 절연막 패턴으로 매립한다. 여기서, 상기 디프 트렌치는, 상기 기판 상에 패드 산화막 패턴을 형성하고, 상기 패드 산화막 패턴 상에 제1 질화막 패턴을 형성한 후, 상기 제1 질화막 패턴 상에 제1 산화막 패턴을 형성하고, 상기 제1 산화막 패턴, 제1 질화막 패턴 및 패드 산화막 패턴을 마스크로 이용하여 상기 기판을 부분적으로 식각하여 형성된다. 또한, 상기 디프 트렌치의 측벽에 제2 산화막 패턴을 형성하고, 상기 제2 산화막 패턴 상에 제2 질화막 패턴을 형성하여 상기 디프 트렌치 내에 개구를 형성한 다음, 상기 제2 질화막 패턴 상에 제3 산화막 패턴을 형성하여 상기 개구를 폐쇄하면서 상기 보이드가 형성된다. 보다 상세하게는, 상기 제2 산화막 패턴 및 상기 제1 질화막 패턴 상에 제2 질화막을 형성하고, 상기 제2 질화막을 과식각하여 상기 디프 트렌치의 상면으로부터 소정의 깊이에 위치하는 상기 제2 질화막 패턴을 형성하여 상기 기판의 일부를 노출시킨 후, 상기 노출된 기판으로부터 에피택셜 실리콘막을 성장시키고, 상기 에피택셜 실리콘막 및 상기 제2 질화막 패턴 상에 제3 산화막을 형성한다. 이어서, 상기 제3 산화막을 식각하여 상기 개구를 폐쇄하는 상기 제3 산화막 패턴을 형성하여 상기 보이드를 형성한다. 또한, 상기 쉘로우 트렌치는, 상기 제2 포토레지스트 패턴을 마스크로 이용하여 상기 제1 질화막 패턴의 일부, 상기 제3 산화막 패턴의 일부, 상기 패드 산화막 패턴의 일부, 상기 에피택셜 실리콘막 및 상기 기판의 상부를 식각하여 형성된다. 더욱이, 상기 쉘로우 트렌치의 측벽에 제4 산화막 패턴을 형성하고, 상기 제4 산화막 패턴 및 상기 제3 산화막 패턴 상에 제3 질화막 패턴을 형성한 다음, 상기 제3 질화막 패턴 상에 제5 산화막 패턴을 형성하고, 상기 제5 산화막 패턴 상에 쉘로우 트렌치를 매립하는 제6 산화막 패턴을 형성함으로써 상기 쉘로우 트렌치가 상기 절연막 패턴에 의해 매립된다.
전술한 본 발명의 제3 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 인덕터는, i) 보이드를 한정하는 절연막 패턴으로 매립되며, 제1 폭 및 제1 깊이를 갖는 제1 트렌치 및 ii) 상기 제1 트렌치 상에 형성되고, 절연막 패턴으로 매립되며, 상기 제1 폭 보다 넓은 제2 폭 및 상기 제1 깊이 보다 얕은 제2 깊이를 갖는 제2 트렌치를 포함하는 복수 개의 트렌치 구조들이 형성된 반도체 기판, 상기 트렌치 구조들을 포함하는 반도체 기판 상에 형성된 적어도 하나의 층간 절연막, 그리고 상기 층간 절연막 중 아래에 상기 트렌치 구조물들이 위치하는 부분 상에 형성된 금속 라인을 포함한다. 이 때, 상기 콘택 영역에 가장 인접하는 트렌치 구조물은 상기 금속 라인으로부터 상기 제1 트렌치의 제1 깊이보다 약 3∼9배 정도 큰 거리로 이격된다.
상술한 본 발명의 제4 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 인덕터의 제조 방법에 의하면, 반도체 기판에 각기 제1 폭 및 제1 깊이를 갖는 복수 개의 제1 트렌치들을 형성하고, 상기 제1 트렌치들 내에 각기 절연막 패턴들을 매립하여 상기 제1 트렌치들 내에 각기 보이드들을 형성한 다음, 상기 제1 트렌치들 상에 각기 상기 제1 폭보다 넓은 제2 폭 및 상기 제1 깊이보다 얕은 제2 깊이를 갖는 복수 개의 제2 트렌치들을 형성한다. 이어서, 상기 제2 트렌치들을 절연막 패턴들로 매립한 후, 상기 제1 및 제2 트렌치들을 포함하는 상기 반도체 기판 상에 적어도 하나의 층간 절연막을 형성한다. 다음에, 상기 층간 절연막 중 아래에 상기 제2 트렌치들이 위치하는 부분에 금속 라인을 형성한다.
본 발명에 따르면, 본 발명에 따르면, SEG 공정를 이용하여 반도체 기판에 약 8㎛ 이상의 깊이를 가지면서 그 내부에 넓은 보이드가 형성된 디프 트렌치를 마련할 수 있다. 이러한 넓은 보이드를 갖는 디프 트렌치들과 쉘로우 트렌치들을 반 도체 기판에 복수 개 형성한 후, 그 상부에 인덕터를 구현함으로써, 인덕터의 품질 계수, 특히 고주파 대역에서 인덕터의 품질 계수를 현저하게 향상시킬 수 있다. 또한, 각기 보이드가 형성된 복수 개의 트렌치들과 인덕터 사이의 간격을 적절하게 조절하여 인덕터의 품질 계수를 극대화시킬 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 넓은 보이드를 포함하는 트렌치 구조 및 이러한 트렌치 구조를 구비하는 인덕터에 대하여 상세하게 설명하지만, 본 발명이 하기 실시예들에 의해 제한되거나 한정되는 것은 아니다.
도 2a 내지 도 2m은 본 발명의 일 실시예에 따라 반도체 기판에 넓은 보이드를 갖는 트렌치 구조를 형성하는 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 2a를 참조하면. 반도체 기판(100) 상에 약 50Å 내지 약 150Å 정도의 얇은 두께를 갖는 패드 산화막(105)을 형성한다. 예를 들면, 반도체 기판(100)으로는 P형 실리콘 기판을 사용하며, 패드 산화막(105)은 열산화(thermal oxidation) 공정, LOCOS(local oxidation of silicon) 공정 또는 화학 기상 증착(CVD) 공정을 이용하여 형성된다. 바람직하게는, 패드 산화막(105)은 열산화 공정을 이용하여 기판(100)의 상면으로부터 약 110Å 정도의 얇은 두께를 갖도록 형성된다.
이어서, 패드 산화막(105) 상에 약 800Å 내지 약 1,200Å 정도의 두께를 갖는 제1 질화막(110)을 형성한다. 여기서, 제1 질화막(110)은 실리콘 질화물(SiN)로 이루어지며, 예를 들면, 패드 산화막(105)의 상면을 기준으로 약 1,000Å 정도의 두께로 형성된다.
계속하여, 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD)공정, 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정 등을 이용하여 제1 질화막(110) 상에 약 3,500Å 내지 약 4,500Å 정도의 두께를 갖는 제1 산화막(115)을 형성한다. 예를 들면, 제1 산화막(115)은 플라즈마 증대 화학 기상 증착 공정으로 제1 질화막(110)의 상면으로부터 약 4,000Å 정도의 두께로 형성된다. 따라서, 패드 산화막(105)의 두께, 제1 질화막(110)의 두께 및 제1 산화막(115)의 두께 사이의 비는 약 1：5∼25：23∼90 정도가 된다.
도 2b를 참조하면, 제1 산화막(115) 상에 제1 포토레지스트막을 도포한 다음, 상기 제1 포토레지스트막을 노광 및 현상하여 제1 포토레지스트 패턴(120)을 형성한다. 이 경우, 제1 포토레지스트 패턴(120)은 반도체 기판(100)에 제1 트렌치인 디프 트렌치(140)(도 2c 참조)가 형성될 영역을 정의한다.
이어서, 제1 포토레지스트 패턴(120)을 식각 마스크로 이용하여 제1 산화막(115), 제1 질화막(110) 및 패드 산화막(105)을 부분적으로 식각함으로써, 기판(100) 상에 패드 산화막 패턴(125), 제1 질화막 패턴(130) 및 제1 산화막 패턴(135)을 순차적으로 형성한다. 이에 따라, 기판(100) 중 디프 트렌치(140)가 형성될 부분이 노출된다. 여기서, 제1 트렌치인 디프 트렌치(140)가 형성될 기판(100)의 일부는 약 1.4 내지 약 1.8㎛ 정도의 폭(W1), 예를 들면, 약 1.6㎛ 정도의 폭(W1)으로 노출된다. 이에 따라, 후속하는 형성되는 디프 트렌치(140)는 약 1.4 내지 약 1.8㎛ 정도의 제1 폭(W1), 예를 들면, 약 1.6㎛ 정도의 제1 폭(W1)을 갖게 된다.
도 2c를 참조하면, 애싱(ashing) 및 스트리핑(stripping) 공정으로 제1 포토레지스트 패턴(120)을 제거한 후, 제1 산화막 패턴(135), 제1 질화막 패턴(130) 및 패드 산화막 패턴(125)을 식각 마스크로 이용하여 노출된 기판(100)을 소정의 깊이로 식각함으로써, 기판(100)에 제1 트렌치인 디프 트렌치(140)를 형성한다. 여기서, 디프 트렌치(140)의 깊이(D)는 기판(100)의 상면으로부터 적어도 약 8㎛ 이상이 된다. 따라서, 디프 트렌치(140)의 제1 폭(W1)에 대한 깊이(D)의 비는 약 1：4 이상이 된다.
본 발명의 다른 실시예에 따르면, 추가적인 공정을 통하여 제1 포토레지스트 패턴(120)을 제거하지 않고, 디프 트렌치(140)를 식각하는 동안 제1 포토레지스트 패턴(120)이 소모되어 사라지게 할 수 있다.
도 2d를 참조하면, 제1 산화막 패턴(135)을 건식 식각 공정 또는 습식 식각 공정으로 제거한 다음, 디프 트렌치(140)의 내벽 상에 제2 산화막 패턴(145)을 형성한다. 제2 산화막 패턴(145)은 열산화 공정 또는 화학 기상 증착 공정을 이용하여 형성되며, 약 300Å 내지 약 700Å 정도의 두께를 가진다. 예를 들면, 제2 산화막 패턴(145)은 열산화 공정을 이용하여 디프 트렌치(140)의 내벽 상에 약 500Å 정도의 두께로 형성된다.
계속하여, 이온 주입 공정을 통하여 디프 트렌치(140)의 저면 아래의 반도체 기판(100)에 채널 스톱 영역(150)을 형성한다. 여기서, 채널 스톱 영역(150)은 붕소(B), 갈륨(Ga) 또는 인듐(In) 등과 같은 3족 원소의 불순물을 약 20KeV 내지 약 40KeV 정도의 에너지로 주입하여 약 2.0 ×1013 개/㎠ 내지 약 4.0 ×1013 개/㎠ 정도의 농도로 형성된다. 예를 들면, 채널 스톱 영역(150)은 3족 원소의 불순물을 약 30KeV 정도의 에너지로 주입하여 약 3.0 × 1013 개/㎠ 정도의 불순물 농도를 갖도록 형성된다. 이 때, 반도체 기판(100)에 대하여 상기 불순물이 주입되는 각도는 실질적으로 0°가 된다. 즉, 상기 불순물은 반도체 기판(100)에 대하여 거의 수직하게 주입되어 채널 스톱 영역(150)을 형성한다.
도 2e를 참조하면, 제2 산화막 패턴(145)이 형성된 디프 트렌치(140)의 내벽 및 제1 질화막 패턴(130) 상에 화학 기상 증착 공정을 이용하여 약 0.1 내지 약 0.3㎛ 정도의 두께로 제2 질화막(155)을 형성한다. 예를 들면, 제2 질화막(155)은 실리콘 질화물로 구성되며, 제2 산화막 패턴(145) 및 제1 질화막 패턴(130)의 상면으로부터 약 0.2㎛ 정도의 두께로 형성된다. 디프 트렌치(140)의 내벽 상에 제2 질화막(155)이 형성됨에 따라, 트렌치(140)의 제1 폭(W1)은 제2 질화막(155)의 두께의 2배 만큼 감소하게 된다. 즉, 디프 트렌치(140)의 내벽 양측에 제2 질화막(155)이 형성되기 때문에, 디프 트렌치(140)는 약 1.0㎛ 내지 약 1.6㎛ 정도의 제2 폭(W2), 예를 들면, 약 1.2㎛ 정도의 제2 폭(W2)을 가진다. 본 발명의 일 실시예에 있어서, 이러한 디프 트렌치(140)의 제1 폭(W1)과 제2 폭(W2) 사이의 비는 약 1：0.6∼0.9 정도, 예를 들면, 약 1：0.75 정도가 된다.
도 2f를 참조하면, 제1 질화막 패턴(130) 상에 형성된 제2 질화막(155)을 식각하여 트렌치(140)의 내벽 상에 제2 질화막 패턴(160)을 형성한다. 이 경우, 후속하는 에피택셜 실리콘막(epixatial silicon layer)(165)(도 2g 참조)의 형성을 위하여, 제2 질화막(155)은 반도체 기판(100)의 상면으로부터 약 0.1㎛ 내지 약 0.2㎛ 정도의 깊이(d), 예를 들면, 약 0.15㎛ 정도의 깊이(d)까지 과식각(over etch)된다. 이때, 디프 트렌치(140)의 내벽 상에 형성된 제2 산화막 패턴(145)의 상부도 약 0.15㎛ 정도의 깊이(d)까지 함께 식각되어 디프 트렌치(140)의 내벽을 통하여 기판(100)의 일부가 노출된다. 따라서, 제2 산화막 패턴(145)이 형성된 디프 트렌치(145)의 내벽 상에는 제2 질화막 패턴(160)이 형성되는 동시에 디프 트렌치(140)의 측벽을 통하여 기판(100)의 일부가 노출됨으로써, 노출된 기판(100)으로부터 에피택셜 실리콘막(165)의 성장이 가능해 진다. 바람직하게는, 제2 질화막(155) 및 제2 산화막 패턴(145)의 상부는 에치 백(etch-back) 공정으로 식각되어 디프 트렌치(140)의 내벽 상에 위치하는 제2 산화막 패턴(145) 상에 제2 질화막 패턴(150)이 형성된다.
도 2g를 참조하면, SEG 공정을 이용하여 노출된 반도체 기판(100)으로부터 반도체 기판(100)에 대하여 수평한 방향으로 에피택셜 실리콘막(165)을 성장시킨다. 에피택셜 실리콘막(165)은 약 0.4㎛ 내지 약 0.6㎛ 정도의 폭, 예를 들면, 약 0.5㎛ 정도의 폭으로 성장된다. 디프 트렌치(140)의 내벽으로부터 기판(100)에 대하여 수평한 방향으로 에피택셜 실리콘막(165)이 성장됨에 따라, 디프 트렌치(140)의 상부는 제2 폭(W2) 보다 더 좁은 제3 폭(W3)을 가진다. 에피택셜 실리콘막(165)이 약 0.4∼0.6㎛ 정도의 폭으로 성장되기 때문에, 디프 트렌치(140)의 제2 폭(W2)은 에피택셜 실리콘막(165)의 두께의 2배 만큼 감소하여 디프 트렌치(140)의 상부는 약 0.1㎛ 내지 약 0.3㎛ 정도의 제3 폭(W3), 예를 들면, 약 0.2㎛ 정도의 제3 폭(W3)을 가지게 된다. 이에 따라, 전술한 제1 폭(W1)과 제3 폭(W3) 사이의 비는 약 1：0.05∼0.22 정도, 예를 들면, 약 1：0.13 정도가 된다.
본 발명에 있어서, 상술한 바와 같이, 에피택셜 실리콘막(165)을 형성하여 디프 트렌치(140)의 상부 직경을 감소시키기 때문에 후속하여 디프 트렌치(140) 상에 제3 산화막(170)을 형성할 경우, 제3 산화막(170)이 좁아진 제3 폭(W3)을 갖는 디프 트렌치(140)의 내부를 채우지 못하게 된다. 따라서, 디프 트렌치(140) 내에는 전술한 제2 폭(W2)에 상응하는 넓은 폭을 갖는 보이드(175)(도 2h 참조)가 형성된다.
기판(100)으로부터 에티팩셜 실리콘막(165)이 성장됨에 따라, 디프 트렌치(140)의 상부가 에피택셜 실리콘막(165)에 의해 부분적으로 폐쇄되어 디프 트렌치(140) 내에는 개구(173)가 형성된다. 이 때, 개구(173)의 폭은 전술한 바와 같이 디프 트렌치(140)의 제2 폭(W2)과 실질적으로 동일하다.
도 2h를 참조하면, 에피택셜 실리콘막(165)에 의해 좁아진 제3 폭(W3)을 갖는 디프 트렌치(140)의 내부 및 제1 질화막 패턴(130) 상에 제3 산화막(170)을 형성한다. 제3 산화막(170)은 화학 기상 증착, 플라즈마 증대 화학 기상 증착 또는 고밀도 플라즈마 화학 기상 증착 공정을 이용하여 제1 질화막 패턴(130)의 상면으로부터 약 0.2㎛ 내지 약 0.6㎛ 정도의 두께로 형성한다. 예를 들면, 제3 산화막(170)은 고밀도 플라즈마 화학 기상 증착 방법으로 약 0.4㎛ 정도의 두께를 갖도록 형성한다. 이 때, 트렌치(140)의 상부가 좁아진 제3 폭(W3)을 갖기 때문에, 제3 산화막(170)이 디프 트렌치(140)의 상부 부근에서 어느 정도 이상 디프 트렌치(140)의 내부로 들어가지 못함으로써, 개구(173)의 상부가 부분적으로 폐쇄되어 디프 트렌치(140) 내에 넓은 폭을 갖는 보이드(175)가 형성된다.
도 2i를 참조하면, 화학 기계적 연마(CMP) 공정으로 제1 질화막 패턴(130)이 노출될 때까지 제3 산화막(170)을 제거하여 디프 트렌치(140) 상에 제3 산화막 패턴(180)을 형성한다. 이에 따라, 넓은 폭을 갖는 보이드(175)가 형성된 디프 트렌치(140)가 완성된다. 즉, 디프 트렌치(140) 내에는 넓은 폭을 갖는 보이드(175)가 형성되는 한편, 디프 트렌치(140)는 제2 질화막 패턴(160) 및 제3 산화막 패턴(180)으로 매립된다.
도 2j를 참조하면, 디프 트렌치(140) 상부에 제2 트렌치인 쉘로우 트렌치(shallow trench)(200)(도 2k 참조)를 형성하기 위하여, 제3 산화막 패턴(180) 및 제1 질화막 패턴(130) 상에 반사 방지막(ARL)(185)을 형성한다. 반사 방지막(185)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 사용하여 약 500Å 내지 약 600Å 정도의 두께, 예를 들면, 약 550Å정도의 두께로 형성된다.
반사 방지막(185) 상에 쉘로우 트렌치(200)가 형성될 영역을 정의하는 제2 포토레지스트 패턴(190)을 형성한다. 이 경우, 후속하여 형성되는 쉘로우 트렌치(200)가 약 1.6㎛ 내지 약 2.0㎛ 정도의 폭(W4), 예를 들면, 약 1.8㎛ 정도의 폭(W4)을 갖도록 제2 포토레지스트 패턴(190)을 형성한다. 따라서, 디프 트렌치(140)의 폭(W1)과 쉘로우 트렌치(200)의 폭(W4) 사이의 비는 약 1.0：1.0∼1.5 정도, 예를 들면, 약 1.0：1.2 정도가 된다.
도 2k를 참조하면, 제2 포토레지스트 패턴(190)을 식각 마스크로 이용하여 제1 질화막 패턴(130), 제3 산화막 패턴(180), 패드 산화막 패턴(125), 에피택셜 실리콘막(165) 및 반도체 기판(100)의 상부를 식각하여 디프 트렌치(140) 상부에 제2 트렌치인 쉘로우 트렌치(200)를 형성한다. 여기서, 쉘로우 트렌치(200)는 등방성 식각 공정을 이용하여 반도체 기판(100)의 상면을 기준으로 약 3,000Å 내지 약 5,000Å 정도의 깊이, 예를 들면, 약 4,000Å 정도의 깊이를 갖도록 형성된다. 즉, 디프 트렌치(140)가 적어도 약 8㎛ 이상의 깊이를 갖는 반면 쉘로우 트렌치는 약 3,000∼5,000Å 정도의 깊이를 가지므로, 디프 트렌치(140)의 깊이(D)와 쉘로우 트렌치(200)의 깊이 사이의 비는 약 1.0：0.04∼0.07 정도, 바람직하게는 약 1.0：0.05 정도가 된다. 즉, 쉘로우 트렌치(200)의 깊이는 디프 트렌치(140)의 깊이(D)의 약 4% 내지 약 7% 정도가 된다. 또한, 쉘로우 트렌치(200)의 폭(W4)과 깊이 사이의 비는 약 1.0：0.1∼0.3 정도, 예를 들면, 약 1.0：0.2 정도가 된다.
계속하여, 애싱 및 스트립 공정을 이용하여 제2 포토레지스트 패턴(190)과 반사 방지막(185)을 제거한다.
도 2l을 참조하면, 열산화법을 이용하여 쉘로우 트렌치(200)의 내벽에 제4 산화막 패턴(205)을 형성한다. 제4 산화막 패턴(205)은 쉘로우 트렌치(200)를 통하여 노출되는 기판(100)을 산화시켜 형성되며, 약 90Å 내지 약 130Å 정도의 두께, 바람직하게는 약 110Å 정도의 두께로 형성된다. 이 경우, 디프 트렌치(140)의 상부는 제3 산화막 패턴(180)이 위치하기 때문에 디프 트렌치(140)의 상면에는 제4 산화막 패턴(205)이 형성되지 않는다. 즉, 제4 산화막 패턴(205)은 쉘로우 트렌치(200)의 내벽에만 형성된다.
이어서, 디프 트렌치(140), 제4 산화막 패턴(205) 및 제1 질화막 패턴(130) 상에 제3 질화막(210)과 제5 산화막(215)을 순차적으로 형성한다. 제3 질화막(210)은 실리콘 질화물을 사용하여 제4 산화막 패턴(205)의 상면으로부터 약 50Å 내지 약 90Å 정도의 두께, 예를 들면, 약 70Å 정도의 두께로 형성된다. 또한, 제5 산화막(215)은 중온 산화물(MTO)을 사용하여 제3 질화막(210)의 상면을 기준으로 약 80Å 내지 약 120Å 정도의 두께, 예를 들면, 약 100Å 정도의 두께로 형성된다.
계속하여, 제5 산화막(215) 상에 쉘로우 트렌치(200)를 채우면서 제6 산화막(220) 및 제7 산화막(225)을 차례로 형성한다. 제6 산화막(220)은 고밀도 플라즈마 화각 기상 증착 공정으로 약 5,000Å 내지 약 9,000Å 정도의 두께, 예를 들면, 약 7,000Å 정도의 두께로 형성된다. 제7 산화막(225)은 TEOS로 구성되며, 플라즈마 증대 화학 기상 증착 공정으로 약 2,000Å 내지 약 4,000Å 정도의 두께, 예를 들면, 약 3,000Å 정도의 두께로 형성된다.
다음에, 질소(N2)와 같은 불활성 가스 분위기 하에서 약 1,000℃ 내지 약 1,100℃ 정도의 온도로, 예를 들면, 약 1050℃ 정도의 온도로 약 40분 내지 약 80분 동안, 예를 들면, 약 60분 동안 제6 산화막(220) 어닐링시킨다.
도 2m을 참조하면, 화학 기계적 연마 공정으로 패드 산화막 패턴(125)이 노출될 때까지 제7 산화막(225), 제6 산화막(220)의 일부, 제5 산화막(215)의 일부, 제3 질화막(210)의 일부 및 제1 질화막 패턴(130)을 제거함으로써, 제3 질화막 패턴(235), 제5 산화막 패턴(240) 및 제6 산화막 패턴(245)으로 매립된 쉘로우 트렌치(200)를 완성한다. 이에 따라, 보이드(175)를 갖는 디프 트렌치(140) 상에 쉘로우 트렌치(200)가 위치하는 구조가 완성된다.
이하, 상술한 트렌치 구조를 포함하는 인덕터의 제조 방법에 대하여 설명한다.
도 3은 본 발명의 다른 실시예에 따른 넓은 보이드를 갖는 트렌치 구조를 구비하는 인덕터의 단면도를 도시한 것이다. 도 3에 있어서, 도 2a 내지 도 2m과 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.
본 실시예에 있어서, 반도체 기판(100)에 제1 트렌치인 디프 트렌치(140) 및 제2 트렌치인 쉘로우 트렌치(200)를 형성하기까지의 과정은 상술한 바와 동일하므로 이에 대한 설명은 생략한다. 본 실시예에 따르면 인덕터를 형성하기 위하여, 반 도체 기판(100)에는 각기 내부에 넓은 보이드들(175)이 형성된 복수 개의 디프 트렌치들(140)이 형성되며, 이들 디프 트렌치들(140) 상부에는 각기 복수 개의 쉘로우 트렌치들(200)이 형성된다.
도 3을 참조하면, 이온 주입 공정으로 불순물을 이온 주입하여 반도체 기판(100)에 콘택 영역(250)을 형성한다. 이 때, 콘택 영역(250)은 복수 개의 디프 트렌치들(140) 또는 쉘로우 트렌치들(200)에 인접하는 반도체 기판(100)에 형성된다. 예를 들면, 반도체 기판(100)이 P형 실리콘 기판 일 경우, 콘택 영역(250)은 5족 불순물을 이온 주입하여 P+ 형으로 형성된다.
본 발명의 다른 실시예에 따르면, 콘택 영역(250)은 디프 트렌치들(140)을 형성하기 전이나 디프 트렌치들(140)을 형성하는 공정과 쉘로우 트렌치들(200)을 형성하는 공정 사이에 형성할 수 있다.
이어서, 콘택 영역(250)이 형성된 반도체 기판(100) 상에 제1 층간 절연막(255)을 형성한다. 제1 층간 절연막(255)은 TEOS와 같은 산화물을 사용하여 플라즈마 증대 화학 기상 증착 공정으로 형성한다. 이 경우, 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 제1 층간 절연막(255)의 상면을 평탄화시킬 수 있다.
계속하여, 제1 층간 절연막(255)을 부분적으로 식각하여 콘택 영역(250)을 노출시키는 콘택홀(도시되지 않음)을 형성한 후, 상기 콘택홀을 채우면서 제1 층간 절연막(255) 상에 제1 도전막(도시되지 않음)을 형성한다. 상기 제1 도전막은 금속 이나 도핑된 폴리실리콘 등과 같은 도전체로 이루어진다. 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 통하여 상기 제1 층간 절연막(255)이 노출될 때까지 상기 제1 도전막을 식각하여 상기 콘택홀을 매립하며 콘택 영역(250)에 접촉되는 콘택(260)을 형성한다.
다음에, 콘택(260)이 형성된 제1 층간 절연막(255) 상에 제2 도전막을 형성한 다음, 사진 식각 공정으로 상기 제2 도전막을 패터닝하여 콘택(260)에 접촉되는 도전성 패턴(265)을 형성한다. 패드 또는 도전성 배선으로 기능하는 도전성 패턴(265)은 금속이나 도핑된 폴리실리콘 등과 같은 도전체로 이루어진다.
이어서, 도전성 패턴(265) 및 제1 층간 절연막(255) 상에 TEOS와 같은 산화물을 사용하여 제2 층간 절연막(270)을 형성한다. 전술한 바와 마찬가지로, 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 제2 층간 절연막(270)의 상면을 평탄화시킬 수 있다.
본 발명의 다른 실시예에 따르면, 콘택(260)이 형성된 제1 층간 절연막(270) 상에 도전성 패턴(265) 및 제2 층간 절연막(270)을 형성하는 공정을 수회 반복하여, 반도체 기판(100) 상에 복수 개의 층간 절연막들, 이들을 관통하는 콘택들 및 이러한 콘택들에 접촉되는 도전성 패드들을 복수 개의 층간 절연막들 사이에 형성할 수 있다.
제2 층간 절연막(270) 상에 제3 도전막을 형성한 다음, 상기 제3 도전막을 패터닝하여 도전성 라인(275)을 형성한다. 여기서, 도전성 라인(275)은 구리, 백금, 팔라듐, 니켈, 은 또는 금 등과 같은 금속이나 도핑된 폴리실리콘과 같은 도전체로 이루어진다. 대체로 인덕터를 구성하는 도전성 라인(275)은 나선형의 구조를 가지며, 약 16,000Å 내지 약 24,000Å 정도의 두께, 예를 들면, 약 20,000Å 정도의 두께로 형성된다. 이러한 도전성 라인(275)의 두께가 두꺼울수록 도전선 라인(275)의 저항이 감소되어 인덕터의 품질 계수가 향상되기 때문에 도전성 라인(275)의 두께는 가능한한 두꺼운 것이 유리하다. 이 경우, 복수 개의 디프 트렌치(140) 또는 쉘로우 트렌치(200) 가운데 콘택 영역(250)에 가장 인접하는 트렌치(140, 200)와 도전성 라인(275)의 이격 거리(S)는 약 30㎛ 내지 약 70㎛ 정도, 예를 들면, 약 50㎛ 정도가 된다. 즉, 디프 트렌치(140)의 깊이(D)와 트렌치(140, 200)와 도전성 라인(275)의 이격 거리 사이의 비는 약 1：3∼9 정도, 예를 들면, 약 1.0：6.3 정도가 된다, 상기 인덕터로 사용되는 도전성 패턴(275)과 같은 물질로 콘택(260)과 도전성 패턴(265)을 형성하여 고주파 대역에서의 인덕터의 특성 측정 시 그라운드(ground) 패드로 사용한다.
다음에, 도전성 라인(275) 상에 보호막으로서 추가적인 산화막(280) 및 추가적인 질화막(285)을 형성하여 인덕터를 완성한다. 그러나, 이러한 추가적인 산화막 및 질화막(280, 285)은 경우에 따라 형성되지 않을 수 있다.
도 4a 내지 도 4c는 트렌치의 구조에 따른 인덕터의 인덕턴스를 나타내는 그래프들을 도시한 것이다. 도 4a는 트렌치를 구비하지 않는 반도체 기판 상에 형성된 인덕터의 주파수에 대한 인덕턴스를 나타내고, 도 4b는 보이드가 없이 산화물로 매립된 트렌치를 구비하는 반도체 기판 상에 형성된 인덕터의 주파수에 대한 인덕턴스를 나타내며, 도 4c는 본 발명에 따라 넓은 보이드를 갖는 트렌치를 구비하는 반도체 기판 상에 형성된 인덕터의 주파수에 대한 인덕턴스를 나타낸다. 도 4a 내지 도 4c에 있어서, 각 그래프는 HFSS를 사용하여 시뮬레이션한 결과를 나타낸다.
도 4a 내지 도 4c를 참조하면, 트렌치를 갖지 않는 반도체 기판 상에 인덕터를 형성한 경우, 약 5.0 ×108Hz 내지 약 2.0 × 1010Hz 정도의 고주파 대역에서 인덕터의 인덕턴스는 약 0.97nH 내지 약 1.2nH 정도이고, 보이드가 없는 트렌치를 갖는 반도체 기판 상에 인덕터를 형성한 경우, 약 5.0 ×108Hz 내지 약 2.0 × 1010Hz 정도의 고주파 대역에서 인덕터의 인덕턴스는 약 0.97nH 내지 약 1.2nH 정도이다. 또한, 본 발명과 같이, 넓은 보이드가 형성된 트렌치를 갖는 반도체 기판 상에 인덕터를 형성한 경우, 약 5.0 ×108Hz 내지 약 2.0 ×1010Hz 정도의 고주파 대역에서 인덕터의 인덕턴스는 약 0.98nH 내지 약 1.2nH 정도이다. 즉, 도 4a 내지 도 4c에 도시한 바와 같이, 트렌치의 구조에 따라 반도체 기판 상에 형성되는 인덕터의 인덕턴스는 고주파 대역에서 실질적으로 변화가 없는 것을 알 수 있다.
도 5는 트렌치의 구조에 따른 인덕터의 품질 계수를 나타내는 그래프를 도시한 것이다. 도 5에 있어서, A 라인은 트렌치를 구비하지 않는 반도체 기판 상에 형성된 인덕터의 주파수에 대한 품질 계수를 나타내고, B 라인은 보이드가 없이 산화물로 매립된 트렌치를 갖는 반도체 기판 상에 형성된 인덕터의 주파수에 대한 품질 계수를 나타내며, C 라인은 본 발명에 따라 넓은 보이드를 갖는 트렌치를 구비하는 반도체 기판 상에 형성된 인덕터의 주파수에 대한 품질 계수를 나타낸다.
도 5를 참조하면, 트렌치를 갖는 않는 반도체 기판 상에 인덕터를 형성한 경 우, 약 5.0 ×108Hz 내지 약 2.0 ×1010Hz 정도의 고주파 대역에서 인덕터의 품질 계수(A)는 약 1.5 내지 약 8.0nH 정도이고, 보이드가 없는 트렌치를 갖는 반도체 기판 상에 인덕터를 형성한 경우, 약 5.0 ×108Hz 내지 약 2.0 ×1010Hz 정도의 고주파 대역에서 인덕터의 품질 계수(B)는 약 1.5 내지 약 10.0 정도이다. 이에 비하여, 본 발명과 같이, 넓은 보이드가 형성된 트렌치를 갖는 반도체 기판 상에 인덕터를 형성한 경우, 약 5.0 ×108Hz 내지 약 2.0 ×1010Hz 정도의 고주파 대역에서 인덕터의 품질 계수(C)는 약 1.5 내지 약 12.0 정도이다. 따라서, 본 발명에 따른 인덕터는 종래의 인덕터에 비하여 크게 향상된 품질 계수를 가짐을 알 수 있다. 특히, 약 1.0 ×1010Hz 이상의 고주파 대역에서 트렌치가 없는 반도체 기판 상에 형성된 인덕터의 품질 계수(A)가 약 4.5 정도이고, 보이드가 없는 트렌치를 갖는 반도체 기판 상에 형성된 인덕터의 품질 계수(B)가 약 7 정도임에 비하여, 본 발명에 따른 인덕터는 약 11 정도의 품질 계수(C)를 갖기 때문에 종래의 인덕터에 비하여 약 50% 내지 약 100% 이상 향상된 품질 계수를 나타낸다. 또한, 트렌치가 없는 반도체 기판 상에 형성된 인덕터의 품질 계수(A)의 최대 값이 약 8.0 정도이고, 보이드가 없는 트렌치를 갖는 반도체 기판 상에 형성된 인덕터의 품질 계수(B)의 최대 값이 약 10.0 정도임에 비하여, 본 발명에 따른 인덕터는 품질 계수(C)의 최대 값이 약 12 정도이기 때문에, 품질 계수(C)의 최대 값도 적어도 약 20% 내지 약 50% 이상 향상된다.
본 발명에 따르면, SEG 공정를 이용하여 반도체 기판에 약 8㎛ 이상의 깊이를 가지면서 그 내부에 넓은 보이드가 형성된 디프 트렌치를 마련할 수 있다. 이러한 넓은 보이드를 갖는 디프 트렌치들과 쉘로우 트렌치들을 반도체 기판에 복수 개 형성한 후, 그 상부에 인덕터를 구현함으로써, 인덕터의 품질 계수, 특히 고주파 대역에서 인덕터의 품질 계수를 현저하게 향상시킬 수 있다.
또한, 각기 보이드가 형성된 복수 개의 트렌치들과 인덕터 사이의 간격을 적절하게 조절하여 인덕터의 품질 계수를 극대화시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가잔 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (29)

  1. 기판에 형성되고 보이드를 한정하는 제1 절연막 패턴으로 매립되며, 제1 폭 및 제1 깊이를 갖는 디프 트렌치; 및
    상기 디프 트렌치 상에 형성되고 제2 절연막 패턴으로 매립되며, 상기 제1 폭보다 넓은 제2 폭 및 상기 제1 깊이보다 얕은 제2 깊이를 갖는 쉘로우 트렌치를 포함하는 트렌치 구조.
  2. 제1항에 있어서, 상기 디프 트렌치의 제1 폭과 상기 보이드의 폭의 비는 1.0：0.6∼0.9인 것을 특징으로 하는 트렌치 구조.
  3. 제1항에 있어서, 상기 디프 트렌치의 제1 폭과 제1 깊이 사이의 비는 1：4 이상이며, 상기 쉘로우 트렌치의 제2 폭과 제2 깊이 사이의 비는 1.0：0.1∼0.3인 것을 특징으로 하는 트렌치 구조.
  4. 제3항에 있어서, 상기 디프 트렌치의 제1 폭과 상기 쉘로우 트렌치의 제2 폭 사이의 비는 1.0：1.0∼1.5이며, 상기 디프 트렌치의 제1 깊이와 상기 쉘로우 트렌치의 제2 깊이 사이의 비는 1.0：0.04∼0.07인 것을 특징으로 하는 트렌치 구조.
  5. 제3항에 있어서, 상기 제1 깊이는 8㎛ 이상인 것을 특징으로 하는 트렌치 구 조.
  6. 제1항에 있어서, 상기 디프 트렌치 아래의 상기 기판에 형성된 채널 스톱 영역 및 상기 쉘로우 트렌치 주변의 상기 기판 상에 형성된 패드 산화막 패턴을 더 포함하는 것을 특징으로 하는 트렌치 구조.
  7. 제1항에 있어서, 상기 디프 트렌치의 제1 절연막 패턴은 상기 디프 트렌치의 측벽에 형성된 제1 산화막 패턴, 상기 제1 산화막 패턴 상에 형성되어 상기 디프 트렌치를 일차로 매립하는 제1 질화막 패턴 및 상기 제1 질화막 패턴 상에 형성되어 상기 제1 질화막 패턴과 함께 상기 보이드를 한정하면서 상기 디프 트렌치를 완전히 매립하는 제2 산화막 패턴을 더 구비하는 것을 특징으로 하는 트렌치 구조.
  8. 제7항에 있어서, 상기 쉘로우 트렌치의 제2 절연막 패턴은 상기 쉘로우 트렌치의 측벽에 형성된 제3 산화막 패턴, 상기 제3 산화막 패턴 및 상기 제2 산화막 패턴 상에 형성된 제2 질화막 패턴, 상기 제2 질화막 패턴 상에 형성된 제4 산화막 패턴 및 상기 제4 산화막 패턴 상에 형성되어 상기 쉘로우 트렌치를 매립하는 제5 산화막 패턴을 구비하는 것을 특징으로 하는 트렌치 구조.
  9. 기판에 제1 폭 및 제1 깊이를 갖는 디프 트렌치를 형성하는 단계;
    상기 디프 트렌치에 절연막 패턴을 매립하여 상기 디프 트렌치 내에 보이드를 형성하는 단계;
    상기 디프 트렌치 상에 상기 제1 폭보다 넓은 제2 폭 및 상기 제1 깊이보다 얕은 제2 깊이를 갖는 쉘로우 트렌치를 형성하는 단계; 및
    상기 쉘로우 트렌치를 절연막 패턴으로 매립하는 단계를 구비하는 트렌치 구조의 형성 방법.
  10. 제9항에 있어서, 상기 디프 트렌치를 형성하는 단계는,
    상기 기판 상에 패드 산화막 패턴을 형성하는 단계;
    상기 패드 산화막 패턴 상에 제1 질화막 패턴을 형성하는 단계;
    상기 제1 질화막 패턴 상에 제1 산화막 패턴을 형성하는 단계;
    상기 제1 산화막 패턴, 제1 질화막 패턴 및 패드 산화막 패턴을 마스크로 이용하여 상기 기판을 부분적으로 식각하는 단계; 및
    상기 제1 산화막 패턴을 제거하는 단계를 더 구비하는 것을 특징으로 하는 트렌치 구조의 형성 방법.
  11. 제10항에 있어서, 상기 디프 트렌치를 형성하는 단계는,
    상기 기판 상에 순차적으로 패드 산화막, 제1 질화막 및 제1 산화막을 형성하는 단계;
    상기 제1 산화막 상에 제1 산화막을 상기 제1 폭으로 노출시키는 제1 포토레지스트 패턴을 형성하는 단계; 및
    상기 제1 포토레지스트 패턴을 마스크로 이용하여 상기 제1 산화막, 상기 제1 질화막 및 상기 패드 산화막을 차례로 식각하여 상기 기판 상에 상기 패드 산화막 패턴, 상기 제1 질화막 패턴 및 상기 제1 산화막 패턴을 형성하는 단계를 더 구비하는 것을 특징으로 하는 트렌치 구조의 형성 방법.
  12. 제10항에 있어서, 상기 디프 트렌치 내에 상기 보이드를 형성하는 단계는,
    상기 디프 트렌치의 측벽에 제2 산화막 패턴을 형성하는 단계;
    상기 제2 산화막 패턴 상에 제2 질화막 패턴을 형성하여 상기 디프 트렌치 내에 개구를 형성하는 단계; 및
    상기 제2 질화막 패턴 상에 제3 산화막 패턴을 형성하여 상기 개구를 폐쇄하면서 상기 보이드를 형성하는 단계를 더 구비하는 것을 특징으로 하는 트렌치 구조의 형성 방법.
  13. 제12항에 있어서, 상기 제2 산화막 패턴 아래의 상기 기판에 채널 스톱 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 트렌치 구조의 형성 방법.
  14. 제13항에 있어서, 상기 채널 스톱 영역은 3족 불순물을 이온 주입하여 형성되는 것을 특징으로 하는 트렌치 구조의 형성 방법.
  15. 제12항에 있어서, 상기 디프 트렌치 내에 상기 보이드를 형성하는 단계는,
    상기 제2 산화막 패턴 및 상기 제1 질화막 패턴 상에 제2 질화막을 형성하는 단계;
    상기 제2 질화막을 과식각하여 상기 디프 트렌치의 상면으로부터 소정의 깊이에 위치하는 상기 제2 질화막 패턴을 형성하여 상기 기판의 일부를 노출시키는 단계;
    상기 노출된 기판으로부터 에피택셜 실리콘막을 성장시키는 단계;
    상기 에피택셜 실리콘막 및 상기 제2 질화막 패턴 상에 제3 산화막을 형성하는 단계; 및
    상기 제3 산화막을 식각하여 상기 개구를 폐쇄하는 상기 제3 산화막 패턴을 형성하는 단계를 더 구비하는 것을 특징으로 하는 트렌치 구조의 형성 방법.
  16. 제15항에 있어서, 상기 제2 질화막은 에치 백 공정으로 식각되며, 상기 제3 산화막은 화학 기계적 연마 공정으로 식각되는 것을 특징으로 하는 트렌치 구조의 형성 방법.
  17. 제15항에 있어서, 상기 에피택셜 실리콘막은 상기 기판에 대하여 수평하게 형성되어 상기 개구를 부분적으로 폐쇄하는 것을 특징으로 하는 트렌치 구조의 형성 방법.
  18. 제15항에 있어서, 상기 쉘로우 트렌치를 형성하는 단계는,
    상기 제3 산화막 패턴 및 상기 제1 질화막 패턴 상에 제2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제2 포토레지스트 패턴을 마스크로 이용하여 상기 제1 질화막 패턴의 일부, 상기 제3 산화막 패턴의 일부, 상기 패드 산화막 패턴의 일부, 상기 에피택셜 실리콘막 및 상기 기판의 상부를 식각하는 단계를 더 구비하는 것을 특징으로 하는 트렌치 구조의 형성 방법.
  19. 제18항에 있어서, 상기 제3 산화막 패턴 및 상기 제1 질화막 패턴과 상기 제2 포토레지스트 패턴 사이에 반사 방지막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 트렌치 구조의 형성 방법.
  20. 제18항에 있어서, 상기 쉘로우 트렌치를 상기 절연막 패턴으로 매립하는 단계는,
    상기 쉘로우 트렌치의 측벽에 제4 산화막 패턴을 형성하는 단계;
    상기 제4 산화막 패턴 및 상기 제3 산화막 패턴 상에 제3 질화막 패턴을 형성하는 단계;
    상기 제3 질화막 패턴 상에 제5 산화막 패턴을 형성하는 단계; 및
    상기 제5 산화막 패턴 상에 쉘로우 트렌치를 매립하는 제6 산화막 패턴을 형성하는 단계를 더 구비하는 것을 특징으로 하는 트렌치 구조의 형성 방법.
  21. 제20항에 있어서, 상기 쉘로우 트렌치를 상기 절연막 패턴으로 매립하는 단계는,
    상기 제4 산화막 패턴 및 상기 제3 산화막 패턴 상에 순차적으로 제3 질화막, 제5 산화막, 제6 산화막 및 제7 산화막을 형성하는 단계; 및
    상기 패드 산화막 패턴이 노출될 때까지 상기 제7 산화막, 상기 제6 산화막, 상기 제5 산화막 및 상기 제3 질화막을 식각하여 상기 쉘로우 트렌치 내에 제3 질화막 패턴, 상기 제5 산화막 패턴 및 상기 제6 산화막 패턴을 형성하는 단계를 더 구비하는 것을 특징으로 하는 트렌치 구조의 형성 방법.
  22. i) 보이드를 한정하는 절연막 패턴으로 매립되며, 제1 폭 및 제1 깊이를 갖는 제1 트렌치 및 ii) 상기 제1 트렌치 상에 형성되고, 절연막 패턴으로 매립되며, 상기 제1 폭 보다 넓은 제2 폭 및 상기 제1 깊이 보다 얕은 제2 깊이를 갖는 제2 트렌치를 포함하는 복수 개의 트렌치 구조들이 형성된 반도체 기판;
    상기 트렌치 구조들을 포함하는 반도체 기판 상에 형성된 적어도 하나의 층간 절연막; 및
    상기 층간 절연막 중 아래에 상기 트렌치 구조물들이 위치하는 부분 상에 형성된 도전성 라인을 포함하는 인덕터.
  23. 제22항에 있어서, 상기 트렌치 구조들에 인접하여 상기 반도체 기판에 형성된 콘택 영역 및 상기 층간 절연막을 관통하여 상기 콘택 영역에 접촉되는 콘택을 더 구비하는 것을 특징으로 하는 인덕터.
  24. 제23항에 있어서, 상기 콘택과 상기 층간 절연막 사이에 형성된 도전성 패턴을 더 구비하는 것을 특징으로 하는 인덕터.
  25. 제23항에 있어서, 상기 기판은 P형 실리콘 기판이며, 상기 콘택 영역은 P+ 형인 것을 특징으로 하는 인덕터.
  26. 제23항에 있어서, 상기 콘택 영역에 가장 인접하는 트렌치 구조물은 상기 도전성 라인으로부터 상기 제1 트렌치의 제1 깊이보다 3∼9배 큰 거리로 이격되는 것을 특징으로 하는 인덕터.
  27. 반도체 기판에 각기 제1 폭 및 제1 깊이를 갖는 복수 개의 제1 트렌치들을 형성하는 단계;
    상기 제1 트렌치들 내에 각기 절연막 패턴들을 매립하여 상기 제1 트렌치들 내에 각기 보이드들을 형성하는 단계;
    상기 제1 트렌치들 상에 각기 상기 제1 폭보다 넓은 제2 폭 및 상기 제1 깊이보다 얕은 제2 깊이를 갖는 복수 개의 제2 트렌치들을 형성하는 단계;
    상기 제2 트렌치들을 절연막 패턴들로 매립하는 단계;
    상기 제1 및 제2 트렌치들을 포함하는 상기 반도체 기판 상에 적어도 하나의 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막 중 아래에 상기 제2 트렌치들이 위치하는 부분에 도전성 라인을 형성하는 단계를 구비하는 것을 특징으로 하는 인덕터의 제조 방법.
  28. 제27항에 있어서, 상기 반도체 기판에 이온 주입 공정으로 상기 제1 트렌치들에 인접하여 콘택 영역을 형성하는 단계; 및
    상기 층간 절연막을 관통하여 상기 콘택 영역에 접촉되는 콘택을 형성하는 단계를 더 구비하는 것을 특징으로 하는 인덕터의 제조 방법.
  29. 제28항에 있어서, 상기 콘택과 상기 층간 절연막 사이에 도전성 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 인덕터의 제조 방법.
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