CN104517810B - 形成半导体图案和半导体层的方法 - Google Patents

Abstract

本发明提供了形成半导体图案和半导体层的方法。所述方法可包括：在衬底上形成氧化物层；以及在氧化物层和衬底内形成凹部。所述方法可以进一步包括在凹部内形成外延生长的半导体图案，该半导体图案接触衬底的在氧化物层和衬底之间的界面处的侧壁，并且限定衬底内的凹部中的空隙的上表面。

Description

形成半导体图案和半导体层的方法

技术领域

本公开总体上涉及电子领域，更具体地，涉及形成集成电路装置的方法。

背景技术

已开发了不同半导体材料的异质集成(hetero-integration)以改善集成电路装置的性能。然而，异质集成可以因晶格失配引起的应变而导致位错缺陷，且可能不能改善性能。

发明内容

一种形成半导体图案的方法可包括：在衬底上形成氧化物层；在氧化物层和衬底内形成凹部；以及在凹部内形成外延生长的半导体图案，所述半导体图案可接触衬底的在氧化物层和衬底之间的界面处的侧壁，并且可限定衬底中的凹部内的空隙的上表面。

根据多种实施方式，形成外延生长的半导体图案可包括：使用衬底的在氧化物层和衬底之间的界面处的侧壁作为第一籽层来外延生长限定衬底中的凹部内的空隙的上表面的下部半导体图案；以及使用下部半导体图案作为第二籽层来在凹部内外延生长上部半导体图案。

在多种实施方式中，空隙可暴露衬底的部分侧壁。

在多种实施方式中，下部半导体图案可包括与上部半导体图案不同的材料。下部半导体图案可包括硅锗(SiGe)，上部半导体图案可包括锗(Ge)。

根据多种实施方式，衬底可包括第一半导体层、以及在氧化物层和第一半导体层之间延伸的第二半导体层。第二半导体层可包括锗(Ge)、硅锗(SiGe)、铟镓砷化物(InGaAs)或III-V族化合物，外延生长的半导体图案可接触第二半导体层的侧壁。

在多种实施方式中，第二半导体层的厚度可以在约100nm到约1μm的范围内。

在多种实施方式中，形成凹部可包括形成在衬底内的凹部的下部，凹部的下部具有大于3的长径比，从而空隙可暴露衬底的部分侧壁。

在多种实施方式中，形成凹部可包括形成穿过氧化物层的凹部的上部，凹部的上部具有大于1的长径比。

根据多种实施方式，所述方法可进一步包括将氧离子注入到衬底内，以在凹部下方形成绝缘区域。

根据多种实施方式，所述方法扩大衬底中的凹部的在衬底和氧化物层的界面处的部分，以形成底切区域。

一种形成鳍形半导体图案的方法可包括：在衬底上形成氧化物层；形成穿过氧化物层并在衬底内的凹部；以及进行第一外延生长工艺，以使用衬底的在氧化物层和衬底之间的界面处的侧壁作为第一籽层来在凹部内形成悬空籽图案。悬空籽图案可限定凹部内的空隙的上表面。所述方法还可包括：进行第二外延生长工艺，以使用悬空籽图案作为第二籽层来在凹部内形成半导体图案；以及使氧化物层凹陷，以通过暴露半导体图案的上部来形成鳍形半导体图案。

在多种实施方式中，进行第一外延生长工艺可进一步包括在凹部的底部上形成底部籽图案。悬空籽图案可以与底部籽图案分隔开。

根据多种实施方式，衬底可包括第一半导体层、以及在氧化物层和第一半导体层之间延伸的第二半导体层。第二半导体层可包括锗(Ge)、硅锗(SiGe)、铟镓砷化物(InGaAs)或III-V族化合物，且凹部可暴露第二半导体层的包括第一籽层的侧壁。

在多种实施方式中，第二半导体层的厚度可以在约100nm到约1μm的范围内。

在多种实施方式中，所述方法可在进行第一和第二外延生长工艺之间进一步包括进行退火工艺。

根据多种实施方式，形成凹部可包括形成在衬底内的凹部的下部，凹部的下部具有大于3的长径比，使得空隙可暴露衬底的部分侧壁。

在多种实施方式中，形成凹部可包括形成穿过氧化物层的凹部的上部，凹部的上部具有大于1的长径比。

一种形成半导体层的方法可包括：顺序地在衬底上形成半导体籽层和氧化物层；以及在氧化物层和半导体籽层中形成多个凹部。所述方法还可以包括，通过使用半导体籽层的侧壁的在氧化物层和半导体籽层之间的界面处的部分作为籽层，在多个凹部中的每个凹部内外延生长半导体图案，直至所述半导体图案的上部从相应的凹部突出，来形成多个半导体图案。在多个凹部中的每个凹部内，所述半导体图案可限定空隙的上表面。所述方法可以进一步包括使用所述多个半导体图案作为籽层，外延生长在氧化物层上延伸的半导体层。

根据多种实施方式，形成多个半导体图案可包括：使用半导体籽层的侧壁的在氧化物层和半导体籽层之间的界面处的部分作为籽层，在每个凹部内外延生长下部半导体图案，每个凹部内的下部半导体图案限定相应凹部内的空隙的上表面；以及在每个凹部内，自相应凹部内的下部半导体图案，外延生长上部半导体图案。

在多种实施方式中，在每个凹部内外延生长上部半导体图案可包括生长上部半导体图案以从相应的凹部突出，外延生长半导体层可包括横向生长所述多个半导体图案的上部半导体图案，直到上部半导体图案中相邻的上部半导体图案彼此接触。

在多种实施方式中，形成多个凹部可包括形成在半导体籽层内的所述多个凹部的下部。所述多个凹部的下部每个可具有大于3的长径比，使得每个空隙可暴露半导体籽层的部分侧壁。

根据多种实施方式，半导体籽层的厚度可以在约100nm到约1μm的范围内。

一种包含鳍形半导体图案的集成电路装置可包括衬底上的氧化物层、以及在氧化物层和衬底内的凹部。衬底内的凹部的第一深度可以是氧化物层内的凹部的第二深度的三倍以上。所述装置还可包括在凹部内的外延生长的半导体图案。外延生长的半导体图案可接触衬底的在氧化物层和衬底之间的界面处的侧壁，并且可限定衬底内的凹部中的空隙的上表面。外延生长的半导体图案的上部可被氧化物层暴露。

根据多种实施方式，衬底可包括第一半导体层、以及在氧化物层和第一半导体层之间延伸的第二半导体层。第二半导体层可包括锗(Ge)、硅锗(SiGe)、铟镓砷化物(InGaAs)或III-V族化合物，并且外延生长的半导体图案可接触第二半导体层的与氧化物层相邻的侧壁。

在多种实施方式中，第二半导体层的厚度可以约在约100nm到约1μm的范围内。

在多种实施方式中，凹部可包括衬底内的凹部的下部，凹部的下部具有大于3的长径比，从而空隙可暴露衬底的部分侧壁。

在多种实施方式中，凹部可包括穿过氧化物层的凹部的上部，凹部的上部具有大于1的长径比。

根据多种实施方式，所述装置可进一步包括在凹部下方的含氧的绝缘区域。

根据多种实施方式，衬底内的凹部的与氧化物层相邻的部分可以具有比凹部的与凹部的底部相邻的部分大的宽度。

附图说明

图1至图4为示出根据本发明构思的一些实施方式的形成半导体图案的操作中提供的中间结构的剖面图。

图5为示出根据本发明构思的一些实施方式的形成半导体图案的操作中提供的中间结构的剖面图。

图6至图8为示出根据本发明构思的一些实施方式的形成半导体图案的操作中提供的中间结构的剖面图。

图9至图10为示出根据本发明构思的一些实施方式的形成半导体层的操作中提供的中间结构的剖面图。

图11A和11B为示出根据本发明构思的一些实施方式的形成半导体图案的操作的流程图。

图12A和12B为示出根据本发明构思的一些实施方式的形成半导体层的操作的流程图。

具体实施方式

以下参照附图描述示例实施方式。在不偏离本公开的主旨和教导的情况下，可以有许多不同的形式和实施方式，因而本公开不应被解释为限于此处所阐述的示例实施方式。相反，这些示例实施方式被提供，使得本公开全面和完整，并且将把本公开的范围传达给本领域技术人员。附图中，为了清楚，层和区域的尺寸和相对尺寸可以被夸大。相同的附图标记始终表示相同的元件。

此处参照剖面图描述本发明构思的示例实施方式，剖面图为示例实施方式的理想实施方式和中间结构的示意性图示。因此，作为例如制造技术和/或公差的结果的相对于图示形状的改变将被预见到。这样，本发明构思的示例实施方式不应被解释为限于这里示出的特定形状，而是包括例如由制造导致的形状上的偏差。

除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域中的普通技术人员通常理解的含义相同的含义。将进一步理解，诸如常用词典中定义的术语的术语应该被解释为具有与它们在相关领域的背景下的含义相一致的含义，并且将不在理想化或过于形式化的意义上被解释，除非在此明确地这样定义。

本文所用的术语仅为了描述具体实施方式，不是要成为实施方式的限制。当在本文使用时，单数形式“一”和“该”也要包括复数形式，除非上下文明确地作其它表示。将进一步理解，当在本说明书中使用时，术语“包括”和/或“包含”指出所述特征、整体、步骤、操作、元件、和/或构件的存在，但不排除一个或更多个其它特征、整体、步骤、操作、元件、构件和/或它们的组合的存在或添加。

将理解，当一元件被称为“联接到”、“连接到”或“响应于”另一元件，或者“在”另一元件“上”时，它能直接联接到、连接到或响应于该另一元件，或者在该另一元件上，或者也可存在居间元件。相反，当一元件被称为“直接联接到”、“直接连接到”或“直接响应于”另一元件，或“直接在”另一元件“上”时，则不存在居间元件。当在本文中使用时，术语“和/或”包括相关所列项目中的一个或更多个项目的任意和所有组合。

将理解，尽管术语第一、第二等在这里可以用于描述各种元件，但这些元件不应该受这些术语的限制。这些术语仅用来将一元件与另一元件区分开。因此，第一元件能被称为第二元件，而不脱离当前实施方式的教导。

为了容易描述，诸如“在......之下”、“下面”、“下部”、“上方”、“上部”等的空间关系术语可在本文中被使用，以描述如图所示的一元件或特征的与另一个元件(多个元件)或特征(多个特征)的关系。将理解，除了附图中描绘的方位外，空间关系术语意在还包含装置在使用或操作中的不同方位。例如，如果图中的装置被翻转，则被描述为“在”其它元件或特征“下方”或“之下”的元件将被取向“在”其它元件或特征“上方”。因此，示例性术语“下方”能涵盖上方和下方两种方位。装置可被不同地取向(被旋转90度或者处于其它取向)，并且本文所用的空间关系描述语可以被相应地解释。

还应当注意，在一些替代实施方式中，本文流程图方框中标注的活动/行为可以不按照该流程图中标注的顺序发生。例如，相继显示的两个方框实际上可以基本上同时被执行，或者这些方框有时可以以相反的顺序执行，这取决于所涉及的活动/行为。而且，流程图和/或框图中给定方框的活动可以被分成多个方框，和/或流程图和/或框图的两个或更多个方框的活动可以至少部分地合并。最后，其他的方框可以被添加/插入在示出的方框之间，和/或方框/操作可以被省略而不脱离本发明构思的范围。

图1至图4为示出根据本发明构思的一些实施方式的形成半导体图案的操作中提供的中间结构的剖面图。

参见图1，形成半导体图案的操作可包括在衬底100上形成氧化物层102和形成凹部104。例如，氧化物层102可以是硅氧化物层，衬底100可以是体硅衬底(bulk siliconsubstrate)。凹部104可包括氧化物层102内的凹部的上部104a和衬底100内的凹部的下部104b。

根据图1，操作可包括执行第一外延生长工艺，以形成包括半导体材料的籽图案106，籽图案106包括悬空籽图案106a和底部籽图案106b。所述半导体材料例如可以是锗、硅锗、铟镓砷化物或III-V族化合物。也可以使用其它材料。

外延生长工艺在具有悬空键的活性表面上形成半导体图案，但不在没有悬空键的非活性表面上形成半导体图案。因此，如图1所示，所述第一外延生长工艺可以选择性地在凹部104内的衬底100的活性的表面上形成籽图案106，在凹部104内的氧化物层102的非活性的表面上可以不形成半导体图案。具体地，可以将衬底100内的凹部104的在氧化物层102和衬底100之间的界面处的侧壁用作籽层来形成悬空籽图案106a，可以将衬底100用作籽层来形成底部籽图案106b。将理解，衬底100的在衬底100和氧化物层102之间的界面处的侧壁可包括衬底100的侧壁的邻近该界面的部分。悬空籽图案106a可接触衬底100的在氧化物层102和衬底100之间的界面处的侧壁。

将理解，用第一外延生长工艺形成的半导体图案的生长速率可以沿凹部的下部104b的深度方向减小，因为扩散进入凹部的下部104b的反应物的量可以沿该深度方向减少。因此，在氧化物层102和衬底100之间的界面处形成的悬空籽图案106a可以快速生长，并可抑制反应物扩散进入凹部的下部104b，使得空隙可在凹部的下部104b中形成。空隙可使悬空籽图案106a与底部籽图案106b断开，从而可至少部分地保留凹部的下部104b的侧壁被暴露。

仍然参照图1，悬空籽图案106a和底部籽图案106b可包含用直线表示的位错缺陷，其源于衬底100和籽图案106之间的界面。垂直直线和水平直线分别表示垂直位错缺陷和水平位错缺陷。位错缺陷可由于衬底100和籽图案106之间的界面处的晶格失配引起的应变而产生。

底部籽图案106b可包括具有各种方向的位错缺陷，所述位错缺陷源于衬底100和底部籽图案106b之间的界面，包括垂直位错缺陷。然而，由于凹部的下部104b中的空隙可使悬空籽图案106a与底部籽图案106b断开，所以底部籽图案106b中的位错缺陷可以不扩展进悬空籽图案106a内。换言之，空隙可减小或最小化悬空籽图案106a和底部籽图案106b之间的联系。因此，悬空籽图案106a可以不包括源于衬底100和底部籽图案106b之间的界面的位错缺陷，因而可以只包括源于衬底100和悬空籽图案106a之间的界面的位错缺陷。因为衬底100和悬空籽图案106a之间的界面的取向，悬空籽图案106a可包括水平位错缺陷，但可以不包括垂直位错缺陷。

将理解，凹部的上部104a和凹部的下部104b的长径比能影响空隙的形状和位置。因此，凹部的上部104a的长径比和凹部的下部104b的长径比(相对于彼此)可以预先确定，以形成使悬空籽图案106a与底部籽图案106b断开的空隙，使得底部籽图案106b中的位错缺陷的向悬空籽图案106a内的扩展可以被减少或最小化。

在一些实施方式中，凹部的上部104a的长径比可以大于1，并且凹部的下部104b的长径比可以大于3。在一些实施方式中，凹部的上部104a和凹部的下部104b可以具有基本相同的宽度，并且凹部的下部104b的深度可以是凹部的上部104a的深度的三倍以上。

现在参照图2，操作可包括将悬空籽图案106a用作籽层来进行第二外延生长工艺，以形成初步半导体图案108。如图2所示，悬空籽图案106a中的水平位错缺陷可在第二外延生长工艺期间，扩展进初步半导体图案108内。然而，将理解，大部分水平位错缺陷可被阻挡在氧化物层102内，从而初步半导体图案108的上部可不包括水平位错缺陷，或者可基本上没有水平位错缺陷。氧化物层102的厚度可以预先确定，以形成具有大于1的长径比的凹部的上部104a，使得基本上所有的水平位错缺陷可被氧化物层102阻挡。

此外，初步半导体图案108的上部可以不包括垂直位错缺陷，因为如参照图1讨论那样，悬空籽图案106a可不包括垂直位错缺陷。因此，初步半导体图案108的上部可不包括位错缺陷，或者可基本上没有位错缺陷。

第二外延生长工艺可以被执行，直到初步半导体图案108过生长，从而初步半导体图案108的上部从凹部104突出为止。将理解，第一和第二外延生长工艺可以以原位方式进行，在该方式中，第一和第二外延生长工艺在同一处理室中进行。

操作可包括平坦化初步半导体图案108的上部，以在凹部104中形成半导体图案108a(图3)。例如，各向同性蚀刻工艺或化学机械抛光(CMP)工艺可用于平坦化。在一些实施方式中，氧化物层102的上部可被部分地去除。在平坦化初步半导体图案108的上部之后，氧化物层102的上表面和半导体图案108a的上表面可以是共面的。

操作可以进一步包括使氧化物层102凹陷，以部分地暴露半导体图案108a的上部(图4)。可使用例如相对于半导体图案108a选择性地去除氧化物层102的蚀刻工艺，来使氧化物层102凹陷。凹陷后的氧化物层由附图标记“102a”表示。该蚀刻工艺可以是干法蚀刻工艺、湿法蚀刻工艺或它们的组合。将理解，半导体图案108a可用在集成电路装置中，例如作为鳍型FET(场效应晶体管)中的鳍形沟道区。

根据图4，操作可包括将氧离子注入到衬底内，以在凹部104下方形成绝缘区域110。该绝缘区域可与衬底100的上表面相隔一距离，该距离处于约50nm到约100nm的范围内。氧离子的剂量可在约1·E17原子/平方厘米(atoms/cm²)至约1·E19原子/平方厘米的范围内。

图5为示出根据本发明构思的一些实施方式的形成半导体图案的操作中提供的中间结构的剖面图。根据图5，操作可以在第一外延生长工艺之前，额外包括扩大凹部的下部104b的开口。例如，相对于氧化物层102选择性地去除衬底100的各向同性蚀刻工艺，可被用来扩大凹部的下部104b的开口。扩大凹部的下部104b的开口可形成底切区域并暴露氧化物层102的部分下表面。如图5所示，氧化物层102的所述部分下表面可额外地阻挡源于衬底100和悬空籽图案106a之间的界面的位错缺陷。

图6至图8为示出根据本发明构思的一些实施方式的形成半导体图案的操作中提供的中间结构的剖面图。

参照图6，形成半导体图案的操作可包括在衬底100上顺序地形成半导体层201和氧化物层102。衬底100可包括与半导体层201不同的材料。例如，衬底100可包括硅，半导体层201可包括锗、硅锗、铟镓砷化物或III-V族化合物。因此，由于衬底100和半导体层201之间的界面处的晶格失配引起的应变，半导体层201可包括图6中的直线代表的各种位错缺陷。将理解，大部分垂直位错缺陷可被氧化物层102阻挡，水平位错缺陷可扩展到后来形成的半导体图案内。半导体层201的厚度可在约100nm到约1μm的范围内。氧化物层102例如可以是硅氧化物层。

仍然参照图6，操作可包括形成凹部204。凹部204可包括氧化物层102中的凹部的上部104a、以及半导体层201和衬底100中的凹部的下部204b。在一些实施方式中，凹部的下部204b可以仅在半导体层201内，且可以不暴露衬底100。

现在参照图7，操作可包括执行第一外延生长工艺以形成包括半导体材料的籽图案206，籽图案206包括悬空籽图案206a和底部籽图案206b。可以将半导体层201的在氧化物层102和半导体层201之间的界面处的侧壁用作籽层来形成悬空籽图案206a，并且可以将衬底100用作籽层来形成底部籽图案206b。将理解，半导体层201的在氧化物层102和半导体层201之间的界面处的侧壁可包括半导体层201的侧壁的邻近氧化物层102和半导体层201之间的界面的部分。悬空籽图案206a可接触半导体层201的该侧壁。

如参照图1讨论那样，第一外延生长工艺可以选择性地在衬底100的表面和半导体层201的表面上形成籽图案206，因为它们两个都具有活性表面，并且可以不在氧化物层102上形成半导体图案。此外，第一外延生长工艺可快速生长悬空籽图案206a。因此，第一外延生长工艺可在悬空籽图案206a下方，在凹部的下部204b内导致空隙。该空隙可至少部分地暴露凹部的下部204b的侧壁，因而可以使悬空籽图案206a和底部籽图案206b断开。

根据图7，悬空籽图案206a和底部籽图案206b可包括以直线代表的位错缺陷，其源于衬底100和籽图案206之间的界面、以及半导体层201和籽图案206之间的界面。因本文稍后讨论的原因，悬空籽图案206a可包括水平位错缺陷，而可以不包括垂直位错缺陷。

在一些实施方式中，籽图案206与半导体层201可以包括相同的半导体材料。因此，悬空籽图案206a可形成在晶格匹配表面上，从而悬空籽图案206a可不包括源于半导体层201和悬空籽图案206a之间的界面的位错缺陷。如图7中所示，一些源于衬底100和半导体层201之间的界面的水平位错缺陷可以扩展到悬空籽图案206a。然而，将理解，因为半导体层201的厚度比100nm薄，且相应地悬空籽图案206a的厚度比100nm薄，所以位错缺陷被阻挡在悬空籽图案206a内的概率可以较低。籽图案206与半导体层201二者都可包括例如锗、硅锗、铟镓砷化物或III-V族化合物。

在一些实施方式中，籽图案206和半导体层201可包括不同的半导体材料，由此悬空籽图案206a可由于半导体层201和悬空籽图案206a之间的界面处的晶格失配而发生应变。因此，除了源于衬底100和半导体层201之间的界面的水平位错缺陷外，悬空籽图案206a还可以包括源于半导体层201和悬空籽图案206a之间的界面的水平位错缺陷。例如，半导体层201可包含硅锗，悬空籽图案206a可包含锗。悬空籽图案206a的锗浓度可以被调整，以形成发生应变但不包括许多源于悬空籽图案206a和半导体层201之间的界面的位错缺陷的悬空籽图案206a。

底部籽图案206b可包括具有各种方向的位错缺陷，所述位错缺陷包括垂直位错缺陷。将理解，因为空隙使底部籽图案206b与悬空籽图案206a断开，所以底部籽图案206b中的垂直位错缺陷可以不扩展至悬空籽图案206a内。因此，悬空籽图案206a可不包括垂直位错缺陷，或者可以基本上无垂直位错缺陷。

如参照图1讨论那样，将理解，凹部的上部104a的长径比和凹部的下部204b的长径比(相对于彼此)可以预先确定，以形成使悬空籽图案206a与底部籽图案206b断开的空隙。在一些实施方式中，凹部的上部104a的长径比可以大于1，并且凹部的下部204b的长径比可以大于3。在一些实施方式中，凹部的上部104a和凹部的下部204b可以具有基本相同的宽度，并且凹部的下部204b的深度可以是凹部的上部104a的深度的三倍以上。

操作可以在形成悬空籽图案206a之后额外包括退火工艺。该退火工艺可作为在进行第一外延生长工艺的同一处理室中进行的原位工艺被执行。该退火工艺可以在比悬空籽图案206a的回流温度高的温度进行，以形成基本上完全封闭凹部的下部204b的开口的悬空籽图案206a。在一些实施方式中，悬空籽图案206a可包含锗，退火工艺温度可在约500℃至约800℃的范围内。例如，退火工艺气体可包括氢气、氮气或任何不活泼气体。

现在参照图8，操作可包括将悬空籽图案206a用作籽层来执行第二外延生长工艺，以形成初步半导体图案208。如图8所示，悬空籽图案206a中的水平位错缺陷可在第二外延生长工艺期间扩展到初步半导体图案208内。然而，将理解，大部分水平位错缺陷可被阻挡在氧化物层102中，因为氧化物层102的厚度可被预先确定以形成具有大于1的长径比的凹部的上部104a。

因而，初步半导体图案208的上部可不包括水平位错缺陷。此外，初步半导体图案208的上部可不包括垂直位错缺陷，因为悬空籽图案206a不包括垂直位错缺陷。因此，初步半导体图案208的上部可以不包括位错缺陷，或者可以基本上无位错缺陷。第二外延生长工艺可以被进行，直到初步半导体图案208过生长，从而初步半导体图案208的上部可以从凹部204突出为止。

在第二外延生长工艺之后，操作可进一步包括平坦化初步半导体图案208的上部，以形成半导体图案和凹陷的氧化物层102，其是与参照图3和图4讨论的工艺相似的工艺。将理解，该半导体图案可以用在集成电路装置中，例如，作为鳍型FET(场效应晶体管)中的鳍形沟道区。

此外，将理解，操作可在进行第一外延生长工艺之前，额外包括扩大凹部的下部204b的开口，其是与参照图5讨论的工艺相似的工艺。将理解，参照图6至图8描述的衬底100和半导体层201可以被当作一衬底的两个层，这不会对参照图6至图8描述的方法带来任何实质改变。

图9和图10为示出根据本发明构思的一些实施方式的形成半导体层的操作中提供的中间结构的剖面图。

参见图9，形成半导体层的操作可包括在衬底100上顺序地形成半导体籽层301和氧化物层302。衬底100可包括与半导体籽层301不同的材料。例如，衬底100可包括硅，半导体籽层301可包括锗、硅锗、铟镓砷化物或III-V族化合物。因此，半导体籽层301可包括源于衬底100和半导体籽层301之间的界面的各种位错缺陷，所述位错缺陷由直线代表。

将理解，只有一些源于衬底100和半导体籽层301之间的界面的水平位错缺陷可以扩展到后来形成的半导体图案内，因为半导体籽层301中的大多数垂直位错缺陷可以被氧化物层102阻挡。半导体籽层301的厚度可以在约100nm到约1μm的范围内。氧化物层302例如可以是硅氧化物层。

根据图9，操作可包括在氧化物层302、半导体籽层301和衬底100中形成凹部304。每个凹部304可包括氧化物层302内的凹部的上部304a、以及半导体籽层301和衬底100内的凹部的下部304b。在一些实施方式中，凹部的下部304b可在半导体籽层301中，可以不暴露衬底100。

操作可包括执行第一外延生长工艺，以在各凹部304中形成包括半导体材料的籽图案306，该第一外延生长工艺是与参照图7讨论的工艺相似的工艺。每个籽图案306可包括悬空籽图案306a和底部籽图案306b。可以将半导体籽层301的在氧化物层302和半导体籽层301之间的界面处的侧壁用作籽层来形成悬空籽图案306a，并且可以将衬底100用作籽层来形成底部籽图案306b。

如参照图1讨论那样，第一外延生长工艺可在悬空籽图案306a下方在凹部的下部304b内导致空隙。该空隙可至少部分地暴露凹部的下部304b的侧壁，于是可以使悬空籽图案306a与底部籽图案306b断开。

在一些实施方式中，半导体籽层301和悬空籽图案306a可包括相同的半导体材料，例如锗、硅锗、铟镓砷化物或III-V族化合物。在一些实施方式中，半导体籽层301和悬空籽图案306a可包括不同的半导体材料。例如，半导体籽层301可包括硅锗，悬空籽图案306a可包括锗。

悬空籽图案306a可包括源于衬底100和半导体籽层301之间的界面的水平位错缺陷。在一些实施方式中，当半导体籽层301和悬空籽图案306a包括不同的半导体材料时，悬空籽图案306a可额外包括源于半导体籽层301和悬空籽图案306a之间的界面的水平位错缺陷。

底部籽图案306b可包括源于衬底100和底部籽图案306b之间的界面的具有各种方向的位错缺陷，所述位错缺陷包括垂直位错缺陷。将理解，因为空隙使底部籽图案306b和悬空籽图案306a断开，所以底部籽图案306b中的垂直位错缺陷可以不扩展进悬空籽图案306a内。因此，悬空籽图案306a可不包括垂直位错缺陷，或者可以基本上无垂直位错缺陷。

凹部的上部304a的长径比和凹部的下部304b的长径比(相对于彼此)可以预先确定，以形成使悬空籽图案306a与底部籽图案306b断开的空隙。在一些实施方式中，凹部的上部304a的长径比可以大于1，并且凹部的下部304b的长径比可以大于3。在一些实施方式中，凹部的上部304a和凹部的下部304b可以具有基本相同的宽度，并且凹部的下部304b的深度可以是凹部的上部304a的深度的三倍以上。

将理解，可以在第一外延生长工艺之前额外进行退火工艺，以在基本上完全晶格匹配的表面上形成悬空籽图案306a。该退火工艺的温度可以比半导体籽层301的回流温度高。例如，半导体籽层301可以是锗层，温度可在约500℃至约800℃的范围内。例如，退火工艺气体可包括氢气、氮气或任何不活泼气体。

此外，操作可在第一外延生长工艺之后进一步包括另一退火工艺。相对于第一外延生长工艺，该另一退火工艺可以作为原位工艺被执行，且退火工艺温度可以高于悬空籽图案306a的回流温度，以形成基本上完全封闭凹部的下部304b的开口的悬空籽图案306a。在一些实施方式中，悬空籽图案306a可包含锗，于是退火工艺温度可在约500℃至约800℃的范围内。例如，退火工艺气体可包括氢气、氮气或任何不活泼气体。

根据图9，操作还可以包括执行第二外延生长工艺，以在各凹部304内形成半导体图案308。将理解，在第二外延生长工艺期间，悬空籽图案306a内的大多数水平位错缺陷可被阻挡在氧化物层302内，因此半导体图案308的上部可不包括水平位错缺陷。另外，半导体图案308的上部可不包括垂直位错缺陷，因为悬空籽图案306a可不包括垂直位错缺陷。因此，该半导体图案的上部可不包括位错缺陷，或者可以基本上无位错缺陷。第二外延生长工艺可被进行，直到半导体图案308过生长，从而半导体图案308的上部从凹部304突出为止。

将理解，操作可以在执行第一外延生长工艺前额外包括扩大凹部的下部304b的开口，这是与参照图5讨论的工艺相似的工艺。

在第二外延生长工艺之后，操作可进一步包括第三外延生长工艺，其将多个初步半导体图案308用作籽层来形成在氧化物层302上延伸的半导体层310(图10)。多个初步半导体图案308可以横向生长，直到多个初步半导体图案308中相邻的初步半导体图案彼此接触。将理解，半导体层310可以是用于制造绝缘体上半导体—例如绝缘体上硅(SOI)、绝缘体上锗(GeOI)或绝缘体上III-V族化合物(IIIVOI)—的供体晶片(donor wafer)的一部分。

在一些实施方式中，操作在第三外延生长工艺后可以额外包括再一退火工艺，以减少半导体层310内的晶粒边界。退火温度可以比半导体层310的回流温度高。例如，半导体层310可以是锗层，退火温度可以在约500℃至约800℃的范围内。退火工艺气体可以包括例如氢气、氮气或任何不活泼气体。

另外，可以在半导体层310上形成保护层。保护层可以是硅氧化物层。将理解，在形成保护层之前，可额外地在半导体层310上进行化学机械抛光(CMP)工艺。

图11A和11B为示出根据本发明构思的一些实施方式的形成半导体图案的操作的流程图。根据图11A，操作可包括在衬底上形成氧化物层(方框S1102)。在一些实施方式中，衬底可以包括两个半导体层。例如，衬底的下层可包含硅，在该下层和氧化物层之间延伸的上层可包括锗、硅锗、铟镓砷化物或III-V族化合物。操作可包括在氧化物层和衬底中形成凹部(方框S1104)。可使用光刻工艺与蚀刻工艺来形成凹部。蚀刻工艺可以是各向异性蚀刻工艺，并可以是湿法蚀刻工艺、干法蚀刻工艺或它们的组合。此外，操作还可包括在凹部内形成外延生长的半导体图案，其可以限定空隙的上表面(方框S1106)。

如参照图1讨论那样，凹部可具有足够高的长径比，使得空隙形成在凹部中在外延生长的半导体图案下方。凹部的长径比可以大于4。

根据图11B，方框S1106中形成外延生长的半导体图案可包括进行第一外延生长工艺，以形成悬空籽图案(方框S1106-1)。如参照图1讨论那样，第一外延生长工艺可以将衬底100的在衬底100和氧化物层102之间的界面处的侧壁用作籽层来形成悬空籽图案106a，悬空籽图案106a可限定置于凹部的下部104b内的空隙的上表面。悬空籽图案106a可接触衬底100的侧壁的在衬底100和氧化物层102之间的界面处的部分。将理解，衬底100的在衬底100和氧化物层102之间的界面处的侧壁可包括衬底100的侧壁的与衬底100和氧化物层102之间的界面相邻的部分。

此外，方框S1106中形成外延生长的半导体图案可包括利用悬空籽图案作为籽层来进行第二外延生长工艺，以在凹部内形成初步半导体图案(方框S1106-2)。第二外延生长工艺可被进行，直到初步半导体图案过生长，使得初步半导体图案的上部可以从凹部突出为止。将理解，由于参照图1讨论的原因，初步半导体图案的上部可不包括位错缺陷，位错缺陷包括垂直和水平位错缺陷。

操作可包括平坦化初步半导体图案的上部，从而形成半导体图案(方框S1106-3)。在平坦化后，半导体图案的上表面和氧化物层的上表面可以共面。

图12A和图12B为示出根据本发明构思的一些实施方式的形成半导体层的操作的流程图。根据图12A，操作可包括在衬底上形成半导体籽层以及氧化物层(方框S1202)。半导体籽层和衬底可以包含不同的半导体材料，例如，半导体籽层可包括锗，衬底可包含硅。氧化物层可以是例如硅氧化物。

操作可包括在氧化物层和半导体籽层中形成凹部(方框S1204)。在一些实施方式中，每个凹部可以在半导体籽层内，还在衬底内。在一些实施方式中，每个凹部可不暴露衬底。每个凹部可具有高的长径比，且可以大于4。

操作可包括在各凹部内外延生长半导体图案，所述半导体图案例如如图9所示地限定各凹部内的空隙的上表面(方框S1206)。此外，可进行从半导体图案外延生长在氧化物层上延伸的半导体层(方框S1208)。

现在参考图12B，外延生长半导体图案可包括利用半导体籽层在各凹部内外延生长悬空籽图案(方框S1206-1)。悬空籽图案可接触半导体籽层的在半导体籽层和衬底之间的界面处的侧壁，并可以限定凹部内各空隙的上表面。此外，可使用悬空籽图案作为籽层来进行外延生长半导体图案(方框S1206-2)。半导体图案可被过生长，使得半导体图案的上部从凹部突出。

以上公开的主题应被认为是说明性的，而不是限制性的，并且所附权利要求旨在覆盖落入本发明构思的真正主旨和范围内的所有修改、改进和其他实施方式。因此，在法律允许的最大程度上，该范围应由所附权利要求及其等同物的可允许的最宽解释确定，并且不应被前面的详细描述约束或限制。

Claims (19)

1.一种形成半导体图案的方法，所述方法包括：

在衬底上形成氧化物层；

在所述氧化物层和所述衬底中形成凹部；以及

在所述凹部内形成外延生长的半导体图案，所述半导体图案接触所述衬底的在所述氧化物层和所述衬底之间的界面处的侧壁，并且限定所述衬底内的所述凹部中的空隙的上表面，

其中形成所述外延生长的半导体图案包括：

将所述衬底的在所述氧化物层和所述衬底之间的所述界面处的所述侧壁用作第一籽层，来外延生长限定所述衬底内的所述凹部中的所述空隙的所述上表面的下部半导体图案；以及

将所述下部半导体图案用作第二籽层，来在所述凹部中外延生长上部半导体图案。

2.如权利要求1所述的方法，其中，所述空隙暴露所述衬底的部分侧壁。

3.如权利要求1所述的方法，其中，所述下部半导体图案包括与所述上部半导体图案不同的材料。

4.如权利要求3所述的方法，其中，所述下部半导体图案包括硅锗(SiGe)，所述上部半导体图案包括锗(Ge)。

5.如权利要求1所述的方法，其中：

所述衬底包括第一半导体层、以及在所述氧化物层和所述第一半导体层之间延伸的第二半导体层；

所述第二半导体层包括锗(Ge)、硅锗(SiGe)、铟镓砷化物(InGaAs)或III-V族化合物；以及

所述外延生长的半导体图案接触所述第二半导体层的侧壁。

6.如权利要求5所述的方法，其中，所述第二半导体层的厚度在100nm到1μm的范围内。

7.如权利要求1所述的方法，其中，形成所述凹部包括在所述衬底中形成所述凹部的下部，所述凹部的下部具有大于3的长径比，从而所述空隙暴露所述衬底的部分侧壁。

8.如权利要求1所述的方法，其中，形成所述凹部包括形成穿过所述氧化物层的所述凹部的上部，所述凹部的上部具有大于1的长径比。

9.如权利要求1所述的方法，进一步包括：

将氧离子注入到所述衬底内，以在所述凹部下方形成绝缘区域。

10.如权利要求1所述的方法，进一步包括：

扩大所述衬底中的所述凹部的在所述衬底和所述氧化物层的所述界面处的部分，以通过扩大凹部的下部的开口形成底切区域。

11.一种形成鳍形半导体图案的方法，所述方法包括：

在衬底上形成氧化物层；

形成穿过所述氧化物层并且在所述衬底内的凹部；

将所述衬底的在所述氧化物层和所述衬底之间的界面处的侧壁用作第一籽层，来进行第一外延生长工艺，以在所述凹部内形成悬空籽图案，所述悬空籽图案限定所述凹部中的空隙的上表面；

将所述悬空籽图案用作第二籽层，来进行第二外延生长工艺，以在所述凹部内形成半导体图案；以及

使所述氧化物层凹陷，从而通过暴露所述半导体图案的上部来形成所述鳍形半导体图案。

12.如权利要求11所述的方法，其中：

进行所述第一外延生长工艺进一步包括在所述凹部的底部上形成底部籽图案；以及

所述悬空籽图案与所述底部籽图案分隔开。

13.如权利要求11所述的方法，其中：

所述衬底包括第一半导体层、以及在所述氧化物层和所述第一半导体层之间延伸的第二半导体层，所述第二半导体层包括锗(Ge)、硅锗(SiGe)、铟镓砷化物(InGaAs)或III-V族化合物；以及

所述凹部暴露所述第二半导体层的包括所述第一籽层的侧壁。

14.如权利要求13所述的方法，其中，所述第二半导体层的厚度在100nm到1μm的范围内。

15.一种形成半导体层的方法，所述方法包括：

在衬底上顺序形成半导体籽层和氧化物层；

在所述氧化物层和所述半导体籽层中形成多个凹部；

通过将所述半导体籽层的侧壁的在所述氧化物层和所述半导体籽层之间的界面处的部分用作籽层，在所述多个凹部中的每个凹部内外延生长半导体图案，直至所述半导体图案的上部从相应的凹部突出，来形成多个半导体图案，在所述多个凹部中的每个凹部内所述半导体图案限定空隙的上表面；以及

将所述多个半导体图案用作籽层，外延生长在所述氧化物层上延伸的所述半导体层。

16.如权利要求15所述的方法，其中，形成所述多个半导体图案包括：

将所述半导体籽层的侧壁的在所述氧化物层和所述半导体籽层之间的所述界面处的所述部分用作所述籽层，在每个凹部内外延生长下部半导体图案，每个凹部内的所述下部半导体图案限定相应凹部内的所述空隙的所述上表面；以及

在每个凹部内，由相应凹部内的所述下部半导体图案，外延生长上部半导体图案。

17.如权利要求16所述的方法，其中：

在每个凹部内外延生长所述上部半导体图案包括生长从相应的凹部突出的所述上部半导体图案；以及

外延生长所述半导体层包括横向生长所述多个半导体图案的所述上部半导体图案，直到所述上部半导体图案中相邻的上部半导体图案彼此接触。

18.如权利要求15所述的方法，其中：

形成所述多个凹部包括在所述半导体籽层中形成所述多个凹部的下部；以及

所述多个凹部的所述下部每个具有大于3的长径比，从而每个空隙暴露所述半导体籽层的部分侧壁。

19.如权利要求15所述的方法，其中，所述半导体籽层的厚度在100nm到1μm的范围内。