CN103094314A - 在硅衬底上生长iii-氮化物的新方法 - Google Patents

在硅衬底上生长iii-氮化物的新方法 Download PDF

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Abstract

本发明涉及一种电路结构，包括衬底以及位于衬底上方的图案化介电层。该图案化介电层包括多个通孔；以及多个III族V族(III-V)化合物半导体层。该III-V族化合物半导体层包括通孔中的第一层、位于该第一层上方的第二层和介电层、以及位于该第二层上方的体层。本发明还提供了一种在硅衬底上生长III-氮化物的新方法。

Description

在硅衬底上生长III-氮化物的新方法
技术领域
本公开大体上涉及的是半导体电路制造工艺，并且更具体地涉及的是在硅衬底上形成III族V族(III-V)化合物半导体膜。
背景技术
近些年来，由于III族V族化合物半导体(通常称为III-V化合物半导体)(诸如，氮化镓(GaN)以及其相关的合金)在电子器件和光电器件上的良好应用，一直对其进行着认真的研究。许多III-V化合物半导体的大带隙和高电子饱和速度也使得其非常适用于高温和高速的功率电子器件。使用III-V化合物半导体的电压电子器件的特定实例包括高电子迁移率晶体管(HEMT)和其他异质结双极晶体管。使用III-V化合物半导体的电压光电器件的特定实例包括蓝色发光二极管、激光二极管以及紫外线(UV)光电检测器。
III-V化合物半导体GaN的外延生长膜被使用在这些器件中。可惜GaN外延膜必须生长在衬底上，而不能生长在GaN上，这是因为，在通常用于生长体晶体的温度下，氮的高平衡压力使得得到GaN体晶体非常困难。由于缺少可行的GaN衬底生长方法，所以通常将GaN外延地沉积在不同的衬底(诸如，硅、SiC以及蓝宝石(Al2O3))上。鉴于硅作为生长衬底的与其他生长衬底相比成本更低及其后续处理的性能，尤其将研究重点放在使用硅作为生长衬底。然而，在硅衬底上生长GaN膜也很困难，这是因为，硅的晶格常数和热膨胀率都不同于GaN。
在硅衬底上生长GaN膜所产生的大量压力可能导致衬底弯曲或损坏。这种弯曲可能产生多种不利影响。首先，在结晶质的GaN膜中可能产生或出现大量缺陷(脱位)。其次，所得到的GaN膜的厚度将不太均匀；从而导致最终的器件中产生非期望的电性能变化。再次，受到大量压力的GaN膜容易损坏。因此，为了克服上述缺陷，需要形成III-V化合物半导体膜的新方法。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种电路结构，包括：硅衬底；图案化介电层，位于所述硅衬底上方，并且直接与所述硅衬底的顶面相接触，所述图案化介电层包括穿过介电层的多个通孔，所述多个通孔被布置成六边形图案；纵向生长层，设置在所述衬底上方，并且位于所述图案化介电层中的所述通孔内；III族至V族(III-V)化合物半导体层的横向生长层，设置在所述纵向生长层和所述图案化介电层上方，从而在所述图案化介电层和所述纵向生长层上方形成连续的层；以及III-V族化合物半导体层的体层，位于所述横向生长层上方。
在该电路结构中，还包括：梯度III-V族超晶格层。
在该电路结构中，所述图案化介电层是热氧化硅层。
在该电路结构中，所述纵向生长层和所述横向生长层基本上由相同的材料构成。
在该电路结构中，所述通孔具有从大约2至大约5的纵横比。
在该电路结构中，每个通孔均与邻近的通孔间隔开大约2微米至大约5微米。
在该电路结构中，每个通孔的深度均为大约3000埃至大约5000埃。
在该电路结构中，每个通孔的直径均为大约1000埃至大约2000埃。
在该电路结构中，所述多个通孔在所述图案化介电层上的尺寸和间隔不同。
在该电路结构中，所述体层的厚度为大约0.5微米至大约3微米。
在该电路结构中，所述电路结构是发光二极管。
在该电路结构中，所述电路结构是高电子迁移率晶体管。
根据本发明的另一方面，提供了一种形成电路结构的方法，包括：提供硅晶圆；沉积介电层；图案化介电层，以形成穿过所述介电层的多个通孔，其中，布置为六边形的所述通孔的深度至少为3000埃；使用大约650摄氏度至大约950摄氏度的工艺温度外延生长纵向生长层，以充分填充所述通孔；使用大约1000摄氏度至大约1200摄氏度的工艺温度在所述纵向生长层和所述图案化介电层上方外延生长横向生长层；外延生长梯度III族至V族(III-V)化合物半导体层，所述III-V族化合物半导体层具有减小的铝浓度和增大的镓浓度；以及在所述梯度III-V族层上方外延生长氮化镓层。
在该方法中，沉积所述介电层包括：沉积热氧化硅层。
在该方法中，所述多个通孔具有大约2至大约5的纵横比。
在该方法中，外延生长所述纵向生长层所使用的工艺压力大于大约300Torr。
在该方法中，所述纵向生长层厚于所述介电层。
在该方法中，外延生长所述横向生长层所使用的工艺压力从大约10Torr至大约300Torr。
在该方法中，所述梯度III-V族层的厚度为大约0.5微米至大约3微米。
在该方法中，硅晶圆具有[111]的晶体定向。
附图说明
为了更全面地理解实施例及其优势，现将结合附图所进行的描述作为参考，其中：
图1和图2示出了形成III族V族半导体膜的现有技术工艺；
图3是示出了根据本公开的多个实施例的步骤的工艺流程图；以及
图4A至图4G是根据本公开的多个实施例的在制造阶段中的截面图；
图5A至图5B是根据本公开的多个实施例的电路结构产品的截面图；
图6A是根据本公开的多个实施例的功率晶体管器件的截面图；以及
图6B是根据本公开的多个实施例的发光二极管的截面图。
具体实施方式
下面，详细讨论本公开各实施例的制造和使用。然而，应该理解，本公开提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出了制造和使用本公开的具体方式，而不用于限制本公开的范围。
提供了形成III族V族(下文中称为III-V)半导体膜的新颖方法以及所得到的结构。在整个说明中，术语“III-V化合物半导体”涉及的是包括了至少一种III族元素和一种V族元素的化合物半导体材料。术语“III-N化合物半导体”指的是其中的V族元素是氮的III-V化合物半导体。示出了本发明的说明性实施例的制造阶段。本领域的技术人员将意识到，可以在所描述的阶段之前或之后进行其他制造步骤。在本发明的各个附图和说明性实施例中，类似的参考标号被用于表示类似的元件。
如果能够克服在硅衬底上生长GaN膜的困难，则对于GaN的生长而言，硅衬底由于其低成本、大直径、高结晶、高表面质量、可控的传导性以及高导热性是十分有吸引力的。使用硅衬底也使得GaN基的光电子器件容易与硅基的电子器件集成在一起。如所论述的那样，将厚III-N膜生长到几微米(例如，5微米)具有许多挑战，这些挑战包括CTE(III-N材料与硅之间的热膨胀系数)不匹配以及晶格常数不匹配。以前一种方案使用了多个由略微有所不同的材料形成的层来减小位于硅晶圆与III-V族化合物半导体层之间的界面上的应力。在硅晶圆的上面可以生长薄成核层。例如，可以在硅晶圆上生长厚度为大约150nm-300nm的氮化铝(AlN)层。可以在该成核层上生长梯度层。在一些情况下，梯度层可以具有铝含量减少而镓含量增加的浓度已读。该梯度层可以具有从大约500nm至1000nm的厚度，其最顶部大部分梯度变化成了氮化镓。在梯度层上沉积有体氮化镓层。可以通过在下面的层上产生较小界面应力而沉积该体氮化镓层，然而，可以将体氮化镓层仅沉积至大约3微米厚。更厚的体层仍旧会导致破损和额外的缺陷。
另一个以前的方案是外延横向生长(ELOG)技术。图1和图2示出了传统的ELOG技术。参考图1，提供衬底10。包含氮化物半导体(即，其中的V族元素是氮的III-V化合物半导体，诸如，GaN)的底层12形成在衬底10上。然后，在底层12上形成了介电掩模14。然后，外延生长III-V化合物半导体层16，其中，该生长包括纵向生长化合物以及横向生长化合物，该生长实际上产生了连续的III-V化合物层16。图2示出了ELOG技术的扩展，形成了额外的掩模层18，然后生长另一个III-V化合物层19。该生长再次包括纵向生长以及横向生长，使得III-V化合物层19实际上变成了连续的层。
图1和图2示了ELOG技术具有缺陷。首先，衬底中的硅可能与底层12中的氮相反应而形成氮化硅。非期望地形成的氮化硅在硅衬底10和底层12之间的界面上充当了非晶外涂层(amorphous overcoat)。由于氮化硅具有较高的电阻率，所以该非晶外涂层可能不利地影响随后生长的III-V化合物半导体膜的膜质量。另外，较高的电阻率还可能妨碍垂直器件的形成，其中，器件的两个接触件形成在与衬底10相对侧上。图2的这两种介电掩模技术需要执行两次外延生长工艺，这是因为，相同的外延室不能用于沉积和图案化第二介电掩模。因此，工艺中的晶圆要被加热和冷却两次或更多次，这增大了CTE的不匹配。
本发明提供了一种形成带有较小应变的III-V化合物半导体膜的结构和方法，并且由此提高了产量减少了缺陷。现参考图3，方法301的流程图在步骤303中提供了第一硅晶圆。该硅晶圆可以具有晶体密勒指数(Miller index)为[111]的晶体定向。该硅晶圆的厚度可以在大约600微米至大约1500微米之间。虽然更厚的硅晶圆更为坚固并且不易损坏，但当晶圆被冷却时，增大的体积则增大了弯曲。更薄的硅晶圆虽然可能遭受较小的弯曲，但却不太坚固。
在图3的步骤305中，沉积了介电层。图4B示出了在其上沉积了介电层103的衬底。该介电层的厚度可以从大约100nm至1000nm。该介电层可以是氧化硅、氮化硅、氮氧化硅或其他被选择来对抗外延生长的介电材料。在一个实例中，该介电层是使用热氧化、等离子体增强化学汽相沉积(PECVD)或高密度等离子体CVD(HDPCVD)沉积的氧化硅。
在步骤307中，对介电层进行图案化，从而形成多个穿过介电层的通孔。该图案化工艺包括沉积光刻胶，使用光刻技术在光刻胶中形成通孔图案，去除通孔上面的光刻胶的一部分以及蚀刻通孔直至硅晶圆。图4C示出了在其中形成了通孔105的介电层103。注意，该通孔暴露出了下面的硅晶圆101。
在图3的步骤309中，在通孔中外延生长了纵向生长层。通常，纵向生长层完全填充了通孔，同时纵向生长层的一些部分在通孔外。换言之，纵向生长层的部分可以比介电层更厚。然而，纵向生长层的一些部分可以比介电层更薄。如图4D所示，由于硅晶圆和纵向生长层的晶体定向，位于纵向生长层内部的脱位会产生侧向分量。因此，在适当地改变通孔的纵横比的情况下，大多数或所有的脱位109能够在通孔107的侧壁处结束并且不会传播到位于通孔107外面的体外延膜。
在特定的实施例中，使用低温外延工艺生长纵向生长层。该工艺可以是金属有机物CVD(MOCVD)、金属有机物汽相外延(MOVPE)、等离子体增强的CVD(PECVD)、远程等离子体增强CVD(RPCVD)、分子束外延(MBE)、氢化物汽相外延(HVPE)、氯化物汽相外延(Cl-VPE)以及液体汽相外延(LPE)。工艺温度可以为大约650摄氏度至大约950摄氏度。压力可以大于大约300Torr。纵向生长层可以是厚度与介电层相同或大致在介电层之上的氮化铝层。
重新参考图3，在步骤311中生长横向生长层。图4E示出了横向生长层111，该横向生长层的材料大体上与纵向生长层相同。在某些实施例中，横向生长层和纵向生长层都是氮化铝。
在步骤311的横向生长过程中，例如，在与纵向生长步骤309所不同的一系列工艺条件下横向生长氮化铝。工艺温度可以从大约1000摄氏度至大约1200摄氏度。压力可以在大约10Torr和大约300Torr之间。该横向生长层延续了不同通孔中的纵向生长并且将其相连接从而形成了连续层。一直持续该横向生长直到形成了连续的膜并且该连续膜的厚度从大约50nm至大约300nm(例如，厚度小于大约100nm)为止。如图4D所示，该横向生长层相对不具有纵向缺陷，这是因为，该缺陷无法传播过通孔的侧壁。横向生长层中的缺陷已被减少。实验结果示出，横向生长层中的缺陷密度可以在1E8/cm2或更低。
可以在相同的室或不同的室中形成纵向生长层和横向生长层。在一个室中，纵向生长工艺可以用于形成第一纵向生长层。由于横向生长工艺过程中的工艺温度要高得多，所以在形成横向生长层之前必须对该室进行加热。如果使用两个室，那么能够在不对室之间的处于工艺的晶圆进行明显冷却的情况下，在将处于工艺的晶圆保持在相对较高的温度下的同时转换处于工艺的晶圆。
根据各个实施例，使用具体的通孔图案将横向生长层变成连续的膜。图5A和图5B示出了介电层103和通孔105的图案。通孔具有基本上呈六边形或蜂巢状的布置。也就是说，除了边缘的通孔，每个通孔均具有6个邻近的通孔，这些通孔的中心到中心大致上是等距的。图5B中示出了该六边形布置。通孔可以是带有大致上呈圆形的开口的圆柱形。该通孔也可以具有有效直径与圆柱形通孔相同的、大致上呈矩形的开口或呈六边形的开口。
根据这些实施例，如通孔高度除以有效直径所限定的那样，六边形布置中的每个通孔均具有从大约2至大约5的纵横比。布置中的每个通孔与其相邻的通孔之间的间隔可以在大约2微米至大约5微米之间(边缘到边缘)。根据通孔的高度，在处在可以减小纵向脱位的纵横比的范围之内时，通孔的有效直径可以从大约200nm至大约5000nm。通孔可以具有垂直的侧壁或略微倾斜的侧壁。在根据设计或使用蚀刻工艺形成通孔的情况下会产生倾斜的侧壁。
在一个实例中，通孔是高度为大约400nm，直径为大约150nm的圆柱体。通孔的边缘到边缘间隔大约2微米。在该实例中，纵向生长方向是硅晶圆的[111]定向；横向方向是[11-2]和[-110]。
然而，还可以使用其他类型的布置，例如，四边形的布置。四边形的布置需要不同的通孔间隔，例如，通孔之间的间距应该更近，以便能够形成连续的横向生长层。
重新参考图3，在步骤313中外延生长了梯度III-V族层。该梯度III-V族层几乎没有缺陷并且在图4F中被示作为层113。该梯度III-V族层可以具有大约0.5微米至大约3微米的厚度。在一个实例中，梯度III-V族具有大约为2微米的厚度。
根据各个实施例，梯度III-V族层可以是带有AlGaN和Al(Ga)N超晶格的超晶格层。Al(Ga)N超晶格中的浓度可以限定为Alx(Ga1-x)N，其中，x值大于大约0.8并且最大为1。因此，Al(Ga)N超晶格可以具有数值为1的x值，使得该超晶格仅仅是AlN。可以通过将厚度大约为3nm-8nm(例如，或大约为5nm)的Al(Ga)N层和厚度大约为10nm-30nm(例如，或为大约20nm)的GaN层相互交替来形成该超晶格层。
在一些情况下，从梯度层的一面到另一面，镓的浓度可以有所增大。换言之，离AlN横向生长层最近的Al(Ga)N超晶格可能仅有少量镓或不含有镓，而离梯度层的顶部最近的Al(Ga)N超晶格可能仅有少量铝或不含有铝。可以使用金属有机物CVD(MOCVD)或金属有机物汽相外延(MOVPE)、分子束外延(MBE)、原子层沉积(ALD)、电子枪或溅射方法来形成超晶格层。
在其他实施例中，层113可以是从横向生长层侧到体氮化镓侧，镓的浓度增大而铝的浓度降低的梯度层。该浓度的变化在多个层中可以是梯度的或阶梯状的。在外延生长过程中，可以通过在不将晶圆工艺从室中去除的条件下通过接通或关闭多种气体以及改变流量和压力来实现该浓度变化。层113被用来减少体氮化镓和硅晶圆之间的CTE不匹配。
重新参考图3，在步骤315中，外延生III-V族层。图4G中将该体III-V族层示作为层115。体III-V族层可以是厚度在大约0.5微米和大约3微米之间或在大约1微米和5微米之间(例如，在大约3微米)的氮化镓(GaN)层。该体GaN层在高温条件下进行生长。该工艺可以是金属有机物CVD(MOCVD)、金属有机物汽相外延(MOVPE)、等离子体增强CVD(PECVD)、远程等离子体增强CVD(RP-CVD)、分子束外延(MBE)、氢化物汽相外延(HVPE)、氯化物汽相外延(Cl-VPE)以及液体汽相外延(LPE)。使用金属有机物汽相外延(MOVPE)使用了含镓前体以及含氮前体。该含镓的前体包括三甲基镓(TMG)、三乙基镓(TEG)或其他适当的化学药品。该含氮前体包括氨(NH3)、叔丁胺(TBAm)、苯肼或其他适当的化学药品。
根据被制造的器件，体GaN可以是掺杂的或非掺杂的。图6A示出的是根据本发明的多个实施例的功率晶体管500的实例。该功率晶体管器件500形成在硅衬底上，该硅衬底具有晶格定向[111]。体氮化镓层504是功率晶体管器件的沟道层，该功率晶体管可以是高电子迁移率晶体管(HEMT)。图6A示出的是体GaN层上面的有源层506。有源层506(还称为供体层，donor-supply layer)生长在沟道层504上。在沟道层504和供体层506之间限定了界面。二维电子气体(2-DEG)的载流子沟道508位于该界面处。在至少一个实施例中，该供体层506指的是氮化铝镓(AlGaN)层(还称为AlGaN层506)。可以通过MOVPE使用含铝前体、含镓前体以及含氮前体在GaN层上外延生长该AlGaN层。该含铝前体包括三甲基铝(TMA)、三乙基铝(TEA)或其他适当的化学药品。该含镓前体包括TMG、TEG或其他适当的化学药品。该含氮前体包括氨、TBAm、苯肼或其他适当的化学药品。AlGaN层506具有在大约5纳米至大约50纳米范围内的厚度。在其他实施例中，供体层506可以包括AlGaAs层或AIInP层。
带隙中断存在于AlGaN层506和GaN层504之间。AlGaN层506中的压电效应所产生的电子落入到GaN层504中，从而在GaN层504中产生了由高迁移率导电电子形成的非常薄的层508。该薄层508被称为二维电子气体(2-DEG)，从而形成了载流子沟道(也被称为载流子沟道508)。2-DEG的薄层508位于供体层506和GaN层504的界面上。因此，由于GaN层504是未掺杂或无意掺杂的并且电子可以不与杂质碰撞或碰撞大体上减少地自由运动，所以载流子沟道具有高电子迁移率。
半导体结构500还包括被设置在供体层506上并且被配置成与载流子沟道508电连接的源极部件510和漏极部件512。源极部件和漏极部件中的每个均包括相应的金属间化合物。该金属间化合物至少部分地嵌在供体层506和沟道层504的顶部中。在一个实例中，金属间化合物包括Al、Ti或Cu。在另一个实例中，该金属间化合物包括AlN、TiN、Al3Ti或AlTi2N。
可以通过在供体层506的凹部中构造图案金属层来形成该金属间化合物。然后，可以对图案金属层应用热退火工艺，使得金属层、供体层506以及GaN层504反应形成金属间化合物。该金属间化合物与位于供体层506和GaN层504处的载流子沟道508相接触。由于凹部形成在供体层506中，所以金属间化合物中的金属元素可以更深地扩散到供体层506和GaN层504中。该金属间化合物可以改善源极/漏极部件与载流子沟道508之间的电连接并且形成欧姆接触件。在一个实例中，该金属间化合物形成在供体层506的凹部中，因此该金属间化合物具有不平坦的顶面。在另一个实例中，金属间化合物覆盖了部分供体层506。
半导体结构500还包括设置在位于源极部件和漏极部件之间的供体层506上的栅极502。栅极502包括导电材料层，该导电材料层被作为栅电极，该栅电极被配置为电压偏置和电连接载流子沟道508。在各个实例中，导电材料层可以包括难熔金属或其化合物，例如，钨(W)、氮化钛(TiN)以及钽(Ta)。在一个实例中，栅极502直接设置在供体层506上。在另一个实例中，介电层(未示出)形成在栅极502和供体层506之间。介电层可以包括氧化硅(SiO2)、氮化硅(Si3N4)、氧化铝(Al2O3)、氧化钽(Ta2O5)、氧化钛(TiO2)、氧化锌(ZnO2)或氧化铪(HfO2)。介电层具有在大约3nm至大约500nm范围内的厚度。该介电层提供了用于防止栅极泄漏并且进一步改进器件开关速度的隔离。
半导体结构500还包括设置在栅极502和源极/漏极部件(即，金属间化合物)之间的绝缘层520。该绝缘层502覆盖着源极/漏极部件并且暴露出部分源极/漏极部件，从而形成了功能电路。栅极502至少部分地嵌入到绝缘层520中。
HEMT 500包括相对较厚的体氮化镓层，该体氮化镓层允许进行电压在百伏以上的高功率工作。沟道具有非常低的电阻率，该电阻率允许进行频率非常高的工作。与硅基和碳化硅基的器件相比，氮化镓基的HEMT的电性能更有利并且其成本非常有竞争力。特别地，低栅极电容和低开态电阻使其开关转换器的频率比与其相竞争的硅基晶体管的频率高得多。本发明提供了形成具有较小应变和较少缺陷的厚氮化镓层的结构和方法。
本发明的各个实施例还涉及了图6B所示的发光二极管(LED)。LED600形成在硅衬底601上，该硅衬底可以具有晶格定向[111]。在硅衬底上面的是图案化层603。结合图3的步骤305和307公开了图案化层603的沉积步骤和图案化步骤。对垂直器件而言，有利的是使用导电材料来代替层603的介电材料，使得图案化层603也具有了垂直光电器件中的导电载流子的功能，在该垂直光电器件中，在衬底的相对侧上形成两个接触件。然而，层603的材料是抗外延生长的。
III-V族半导体材料(例如，AlN)的纵向生长层605被嵌入到图案化层603中。横向生长层607在纵向生长层605上方生长并且完全覆盖了图案化层603，从而形成了连续的外延膜。然后，如借助图4的步骤313所描述的那样，在横向生长层上方形成了梯度的III-V族层609(例如，AlGaN膜)或III-V族的超晶格层609(例如，Al(Ga)N超晶格层)。在梯度III-V族层上方生长了体III-V层611，例如，氮化镓膜。根据LED的类型，体氮化镓膜611可以是n掺杂的或p掺杂的。在外延生长过程中通过添加掺杂剂来生长该掺杂的氮化镓膜。掺杂剂的类型和浓度决定了掺杂剂的数量。与HEMT的体氮化镓层相比，LED的体氮化镓层可以具有不同的要求。除了掺杂剂不同外，使用在相应器件中的体氮化镓膜的厚度也是不同的。
在掺杂氮化镓层上，形成多量子阱(MQW)层613包括交替地(或周期性地)形成有源材料层。根据在工作过程中LED所发射的颜色，在这些交替层中包括有不同的材料，例如，用于蓝色LED的氮化镓和氮化铟镓。在一个实施例中，MQW层613包括有十个氮化镓层和十个氮化铟镓层，其中，一个氮化铟镓层形成在氮化镓层上，而另一个氮化镓层形成在该氮化铟镓层上，以此类推。该结构的发光效率取决于交替层的数量和厚度。MQW层613的厚度可以大约为10nm-2000nm，大约为100nm-1000nm或例如，大约为100nm。
在MWQ层613上形成了另一个掺杂III-V族层615。该掺杂层具有与掺杂体氮化硅膜611相反的掺杂传导性。MQW层613和掺杂层615被图案化并且向下对其进行蚀刻或蚀刻到掺杂体氮化镓层611中，以限定出接触焊盘117的区域。应该注意，可以在MQW侧壁和接触焊盘617之间添加隔离材料，从而将其电隔离。如果体氮化镓层611具有n型的掺杂传导性，那么接触焊盘617就是n型的接触件。如果体氮化镓层具有p型的传导性，那么接触焊盘就是p型的接触件。可以在形成其他接触焊盘619之前在掺杂层615上方添加额外的材料层。接触焊盘617和619都可以由一个或多个金属和其他导电材料的层形成。在一些LED中，将引线与外部终端中的接触焊盘相接合。当通过引线在接触焊盘之间施加电压时，LED发光。其他接触方法包括金属接合和倒装芯片接合。在其他实施例中，在形成垂直芯片时将接触件形成在LED的相对侧上。在形成垂直芯片时，可以通过金属接合、焊接或引线接合将接触件与终端相接合，该终端与电源相连接。
本发明的实施例可以具有其他变型。例如，可以形成III-V族化合物半导体层的一个或多个层来进一步改善所得到的III-V族化合物半导体层的质量或图案化层可以包括一个以上的层。本公开的某些实施例具有多个有利特征。当在一些环境中分别生长纵向生长层和横向生长层时，可以使用不同的工艺条件。纵向生长导致在横向生长层中产生一些纵向脱位。也可以使用图案化层和超晶格层来减小晶格不匹配应变。由此改进了III-V族化合物半导体层的质量。
尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。

Claims (10)

1.一种电路结构，包括：
硅衬底；
图案化介电层，位于所述硅衬底上方，并且直接与所述硅衬底的顶面相接触，所述图案化介电层包括穿过介电层的多个通孔，所述多个通孔被布置成六边形图案；
纵向生长层，设置在所述衬底上方，并且位于所述图案化介电层中的所述通孔内；
III族至V族(III-V)化合物半导体层的横向生长层，设置在所述纵向生长层和所述图案化介电层上方，从而在所述图案化介电层和所述纵向生长层上方形成连续的层；以及
III-V族化合物半导体层的体层，位于所述横向生长层上方。
2.根据权利要求1所述的电路结构，还包括：梯度III-V族超晶格层。
3.根据权利要求1所述的电路结构，其中，所述图案化介电层是热氧化硅层。
4.根据权利要求1所述的电路结构，其中，所述纵向生长层和所述横向生长层基本上由相同的材料构成。
5.根据权利要求1所述的电路结构，其中，所述通孔具有从大约2至大约5的纵横比。
6.根据权利要求5所述的电路结构，其中，每个通孔均与邻近的通孔间隔开大约2微米至大约5微米。
7.根据权利要5所述的电路结构，其中，每个通孔的深度均为大约3000埃至大约5000埃。
8.根据权利要求5所述的电路结构，其中，每个通孔的直径均为大约1000埃至大约2000埃。
9.根据权利要求5所述的电路结构，其中，所述多个通孔在所述图案化介电层上的尺寸和间隔不同。
10.一种形成电路结构的方法，包括：
提供硅晶圆；
沉积介电层；
图案化介电层，以形成穿过所述介电层的多个通孔，其中，布置为六边形的所述通孔的深度至少为3000埃；
使用大约650摄氏度至大约950摄氏度的工艺温度外延生长纵向生长层，以充分填充所述通孔；
使用大约1000摄氏度至大约1200摄氏度的工艺温度在所述纵向生长层和所述图案化介电层上方外延生长横向生长层；
外延生长梯度III族至V族(III-V)化合物半导体层，所述III-V族化合物半导体层具有减小的铝浓度和增大的镓浓度；以及
在所述梯度III-V族层上方外延生长氮化镓层。
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