JP2000357741A - チップレイアウト方法 - Google Patents

Abstract

(57)【要約】 【課題】 配線の自由度を向上させ、且つマクロとして
の規則論理が持つ本来の特性を引き出すためのチップレ
イアウト方法を提供することにある。 【解決手段】 チップのフロアプランを作成する第１ス
テップ（Ｓ１１）と、得られたフロアプランに基づいて
配置配線の制約条件を割り出し、それに基づいて個別マ
クロ内の配置配線情報を得る第２ステップ（Ｓ１２）
と、上記チップフロアプランに上記個別マクロ配置配線
情報を取り込む第３ステップ（Ｓ１３）と、その情報に
基づいてチップ全体の一括配置配線を行う第４ステップ
（Ｓ１４）とを設け、個別マクロレイアウト時に予めチ
ップレイアウト上の配置位置を決定することでチップと
しての配置配線の制約条件取り込んだ形で個別マクロレ
イアウトを行うことで、チップ全体としての配線効率の
向上を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、チップレイアウト
技術に関し、例えばＣＡＤ（コンピュータ・エイディッ
ド・デザイン）やＤＡ（デザイン・オートメーション）
を用いた自動配置配線に適用して有効な技術に関する。

【０００２】

【従来の技術】機能セル方式のＬＳＩは、人手設計方式
の開発期間を短縮するために用いられるもので、マクロ
方式とも称される。人手によって設計されデータベース
に登録されているマクロや、あるいは対象となるカスタ
ムＬＳＩ専用の機能ブロックを設計し、それらのセルを
人手若しくはＣＡＤなどによって自動配置配線する方式
である。ＲＡＭ、ＲＯＭ、ＰＬＡなどのアレー状機能ブ
ロックのみならず、手書き設計されたＡＬＵなどのブロ
ックも取り扱うことができる。

【０００３】尚、セル配置配線の自動化技術について記
載された文献の例としては、「２２ｎｄ Ｄｅｓｉｇｎ
Ａｕｔｏｍａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ（１９
８５）ＰＰ１２４−１３０（アイ・イー・イー・デザイ
ン・オートメーション・コンファレンス２２回（１９８
５）第１２４頁から第１３０頁」、及び「情報処理学会
第３６回（１９８８年前期）全国大会第２０２５頁から
２０２６頁」がある。

【０００４】

【発明が解決しようとする課題】チップレイアウト方法
として、ビルディングブロック方式と、一括レイアウト
方式とを挙げることができる。

【０００５】ビルディングブロック方式では、先ず機能
モジュールの全てをマクロとして配置してから、このマ
クロ間の配線を行う。この方式ではマクロ特性が保証さ
れるが、マクロ配置の空き領域を使ってマクロ間の配線
が行われるため、配線ネックのおそれがある。つまり、
ビルディングブロック方式の場合、マクロとして定義さ
れた領域全てが配線対象外（配線禁止領域）として扱わ
れ、特に、人手を掛けない限り、そのマクロ上を配線が
通過することはできない。それは配線効率の低下を招
く。また、タイミングドリブンなどの特性考慮配線がで
きないために、チップ特性の向上を阻害することが考え
られる。

【０００６】また、一括レイアウト方式では、グルーロ
ジックの特性を十分に保証することができないが、配線
が一括で行われることから配線の難易度が下がり、配線
をスムースに行うことができる。

【０００７】このように、自動配置配線でセル情報をマ
クロとして扱うと、配線および配置の効率が悪化する。
またそうかといって、マクロを一般のプリミティブセル
として扱って一括レイアウトする場合には、マクロとし
ての規則論理が持つ本来の特性を引き出すことができな
い。

【０００８】本発明の目的は、配線の自由度を向上さ
せ、且つマクロとしての規則論理が持つ本来の特性を引
き出すためのチップレイアウト方法を提供することにあ
る。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、第１手段として、個別マクロの
チップ上の配置位置を決定するステップ（Ｓ１１）と、
決定された配置位置に基づいてチップとしての配置配線
の制約条件を取り込んで個別マクロ内の配置配線を行う
ステップ（Ｓ１２，Ｓ１３）と、上記個別マクロの配置
配線情報を取り込んでチップ全体の配置配線を行うステ
ップ（Ｓ１４）とを設ける。

【００１１】上記した手段によれば、個別マクロレイア
ウト時に、予めチップレイアウト上の配置位置を決定す
ることによって、チップとしての配置配線の制約条件を
取り込んだ形での個別マクロレイアウト行われるため、
個別マクロは、チップ全体とは別にマクロセルの配置配
線の段階で良好な特性が得られるようにレイアウト可能
であり、そしてその情報を取り込んで全体の配置配線を
行う場合においては上記制約条件が既に反映されている
ことから、チップ全体としての配線効率の低下を招かな
いで済む。このことが、配線の自由度を向上させ、且つ
マクロとしての規則論理が持つ本来の特性を引き出す。

【００１２】第２手段として、チップのフロアプランを
作成する第１ステップ（Ｓ１１）と、上記第１ステップ
で得られたフロアプランに基づいて配置配線の制約条件
を割り出し、それに基づいて個別マクロ内の配置配線情
報を得る第２ステップ（Ｓ１２）と、上記第１ステップ
でのチップフロアプランに、上記第２ステップで作成さ
れた個別マクロ配置配線情報を取り込む第３ステップ
（Ｓ１３）と、上記第３ステップで得られた情報に基づ
いてチップ全体の一括配置配線を行う第４ステップ（Ｓ
１４）とを設ける。

【００１３】上記した手段によれば、個別マクロレイア
ウト時に、予めチップレイアウト上の配置位置を決定す
ることによって、チップとしての配置配線の制約条件を
取り込んだ形での個別マクロレイアウト行われるため、
個別マクロでの特性は、上記第１手段の場合と同様に、
チップ全体とは別にマクロセルの配置配線の段階で良好
な特性が得られるようにレイアウト可能であり、そして
その情報を取り込んで全体の配置配線を行う場合におい
ては上記制約条件が既に反映されていることから、チッ
プ全体としての配線効率の低下を招かないで済む。この
ことが、配線の自由度を向上させ、且つマクロとしての
規則論理が持つ本来の特性を引き出す。

【００１４】このとき、上記第１ステップには、チップ
上のマクロ配置を行うステップ（Ｓ１１１）と、チップ
上の電源配線を行うステップ（Ｓ１１２）と、論理階層
毎のフロアプランを作成するステップ（Ｓ１１３）とを
含めることができる。

【００１５】上記第２ステップには、上記第１ステップ
で得られたフロアプランに基づいて配置禁止領域及び配
線禁止領域を割り出し、それに基づいて個別マクロの配
置配線を行うステップ（Ｓ１２１）と、この配置配線完
了後に特性係数の抽出を行うステップ（Ｓ１２２）と、
抽出された特性係数が目標値に到達するまでチューニン
グするステップ（Ｓ１２３，Ｓ１２４）と、チューニン
グ後に配置配線情報を優先配置配線情報として取り出す
ステップ（Ｓ１２５）とを含めることができる。

【００１６】個別マクロを中心に考え、しかもチップ面
積も保証するためには、上記第３ステップとして、上記
第１ステップでのチップフロアプランに、上記第２ステ
ップで作成された個別マクロ配置配線情報を取り込んだ
後に（Ｓ１３１）、上記第２ステップで得られた配置配
線情報が配置条件を満たしているか否かの判別を行うス
テップ（Ｓ１３２）と、この判別結果に基づいて全体フ
ロアプラン上の変更を行いチップとしての整合性を持た
せるステップ（Ｓ１３４）とを含めるとよい。

【００１７】また、作業工数の低減を図るためには、上
記第３ステップとして、上記第１ステップでのチップフ
ロアプランに、上記第２ステップで作成された個別マク
ロ配置配線情報を取り込んだ後に（Ｓ１３１）、上記第
２ステップで得られた配置配線情報が配置条件を満たし
ているか否かの判別を行うステップ（Ｓ１３２）と、こ
の判別結果に基づいて、全体フロアプランの変更を行う
ことなく配置配線禁止領域の緩衝領域を設定するステッ
プ（Ｓ１３５）とを含めるとよい。

【００１８】

【発明の実施の形態】図１には本発明にかかるチップレ
イアウト方法の基本的な流れが示される。

【００１９】先ず、チップフロアプランの作成が行われ
（Ｓ１１）、上記第１ステップで得られたフロアプラン
に基づいて配置配線の制約条件が割り出され、それに基
づいて個別マクロ内の配置配線情報が得られる（Ｓ１
２）。次に、上記ステップＳ１１で作成されたチップフ
ロアプランに、上記ステップＳ１２で作成された個別マ
クロ配置配線情報が取り込まれ（Ｓ１３）、そして、ス
テップＳ１３で得られた情報に基づいてチップ全体の一
括配置配線が行われる（Ｓ１４）。個別マクロは、チッ
プ全体とは別にマクロセルの配置配線の段階で良好な特
性が得られるようにレイアウト可能であり、そしてその
情報を取り込んで全体の配置配線が行われることによ
り、制約条件を反映させてチップ全体としての配線効率
の低下を招かないようにしている。

【００２０】図８には、上記ステップＳ１１での詳細な
処理の流れが示される。

【００２１】先ず、チップ上のマクロ配置が行われる
（Ｓ１１１）。ここで配置されるマクロは、チップとは
レイアウトルールが異なり一括配置配線を行うことがで
きないものが対象とされる。次に、チップ上の電源配線
が行われる（Ｓ１１２）。チップ上の電源配線には、チ
ップ周回配線、マクロ周回配線、及び電源補強幹線が含
まれる。そして論理階層毎のフロアプランが作成される
（Ｓ１１３）。このときに、レイアウトルールがチップ
全体と同一のマクロの配置開始点も決定される。

【００２２】図９には、上記ステップＳ１２での詳細な
処理の流れが示される。

【００２３】先ず、上記ステップＳ１１で作成されたフ
ロアプランに基づいて、制約条件が割り出され、それに
基づいて個別マクロレイアウトが行われる（Ｓ１２
１）。ここで、制約条件には、特に制限されないが、チ
ップ電源幹線による制約、特殊配線通過による制約、マ
クロ間の接続状況によるマクロ端子決定に対する制約
（マクロ接続用入出力セル配置位置制約）が含まれる。

【００２４】上記ステップＳ１２１での個別マクロレイ
アウトの完了後に、そのマクロの特性係数の抽出が行わ
れる（Ｓ１２２）。そして、抽出された特性係数が目標
の数値に達したか否かの判別が行われる（Ｓ１２３）。
この判別において、目標値に達していない（ＮＯ）と判
断された場合には、チューニングが行われ（Ｓ１２
４）、再び特性係数の抽出が行われ（Ｓ１２２）、抽出
された特性係数が目標の数値に達したか否かの判別が行
われる（Ｓ１２３）。上記ステップＳ１２３の判別にお
いて、抽出された特性係数が目標の数値に達した（ＹＥ
Ｓ）と判断された場合には、個別マクロの配置配線情報
が優先配置配線情報として取り出される（Ｓ１２５）。
ここでの優先配置配線情報には、配置固定情報、及び人
手配線情報が含まれる。そしてこのときにマクロ端子と
して定義されている配線、特に外部との接続用に定義さ
れている配線は、配線情報から削除される。

【００２５】図１０には、上記ステップＳ１３での詳細
な処理の流れが示される。

【００２６】先ず、上記ステップＳ１１で作成されたチ
ップフロアプランに、上記ステップＳ１２で作成された
個別マクロ配置配線情報が取り込まれ（Ｓ１３１）、配
置条件を満足しているか否かの判別が行われる（Ｓ１３
２）。この判別において、配置条件を満足している（Ｙ
ＥＳ）と判断された場合には、上記ステップＳ１４の処
理に移行される。しかし、上記ステップＳ１３２の判別
において配置条件を満足していない（ＮＯ）と判断され
た場合には、フロアプランの変更を行うか否かの判別が
行われる（Ｓ１３３）。この判別において、個別マクロ
を中心に考え、且つチップ面積も保証するため、フロア
プランの変更を行う（ＹＥＳ）と判断された場合にはフ
ロアプランを変更し（Ｓ１３４）、再び配置条件を満足
しているか否かの判別が行われる（Ｓ１３２）。また、
上記ステップＳ１３３の判別においてフロアプランの変
更を行わない（ＮＯ）と判断された場合には、配置配線
禁止領域の緩衝領域を設定する（Ｓ１３５）。上記ステ
ップＳ１３４でのフロアプランの変更を行わない場合に
は、その分、作業工数を低減させることができる。

【００２７】図１１には、上記ステップＳ１４での詳細
な処理の流れが示される。

【００２８】先ず、配置固定情報に基づいて一般セルの
配置が行われる（Ｓ１４１）。ここで、タイミングドリ
ブン配置及びパワードリブン配置が実行される。

【００２９】タイミングドリブン配置では、いままで、
マクロとして定義されていたパスが、セルレベルまで考
慮可能になるため、タイミングの精度が向上する。

【００３０】パワードリブン配置についても上記タイミ
ングドリブン配置の場合と同様のことがいえる。一般に
は電力の消費ポイントがマクロの中心として定義される
ため、実際のボルテージドロップがどこなのか特定する
ことができない。これを一括で処理することによって、
固定配置セル周辺の電圧を考慮して配置することが可能
になり、より高品質な配置が実現できるようになる。

【００３１】次に、個別マクロの情報を人手配線情報と
して取り込み（Ｓ１４２）、全配線の配線処理が行われ
る（Ｓ１４３）。このとき、タイミングドリブン配線及
びゼロスキュー配線が実行される。タイミングドリブン
配線及びゼロスキュー配線ともにマクロのエッジ（マク
ロ端子）を目標に配線するのではなく、実際セルの入力
端子若しくは出力端子をターゲットにできるため、配線
レベルでの配線精度が向上する。

【００３２】図２（ａ），（ｂ）には、レイアウトされ
たチップが示される。このチップ４０は特に制限されな
いが、公知の半導体集積回路製造技術によって形成され
るマイクロコンピュータとされる。

【００３３】同図（ａ）は本発明を適用しない場合、同
図（ｂ）は本発明を適用した場合である。チップ４０に
は複数のマクロが配置される。複数のマクロには、特に
制限されないが、異電位マクロ３１、ハッチングが付さ
れたキャッシュマクロ３２、及びデータパスモジュール
２１〜２７が含まれる。

【００３４】図２（ａ）に示される場合、データパスモ
ジュール２１〜２７が配置され、それを包囲するように
周回電源及びマクロリング電源が形成される。この周回
電源及びマクロリング電源が形成されるため、データパ
スモジュール２１〜２７同士が密着されるようにレイア
ウトすることはできない。それに対して、図１に示され
る手順に従ってレイアウトされた場合には、ステップＳ
１２１の制約条件の割り出しにおいて、データパスモジ
ュール２１〜２７上をチップ縦電源幹線やチップ横電源
幹線が通過するのを前提に制約条件が決定されることに
より、データパスモジュール２１〜２７上をチップ縦電
源幹線やチップ横電源幹線を通過させることができるの
で、データパスモジュール２１〜２７を包囲するように
周回電源及びマクロリング電源を形成する必要がなくな
る。この結果、ステップＳ１４の全体一括配置配線で
は、データパスモジュール２１〜２７同士が密着される
ようにレイアウトすることができ、それにより、３０で
示されるような新たなセル配置可能領域を作ることがで
きる。

【００３５】また、上記配置可能領域３０を作らないよ
うにすることで、チップサイズの縮小化を図っても良
い。つまり、図２において配置可能領域３０を省略する
ことで、その分、チップ面積の縮小化を図ることができ
る。

【００３６】図３（ａ），（ｂ）には上記配置可能領域
３０を省略する場合の例が示される。

【００３７】図３（ａ）は図２（ａ）の場合と同様に、
データパスモジュール２１〜２７が配置され、それを包
囲するように周回電源及びマクロリング電源が形成され
る。

【００３８】それに対して、図１に示される手順に従っ
てレイアウトされた場合には、上記ステップＳ１２１の
制約条件の割り出しにおいて、データパスモジュール２
１〜２７上をチップ縦電源幹線やチップ横電源幹線が通
過するのを前提に制約条件が決定されることにより、デ
ータパスモジュール２１〜２７上をチップ縦電源幹線や
チップ横電源幹線を通過させることができるので、デー
タパスモジュール２１〜２７を包囲するように周回電源
及びマクロリング電源を形成する必要がなくなる。そし
てステップＳ１３４のフロアプランの変更において、デ
ータパスモジュール２１〜２７同士が密着されるように
レイアウトすると、図３（ｂ）に示されるように、チッ
プ面積の縮小を図ることができる。

【００３９】図４（ａ），（ｂ）には、クリティカルパ
ス経路の短縮例が示される。

【００４０】同図（ａ）は本発明を適用しない場合、同
図（ｂ）は本発明を適用した場合である。

【００４１】同図（ａ）に示される場合には、端子Ｔ
１，Ｔ２を結合するための信号配線（クリティカルパ
ス）Ｌ１は、データパスモジュール２１，２２を迂回し
て配線される。同様に、端子Ｔ３，Ｔ４を結合するため
の信号配線（クリティカルパス）Ｌ２は、データパスモ
ジュール２６，２７を迂回して配線される。

【００４２】これに対して、図１に示される手順に従っ
てレイアウトされた場合には、ステップＳ１２１の制約
条件の割り出しにおいてデータパスモジュール２１，２
２，２６，２７上をクリティカルパスが通過するのを前
提に制約条件が設定されることにより、クリティカルパ
スの短縮を図ることができる。すなわち、同図（ｂ）に
示されるように、端子Ｔ１，Ｔ２を結合するための信号
配線Ｌ１が、データパスモジュール２１を通過できるこ
とから迂回の必要が無くなり、配線長の短縮化を図るこ
とができ、同様に端子Ｔ３，Ｔ４を結合するための信号
配線Ｌ２も、データパスモジュール２６，２７を通過で
きることから迂回の必要が無くなり、配線長の短縮化を
図ることができる。信号配線の短縮化は、そこでの信号
遅延量の減少を図ることができる。

【００４３】図５（ａ），（ｂ）にはマクロにおける入
出力端子の最適化例が示される。

【００４４】同図（ａ）は本発明を適用しない場合、同
図（ｂ）は本発明を適用した場合である。

【００４５】図５（ａ）に示される場合、チップ一括配
線時に配線対象とされる端子Ｔ５，Ｔ６との関係で、マ
クロ５１内の配線パターンＬ４や、マクロ５２内の配線
パターンＬ５が比較的長くなる場合がある。

【００４６】これに対して、図１に示される手順に従っ
てレイアウトされた場合には、ステップＳ１２のマクロ
の個別配置配線の実行において、図５（ｂ）に示される
ように、個別マクロに設定される仮端子Ｔ７，Ｔ８の配
置個所をマクロ内部論理回路との関係で最適化すること
により、チップ一括配線パターンＬ３により結合された
場合に、マクロ内の無駄な配線が減少された分、配線長
の短縮化が達成され、信号遅延量の減少を図ることがで
きる。尚、ステップＳ１１のフロアプランの作成におい
てチップ上のマクロの配置位置関係が決定済みであるた
め、ステップＳ１２の個別マクロ設計時においては、マ
クロ上の仮端子決定を容易に行うことができる。

【００４７】図６（ａ），（ｂ）は電圧降下調整例が示
される。

【００４８】同図（ａ）は本発明を適用しない場合、同
図（ｂ）は本発明を適用した場合である。

【００４９】マクロは一般セルと同等に扱うことができ
るため、電力考慮配置を行う場合、電圧幹線間の電圧降
下を詳細に考慮することができる。

【００５０】例えば図６（ａ）に示されるように、マク
ロとして配置情報を取り込んだときは、消費電圧ノード
を一点でしか定義できない。仮に消費電圧ノードに複数
点定義した場合も、それは仮想的にならざるを得ないた
め、マクロ辺側のプリミティブセル配置時にはマクロの
消費電力は一般的に考慮されない。

【００５１】それに対して図１に示される処理手順に従
えば、ステップＳ１２の制約条件の割り出しにおいて、
マクロ内部の活性化率が高い箇所については、全体の配
置時に一般のプリミティブセルが配置されないように考
慮可能となる。つまり、チップ縦電源幹線間に配置され
るセルのトータル電圧降下を考える場合、マクロ内の個
別セルが考慮対象として計算されるため活性化率が高い
セル（クロックドバイバーや、フリップフロップなど）
の集中している箇所の近傍にはセルを配置しないように
上記ステップＳ１２１での制約条件を設定することによ
り、電圧降下をトータル的に押さえることが可能とな
る。尚、プリミティブセルは各々消費電力をデータとし
て持つため、各電源幹線間での電圧降下情報は容易に得
られる。

【００５２】次に、緩衝領域が使用される場合について
説明する。

【００５３】図７（ａ），（ｂ）は緩衝領域の使用例が
示される。

【００５４】同図（ａ）は全てのマクロが制約を守った
場合、同図（ｂ）は一部のマクロが制約を守らなかった
場合である。

【００５５】マクロは、一括配置配線で処理され、事前
に与えられたチップレイアウトの条件に基づいて個別的
にレイアウトされる。マクロの全てが制約を守るなら
ば、図７（ａ）に示されるようにオーバーヘッド無しで
配線されるが、この条件を満足しない場合でも最小配置
オーバーヘッドでチップ上に取り込むことができる。つ
まり、図７（ｂ）に示されるように、マクロとの境界上
に緩衝領域７１，７２を設けることで、配置配線領域の
減少を防ぐことができる。ここで、緩衝領域７１，７２
は電源配線調整用とされ、ステップＳ１３３の判別にお
いて、フロアプランの変更を行うか否かの判別におい
て、変更しない（ＮＯ）と判断された場合に設定される
（Ｓ１３５）。

【００５６】上記した例によれば、以下の作用効果を得
ることができる。

【００５７】（１）個別マクロレイアウト時に、予めチ
ップレイアウト上の配置位置を決定することによってチ
ップとしての配置配線の制約条件を取り込んだ形での個
別マクロレイアウト行われるため、個別マクロでの特性
は、チップ全体とは別にマクロセルの配置配線の段階で
良好な特性が得られるようにレイアウト可能であり、そ
してその情報を取り込んで全体の配置配線を行う場合に
おいては上記制約条件が既に反映されていることから、
チップ全体としての配線効率の低下を招かないで済み、
それによって、配線の自由度を向上させ、且つマクロと
しての規則論理が持つ本来の特性を引き出すことができ
る。

【００５８】（２）特に、ステップＳ１２１の制約条件
の割り出しにおいて、データパスモジュール２１〜２７
上をチップ縦電源幹線やチップ横電源幹線が通過するの
を前提に制約条件が決定されることにより、データパス
モジュール２１〜２７上をチップ縦電源幹線やチップ横
電源幹線を通過させることができるので、データパスモ
ジュール２１〜２７を包囲するように周回電源及びマク
ロリング電源を形成する必要がなくなり、ステップＳ１
４の全体一括配置配線においてデータパスモジュール２
１〜２７同士が密着されるようにレイアウトすることが
できるので、新たなセル配置可能領域３０を作ることが
できる。また、上記配置可能領域３０を作らないように
することで、チップサイズの縮小化を図ることもでき
る。

【００５９】（３）ステップＳ１２１の制約条件の割り
出しにおいてデータパスモジュール２１，２２，２６，
２７上をクリティカルパスが通過するのを前提に制約条
件が設定されることにより、クリティカルパスの短縮を
図ることができる。

【００６０】（４）ステップＳ１２のマクロの個別配置
配線の実行において、図５（ｂ）に示されるように、個
別マクロに設定される仮端子Ｔ７，Ｔ８の配置個所をマ
クロ内部論理回路との関係で最適化することにより、チ
ップ一括配線パターンＬ３により結合された場合に、マ
クロ内の無駄な配線が減少された分、配線長の短縮化が
達成され、信号遅延量の減少を図ることができる。

【００６１】（５）マクロ内の個別セルが考慮対象とし
て計算されるため活性化率が高いセル（クロックドバイ
バーや、フリップフロップなど）の集中している箇所の
近傍にはセルを配置しないように上記ステップＳ１２１
での制約条件を設定することにより、電圧降下をトータ
ル的に押さえることが可能となる。

【００６２】（６）マクロの一部が制約条件を守らなか
った場合においても、図７（ｂ）に示されるように、マ
クロとの境界上に緩衝領域７１，７２を設けることで、
配置配線領域の減少を防ぐことができる。

【００６３】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。

【００６４】例えば、個別マクロ設計時において、ビル
ディングブロックを作成するような外部端子位置を考慮
する必要がない。つまり、最終的に、マクロ外部と最終
端のセルとの配線は削除されためにどの辺に端子を設定
するか考えなくてよい。マクロの外部と最終端の配線を
行う理由は、最低限最終端までの配線チャネル配線は保
証されていることを証明するためである。

【００６５】マクロを通常セルとして扱うため、マクロ
が配置されている領域に未使用領域がある場合は、その
領域を通常の論理セルの配置領域として利用できる。

【００６６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロコンピュータのレイアウトに適用した場合について説
明したが、本発明はそれに限定されるものではなく、各
種半導体集積回路のレイアウトに適用することができ
る。

【００６７】本発明は、少なくともマクロの配置配線を
行うことを条件に適用することができる。

【００６８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００６９】すなわち、個別マクロレイアウト時に、予
めチップレイアウト上の配置位置を決定することによっ
て、チップとしての配置配線の制約条件を取り込んだ形
での個別マクロレイアウト行われるため、個別マクロ
は、チップ全体とは別にマクロセルの配置配線の段階で
良好な特性が得られるようにレイアウト可能であり、そ
してその情報を取り込んで全体の配置配線を行う場合に
おいては制約条件が既に反映されていることから、チッ
プ全体としての配線効率の低下を招かないで済む。それ
により、配線の自由度を向上させ、且つマクロとしての
規則論理が持つ本来の特性を引き出すことができる。

【図面の簡単な説明】

【図１】本発明にかかるセルレイアウト方法の一例のフ
ローチャートである。

【図２】上記セルレイアウト方法におけるチップ配置可
能領域拡大例の説明図である。

【図３】上記セルレイアウト方法におけるチップ面積縮
小例の説明図である。

【図４】上記セルレイアウト方法におけるクリティカル
パス経路短縮例の説明図である。

【図５】上記セルレイアウト方法における入出力端子の
最適化の説明図である。

【図６】上記セルレイアウト方法における電圧降下調整
例の説明図である。

【図７】上記セルレイアウト方法において制約が守れた
場合と守れなかった場合の説明図である。

【図８】図１における主要部の詳細な処理の流れを示す
フローチャートである。

【図９】図１における主要部の詳細な処理の流れを示す
フローチャートである。

【図１０】図１における主要部の詳細な処理の流れを示
すフローチャートである。

【図１１】図１における主要部の詳細な処理の流れを示
すフローチャートである。

【符号の説明】

２１〜２７ データパスモジュール ３１ 異電位マクロ ３２ キャッシュマクロ ４０ チップ Ｔ１〜Ｔ８ 端子 Ｌ１，Ｌ２ 信号配線 Ｌ３ チップ一括配線パターン Ｌ４，Ｌ５ マクロ内配線パターン

───────────────────────────────────────────────────── フロントページの続き (72)発明者 木村 光行 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 野崎 真司 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 新田 祐介 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 井上 一紀 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5B046 AA08 BA05 BA06 5F064 DD03 DD04 DD25 EE03 EE08 EE24 EE52 HH06 HH10

Claims (6)

【特許請求の範囲】
1. 【請求項１】 個別マクロのチップ上の配置位置を決定
   するステップと、 決定された配置位置に基づいてチップとしての配置配線
   の制約条件を取り込んで個別マクロ内の配置配線を行う
   ステップと、 上記個別マクロの配置配線情報を取り込んでチップ全体
   の配置配線を行うステップと、 を含むことを特徴とするチップレイアウト方法。
2. 【請求項２】 チップのフロアプランを作成する第１ス
   テップと、 上記第１ステップで得られたフロアプランに基づいて配
   置配線の制約条件を割り出し、それに基づいて個別マク
   ロ内の配置配線情報を得る第２ステップと、 上記第１ステップでのチップフロアプランに、上記第２
   ステップで作成された個別マクロ配置配線情報を取り込
   む第３ステップと、 上記第３ステップで得られた情報に基づいてチップ全体
   の一括配置配線を行う第４ステップと、 を含むことを特徴とするチップレイアウト方法。
3. 【請求項３】 上記第１ステップは、チップ上のマクロ
   配置を行うステップと、このマクロ配置の後にチップ上
   の電源配線を行うステップと、その後に論理階層毎のフ
   ロアプランを作成するステップとを含む請求項２記載の
   チップレイアウト方法。
4. 【請求項４】 上記第２ステップは、上記第１ステップ
   で得られたフロアプランに基づいて配置禁止領域及び配
   線禁止領域を割り出すステップと、それに基づいて個別
   マクロの配置配線を行うステップと、この配置配線完了
   後に特性係数の抽出を行うステップと、抽出された特性
   係数が目標値に到達するまでチューニングするステップ
   と、チューニング後に配置配線情報を優先配置配線情報
   として取り出すステップとを含む請求項２又は３記載の
   チップレイアウト方法。
5. 【請求項５】 上記第３ステップは、上記第１ステップ
   でのチップフロアプランに、上記第２ステップで作成さ
   れた個別マクロ配置配線情報を取り込んだ後に、上記第
   ２ステップで得られた配置配線情報が配置条件を満たし
   ているか否かの判別を行うステップと、この判別結果に
   基づいて全体フロアプラン上の変更を行いチップとして
   の整合性を持たせるステップとを含む請求項２乃至４の
   いずれか１項記載のチップレイアウト方法。
6. 【請求項６】 上記第３ステップは、上記第１ステップ
   でのチップフロアプランに、上記第２ステップで作成さ
   れた個別マクロ配置配線情報を取り込んだ後に、上記第
   ２ステップで得られた配置配線情報が配置条件を満たし
   ているか否かの判別を行うステップと、この判別結果に
   基づいて、全体フロアプランの変更を行うことなく配置
   配線禁止領域の緩衝領域を設定するステップとを含む請
   求項２乃至４のいずれか１項記載のチップレイアウト方
   法。