JP2000331051A - 半導体集積回路の配線方法 - Google Patents

Abstract

(57)【要約】 【課題】 機能ブロック間の配線に遅延調整セルを挿入
することにより配線遅延を改善する際に、挿入されるセ
ルの物理的な挿入位置を考慮しながら、配線遅延の改善
を高精度に行なえるようにする。 【解決手段】 まず、遅延制約違反ネットの遅延時間を
調整するための遅延調整セルを挿入可能なスロット３０
ａを配列してなるスロットアレイ３０を遅延制約違反ネ
ットの下側で且つ電源配線３１及びグランド配線３２の
下側に確保する。次に、複数のスロット３０ａから、信
号ネット２１〜２３の分岐部の近傍に位置する領域等に
限定した位置の近傍の領域をセル挿入候補領域として選
択する。次に、選択されたスロット３０ａごとに、遅延
調整セルの種類及び信号ネットを形成する配線の配線幅
を組み合わせて、遅延制約値を満たし且つ最適化される
スロット３０ａ、遅延調整セル３３及び配線幅の組み合
わせを求める。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路を
構成する機能ブロック同士を配線により接続する際に、
遅延制約値を満たすように配線を行なう半導体集積回路
の配線方法に関する。

【０００２】

【従来の技術】半導体ＬＳＩの製造技術の飛躍的な進歩
により、ディープサブミクロンと呼ばれる０．３５ミク
ロン以下のデザインルールによって１つのＬＳＩチップ
が製造されるようになった。これにより、ＬＳＩの集積
度が格段に向上し、１つのチップに数百万個から一千万
個を超えるトランジスタを搭載できるため、この程度の
規模ともなると、マイクロプロセッサ、通信用プロトコ
ル処理回路又は入出力バスインタフェース回路等の組み
込み機器を１つのＬＳＩチップに集積したシステムＬＳ
Ｉを実現できるようになる。従って、半導体ＬＳＩの大
規模集積化は電子機器の小型化をますます促し、携帯機
器等がより小さく、より軽量化されることとなった。

【０００３】しかしながら、その一方で、電子機器を短
期間で設計するための設計手法及び設計の生産性の危機
が叫ばれるようにもなってきている。すなわち、回路の
高集積化及び大規模化と設計生産性の向上とのバランス
が崩れることによって、半導体ＬＳＩチップを所定期間
で製造できなくなるといった事態に陥ることにもなる。
これは、設計規模が大規模になればなる程必要とされる
設計工数が増大するにも関わらず、設計規模の増加の程
度が設計生産性の向上を上回るようになるからである。

【０００４】この事態を回避する一手段として、近年、
設計の再利用化、特に、ＩＰ(Intellectual Property）
ブロックを代表とする大規模な回路ブロックを再利用す
ることにより、設計工数を短縮化する方法が採られよう
としている。ＩＰブロックとは、本来、知的財産権が主
張できる付加価値が高い回路ブロックを指すが、最近で
は、メガセルと呼ばれるような機能及びサイズが大きい
回路ブロック（機能ブロック）をも含めて呼ばれること
が多い。回路ブロックの再利用化を図ると、いったん、
半導体ＬＳＩチップ向けに設計されたＩＰブロックを他
のＬＳＩチップとして利用することにより、同一の機能
を有する回路を一から設計する必要がなくなるため、設
計期間を短縮化できる。

【０００５】ＩＰブロックには、ソフトウェアとして提
供されるソフトＩＰと、ハードウェアとして提供される
ハードＩＰとがある。ソフトＩＰの代表例はミドルウエ
アやＯＳ等であり、ハードＩＰは、半導体ＬＳＩチップ
に搭載できるすべての形態を指し、特に内容を変更でき
るものとしてＲＴＬ(Register Transfer Level：レジス
タ転送レベル）ネットリストがあり、内容を変更できな
いものとしてマスク図がある。このマスク図の場合は、
動作が保証される反面、ＩＰブロックに対して機能変更
を一切行なえないため、１チップ化する際に他の機能ブ
ロックと併合又は混載する場合に大きな制約となること
もある。

【０００６】一方、デザインルールの縮小化は物理的な
変化をもたらし、さらに設計の困難さを増すことにもな
ってきている。例えば、回路内を信号が伝搬する時間、
すなわち信号遅延時間（以下、単に遅延時間と呼ぶ。）
に占める配線による遅延とゲートによる遅延との関係が
１ミクロン時代とは異なり、配線による遅延がゲートに
よる遅延よりも大きくなってきている。その結果、チッ
プの配置配線設計において配線遅延を考慮することが必
須の課題となってきている。これは、トランジスタデバ
イスの微細化に伴って、ゲート遅延が小さくなるもの
の、配線抵抗が大きくなってきたからである。従って、
回路設計においては、回路のタイミング設計が重要とな
ってきている。

【０００７】ところで、多くの半導体ＬＳＩは、所定の
クロックサイクルを持つクロック信号による同期回路と
して設計されている。この同期回路は、フリップフロッ
プ等からなる同期素子の集合と該同期素子間をつなぐ組
合せ回路の集合としてモデル化することができる。この
とき、回路のクロックサイクル時間Ｔclk は、以下の式
（１）のように定式化できる。

【０００８】 Ｔclk ≧ｍａｘ(Ｔhold＋ＴD-Q ＋ Tdelay ＋Ｔskew） …（１） ここで、Ｔholdは同期素子のセットアップ・ホールド時
間、ＴD-Q は同期素子内部における信号の入力から出力
までの遅延時間、Ｔdelay は組合せ回路の遅延時間、及
びＴskewはクロックスキューを表わしている。

【０００９】組合せ回路の遅延時間Ｔdelay は、ゲート
間の遅延（一のゲートのファンインから該一のゲートに
続く他のゲートのファンインまでの遅延）Ｔd の和によ
ってモデル化できるので、Ｔd は、以下の式（２）のよ
うに定式化できる。

【００１０】 Ｔd ＝Ｔintrinsic ＋Ｔload＋Ｔwire＋Ｔpriv …（２） ここで、Ｔintrinsic は配線負荷に依らないゲート遅
延、Ｔloadは全体の配線負荷（配線容量と入力ピン容量
との総和）に関するゲート遅延、Ｔwireは配線形状等に
依存する配線遅延、及びＴprivは前段の波形鈍りに依存
する遅延である。

【００１１】さらに、式（２）のモデルを簡単化して、
配線形状に依存する配線遅延Ｔwireを除く３項をゲート
遅延Ｔgateと置くと、ゲート間遅延Ｔd は、以下の式
（３）のように表わすことができる。

【００１２】Ｔd ＝Ｔgate＋Ｔwire …（３） 回路のタイミング設計とは、式（３）に示すゲート遅延
Ｔgateと配線遅延Ｔwireとを高精度に見積もることによ
り、半導体ＬＳＩのタイミング検証を行なう設計工程で
ある。

【００１３】近年の半導体ＬＳＩチップは動作周波数が
１００ＭＨｚを超える高速なものが出てきている。この
高速な半導体ＬＳＩを設計するには式（１）の各項の値
を小さくすることが必要であるが、特に、組合せ回路の
遅延時間Ｔdelay の値、すなわち、ゲート間遅延Ｔd の
値を小さくすることが最も重要となる。前述したよう
に、配線遅延Ｔwireが支配的となってきている現状を見
ると、式（２）又は式（３）のＴwireを低減することが
ＬＳＩにおける動作の高速化の必須課題であるといえ
る。

【００１４】機能ブロック同士を接続するブロック間配
線は比較的長い配線であり、配線遅延が大きくなるた
め、該配線遅延を低減することは極めて重要であり、そ
の対策として、以下の２つが挙げられる。

【００１５】第１に、リピータ（遅延調整セル：バッフ
ァ）を配線の途中部分に挿入して総遅延時間を短縮する
方法がある。例えば、複数の機能ブロックが配置されて
なる半導体ＬＳＩチップにおいて、機能ブロック間に形
成されるネットにリピータ（遅延調整セル）を挿入す
る。ここで、ネットとは同電位で接続すべき端子の集合
を指す。このように、機能ブロックに属する駆動セルが
配線全体を駆動する程の能力を持たないため、駆動セル
の駆動力を補うリピータを挿入できるように配線の分割
を行なう。

【００１６】第２に、配線幅と配線間隔とを変更するこ
とにより、配線長が長い配線の遅延を削減する方法があ
る。配線幅を広げて実質的な配線抵抗を下げることによ
り、配線遅延の低減を図る。この場合には、配線容量が
大きくなる場合があるため、幅を広げる配線と接続され
る出力側のトランジスタの駆動能力を高める必要も生じ
る。

【００１７】従来、第１及び第２の方法に関する研究が
多く発表されている。以下、そのうちの代表的なものを
挙げる。 １）バッファ挿入による配線遅延の改善 所定の遅延時間を満たさない配線に対して配線の中間部
分にバッファを挿入することにより配線遅延の改善を行
なう。バッファ挿入位置を決めるアルゴリズムは、L.
P. P. P. van Ginneken, "Buffer Placement in Distri
buted RC-tree Networks for Minimal Elmore Delay",
Proceedings of International Symposium Circuits an
d Systems, 1990, pp.865-868に開示されている。その
手順は、ネットのシンク側（信号の受給側）からソース
側（信号の供給側）に向かってボトムアップ的に配線を
併合しながら構築していく(これを、Routing Tree Cons
tructionと呼ぶ）。この併合過程においてバッファを挿
入すべきかどうかを判断し、挿入位置を決める。このと
き、配線として仮想的なＲＣネットワークを仮定してお
り、多項式時間で解ける高速アルゴリズムである。 ２）ワイヤリサイジングによる配線遅延の改善 所定の遅延時間を満たさない配線に対して配線幅を変更
することにより配線遅延の改善を行なう。特に、配線幅
を連続的に変えながら配線遅延の改善を図るアルゴリズ
ムは、J. Cong et al., "Optimal Wiresizing under th
e distributedElmore Delay Model", IEEE Trans. Comp
uter-Aided Design, 14(1995), pp.321-336に開示され
ている。これは、対象とする配線の配線幅を最小値から
始め、配線幅を段階的に広げることによって、配線遅延
が改善されるようになるまで配線幅を広げる処理を繰り
返す動的アルゴリズムである。 ３）バッファ挿入とワイヤサイジングとを同時に最適化 バッファを挿入すると共に配線幅をも変えることによっ
て配線遅延の改善を行なう。バッファ遅延に関して入力
波形の傾きをも考慮したアルゴリズムは、J. Lillis et
al., "Optimal Wire Sizing and Buffer Insertion fo
r Low Power and a Generalized Delay Model", Procee
dings of IEEE International Conference on Computer
-Aided Design, 1995, pp.138-143 に開示されている。
これは、前述のL. P. P. P. van Ginneken法とほぼ同一
の方法であるが、相違点は、配線を併合する際に配線幅
をも考慮して配線木を構築することである。配線幅を考
慮するにも関わらず、多項式時間で解けるように工夫さ
れている。また、バッファの入力波形の傾きをも考慮し
た遅延計算を行なっているため、得られた結果は精度が
高い。

【００１８】以上、挙げた文献を含め、多くの先行技術
においてバッファを挿入する場合に、半導体ＬＳＩチッ
プ上のどの位置にバッファを配置するのが適当かという
具体的且つ物理的な位置の特定について言及したものが
殆んどない。例えば、１）に示すGinneken法、及び３）
に示すLillis法は、論理設計時のテクノロジマッピング
段階において適用され、また、２）に示すCong法は、レ
イアウト設計の初期段階に適用されるため、バッファの
挿入位置についての物理的に明確な開示はなされていな
い。また、レイアウト後のタイミング最適化として、Ｐ
ＢＯ(PlacementBased Optimization)技術があるが、こ
れは主に機能ブロック内のネットの最適化手法として用
いられており、機能ブロック間のネットに対してその技
術をそのまま適用することは難しい。

【００１９】一方、バッファの配線に対する挿入位置を
物理的に特定した開示例として、特開平第６−２４３１
９９号公報がある。この公報には、駆動能力が高いバッ
ファを配置すると仮定したとき、第１に、バッファの挿
入位置は一の配線の真中部分よりも手前（配線の中央部
から入力端子側）に置くことと、第２に、配線幅の変更
は、挿入されたバッファから先の配線（配線の入力端子
側）に対して行なうこととが開示されている。バッファ
の挿入位置を一の配線の真中部分よりも手前にすること
についての最適性に関しても説明されている。また、挿
入されたバッファから先の配線に対してのみその配線幅
を変える理由は、バッファ挿入後の遅延調整は挿入され
たバッファの後段側でしか行なえないからである。その
変更された配線幅は通常幅の奇数倍であることも述べら
れている。

【００２０】

【発明が解決しようとする課題】しかしながら、前記従
来の配線遅延の改善方法は、機能ブロック間の配線に対
する遅延時間の短縮を考えたとき、前述の１）及び３）
は主にテクノロジマッピング段階で適用されるため物理
的な情報、特に配置位置の情報が乏しく、遅延改善を厳
密に行なえないという問題がある。また、これらの方法
では、遅延解消のバッファを半導体ＬＳＩチップのどの
位置に挿入するかという物理的な位置が考慮されていな
いため、挿入されるバッファのための電源配線及びグラ
ンド配線が他の信号配線経路に影響を及ぼさないよう
に、電源配線を迂回させる等の無駄な引き回し配線を発
生させる場合がある。

【００２１】一方、特開平第６−２４３１９９号公報に
よると、一のバッファを配線の真中部分よりも手前に置
くことによって効率的な遅延改善が図れるが、２つ以上
のバッファを挿入しなければならない場合はその限りで
はない。さらに、配線幅を広げる場合にしても、挿入さ
れるバッファの前段側の配線に対してもその配線幅を適
当な値に決めた方がより大きな遅延改善が図れる場合も
ある。

【００２２】本発明は、前記従来の問題を解決し、機能
ブロック間の配線に対して遅延調整セルを挿入すること
により配線遅延を改善する際に、ＬＳＩチップ上におけ
るセルの物理的な挿入位置を考慮しながら、配線遅延の
改善を高精度に行なえるようにすることを目的とする。

【００２３】

【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る半導体集積回路の配線方法は、挿入さ
れる遅延調整セルの電源配線による他の信号配線への経
路妨害を低減するために、電源配線及びグランド配線を
配置し易いように機能ブロック間の電源配線の下側に重
ねて遅延調整セルを配置する構成とする。また、遅延調
整セルをあらかじめ機能ブロック内に配置しておく構成
とする。

【００２４】具体的に、本発明に係る第１の半導体集積
回路の配線方法は、複数の機能ブロックからなる半導体
集積回路における複数の機能ブロック同士の間の配線領
域に配線を敷設する際の該配線による配線遅延時間を所
定値以下とする半導体集積回路の配線方法を対象とし、
機能ブロック同士の接続関係を記述したネットリストに
基づいて配線を決定する際に、配線同士の相対位置又は
配線の設計規則に依らない概略配線経路を決定する概略
配線経路決定工程と、概略配線経路により決定される信
号ネットごとに算出して得られる算出遅延時間と信号ネ
ットごとの制約条件である遅延制約時間とを比較し、信
号ネットから、算出遅延時間が遅延制約時間を満たさな
い遅延制約違反ネットを抽出する遅延制約違反ネット抽
出工程と、遅延制約違反ネットが抽出された場合に、遅
延制約違反ネットの遅延時間を調整するための遅延調整
セルをそれぞれ挿入可能な複数の領域からなる遅延調整
セル配置領域を、遅延制約違反ネットの下側で且つ配線
領域に設けられる電源配線及びグランド配線の下側に重
ねるように確保する遅延調整セル配置領域確保工程と、
複数の遅延調整セル配置領域から、遅延制約違反ネット
の途中に設けられた分岐部の近傍に位置する領域又は遅
延制約違反ネットを所定距離ごとに区画した場合の該区
画位置と対応する領域をセル挿入候補領域として選択す
るセル挿入候補領域選択工程と、選択されたセル挿入候
補領域に対して遅延調整セルを挿入する遅延調整セル挿
入工程とを備えている。

【００２５】第１の半導体集積回路の配線方法による
と、遅延制約違反ネットの遅延時間を調整するための遅
延調整セルをそれぞれ挿入可能な複数の領域からなる遅
延調整セル配置領域を、遅延制約違反ネットの下側で且
つ配線領域に設けられる電源配線及びグランド配線の下
側に重ねるように確保するため、遅延調整セルの電源は
電源配線及びグランド配線とコンタクトを介して接続で
きるので、他の信号ネットに影響を与えることがない。

【００２６】第１の半導体集積回路の配線方法におい
て、遅延調整セル配置領域確保工程が、遅延調整セル配
置領域を行列状に配置する工程を含むことが好ましい。

【００２７】第１の半導体集積回路の配線方法におい
て、機能ブロックがトランジスタを含み、遅延制約違反
ネット抽出工程と遅延調整セル配置領域確保工程との間
に、遅延制約違反ネットと接続される機能ブロックにお
ける出力側のトランジスタの駆動能力を遅延制約違反ネ
ットの遅延制約時間を満たすように変更する駆動能力変
更工程をさらに備えていることが好ましい。

【００２８】第１の半導体集積回路の配線方法が、セル
挿入候補領域選択工程と遅延調整セル挿入工程との間
に、セル挿入候補領域ごとに遅延調整セルの種類と遅延
制約違反ネットを形成する配線の配線幅とを組み合わ
せ、これら複数の組み合わせのうちから、遅延調整セル
を含む遅延制約違反ネットの遅延時間が遅延制約時間を
満たし且つ配線条件が最適化されるセル挿入候補領域、
遅延調整セル及び配線幅からなる組み合わせを求める最
適組み合わせ決定工程をさらに備え、遅延調整セル挿入
工程が、組み合わせのうちから選ばれたセル挿入候補領
域に対して最適化された遅延調整セルを挿入すると共
に、遅延制約違反ネットの配線幅を最適化する工程を含
むことが好ましい。このようにすると、配線遅延の改善
に、遅延調整セルの種類のみならず、該セルが挿入され
る物理的な位置の相違による遅延量の変化を反映させる
ことができる。

【００２９】本発明に係る第２の半導体集積回路の配線
方法は、複数の機能ブロックからなる半導体集積回路に
おける複数の機能ブロック同士の間の配線領域に配線を
敷設する際の該配線による配線遅延時間を所定値以下と
する半導体集積回路の配線方法を対象とし、機能ブロッ
クの周縁部に、それぞれが配線と接続可能な中継端子を
持ち、配線遅延時間を短縮するための複数の遅延調整セ
ルを設ける遅延調整セル準備工程と、機能ブロック同士
の接続関係を記述したネットリストに基づいて配線を決
定する際に、配線同士の相対位置又は配線の設計規則に
依らない概略配線経路を決定する概略配線経路決定工程
と、概略配線経路により決定される信号ネットごとに算
出して得られる算出遅延時間と信号ネットごとの制約条
件である遅延制約時間とを比較し、信号ネットから、算
出遅延時間が遅延制約時間を満たさない遅延制約違反ネ
ットを抽出する遅延制約違反ネット抽出工程と、遅延制
約違反ネットが抽出された場合に、遅延制約違反ネット
と隣接する複数の遅延調整セルの中継端子から、遅延制
約違反ネットの途中に設けられた分岐部の近傍に位置す
る端子又は遅延制約違反ネットを所定距離ごとに区画し
た場合の該区画位置の近傍に位置する端子を中継候補端
子として選択する中継候補端子選択工程と、選択された
中継候補端子と遅延制約違反ネットとを接続することに
より、遅延制約違反ネットに遅延調整セルを挿入する遅
延調整セル挿入工程とを備えている。

【００３０】第２の半導体集積回路の配線方法による
と、機能ブロックの周縁部に、あらかじめ配線との中継
端子を持つ複数の遅延調整セルを設けておくため、遅延
制約違反ネットの遅延調整セルを挿入する処理を、挿入
される遅延調整セルの中継端子と遅延制約違反ネットと
を接続するだけで行なえる。

【００３１】第２の半導体集積回路の配線方法におい
て、機能ブロックがトランジスタを含み、遅延制約違反
ネット抽出工程と中継候補端子選択工程との間に、遅延
制約違反ネットと接続される機能ブロックにおける出力
側のトランジスタの駆動能力を遅延制約違反ネットの遅
延制約時間を満たすように変更する駆動能力変更工程を
さらに備えていることが好ましい。

【００３２】第２の半導体集積回路の配線方法が、中継
候補端子選択工程と遅延調整セル挿入工程との間に、中
継候補端子ごとに該中継候補端子と接続されている遅延
調整セルの種類と遅延制約違反ネットを形成する配線の
配線幅とを組み合わせ、これら複数の組み合わせのうち
から、遅延調整セルを含む遅延制約違反ネットの遅延時
間が遅延制約時間を満たし且つ配線条件が最適化される
中継候補端子、遅延調整セル及び配線幅からなる組み合
わせを求める最適組み合わせ決定工程をさらに備え、遅
延調整セル挿入工程が、組み合わせのうちから選ばれた
中継候補端子と遅延制約違反ネットとを接続すると共
に、遅延制約違反ネットの配線幅を最適化する工程を含
むことが好ましい。

【００３３】第２の半導体集積回路の配線方法におい
て、遅延調整セル準備工程が、遅延調整セルにおける中
継端子に該遅延調整セルの論理名と入力属性又は出力属
性とを付与すると共に、入力属性又は出力属性を遅延調
整セルと中継端子との間の配線抵抗及び配線容量からな
るＬ型ＲＣとして表わす工程を含むことが好ましい。

【００３４】

【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。

【００３５】図１は本発明の第１の実施形態に係る半導
体集積回路の配線方法のフローチャートを示している。

【００３６】以下、図２（ａ）に示すＬＳＩチップを例
として本実施形態に係る配線方法を説明する。図２
（ａ）〜図２（ｃ）は第１の実施形態に係る半導体集積
回路の配線方法が対象とするＬＳＩチップであって、図
２（ａ）はＬＳＩチップ上に配置された機能ブロックの
平面構成を示し、図２（ｂ）は機能ブロック同士を接続
する信号ネットを示し、図２（ｃ）は信号ネット上の遅
延調整セルの挿入候補位置を示している。図２（ａ）に
示すように、半導体ＬＳＩチップ１０上に、それぞれが
能動素子及び受動素子からなる多数の回路素子を含む機
能ブロック１１〜１７が互いに間隔をおき、該機能ブロ
ック同士の間の領域にそれぞれ配線領域が形成されるよ
うに配置されている。

【００３７】まず、図１に示す概略配線経路決定工程Ｓ
Ｔ０１において、各機能ブロック１１〜１７間の概略配
線経路を決定する。このとき、例えば、図２（ａ）の長
円２０に囲まれた領域に着目すると、機能ブロック１
３、１４、１６、１７が互いに概略配線により接続され
るとする。図２（ｂ）は長円２０内の概略配線を拡大し
て示し、この概略配線は第１の信号ネット２１、第２の
信号ネット２２及び第３の信号ネット２３からなる。第
１の信号ネット２１は、機能ブロック１３が有する第１
の出力端子２１ａ、機能ブロック１７が有する第１の入
力端子２１ｂ、及び機能ブロック１４が有し分岐部２１
ｃから分岐した入力端子２１ｄが互いに接続されてなる
３端子ネットである。第２の信号ネット２２は、機能ブ
ロック１７が有する出力端子２２ａ及び機能ブロック１
３が有する入力端子２２ｂが互いに接続されてなる２端
子ネットである。第３の信号ネット２３は、機能ブロッ
ク１３が有する第２の出力端子２３ａ、機能ブロック１
７が有する第２の入力端子２３ｂ、及び機能ブロック１
６が有し分岐部２３ｃから分岐した入力端子２３ｄが互
いに接続されてなる３端子ネットである。ここで、図２
（ｂ）の各入出力端子近傍の矢印は各信号ネットの電流
方向を表わしている。

【００３８】次に、図１に示す遅延計算工程ＳＴ０２に
おいて、概略配線経路により決定されるすべての信号ネ
ットに対して配線による遅延時間を算出する。このと
き、信号ネットの正規の配線（詳細配線）は設けられて
いないが、概略配線に基づいて遅延時間を算出すること
ができる。一例として、図２（ａ）に示すＬＳＩチップ
１０が多層配線構造であり、図面の横方向に延びる配線
を多層配線のうちの第１層配線、縦方向に延びる配線を
第２層配線と仮定する。各配線層と対応するシート抵抗
及び単位長さ当たりの容量値に基づき、概略配線の経路
長を用いて配線ＲＣネットワークを構成し、構成したＲ
Ｃネットワークに対して遅延計算を行なう。ここで、配
線遅延の遅延計算アルゴリズムは適当に選べばよく、例
えば、公知のElmore法を用いてもよい（「ジャーナルオ
ブアプライドフィジックス、1948、55-63ページ（Journ
al of Applied Physics, 1948, pp.55-63」）。

【００３９】次に、図１に示す遅延制約違反ネット抽出
工程ＳＴ０３において、信号ネットごとに算出された算
出遅延時間と、信号ネットごとにあらかじめ設定されて
いる遅延制約時間とを比較し、算出遅延時間が遅延制約
時間を超える信号ネットを抽出する。算出遅延時間が遅
延制約時間よりも長い信号ネットは遅延制約違反であ
り、遅延値の改善、すなわち、遅延時間を制約時間内に
収まるように短縮する必要がある。

【００４０】ここで、いずれの信号ネットにも遅延制約
違反がなければ、図１に示す詳細配線工程ＳＴ０４にお
いて、概略配線経路に基づいた各信号ネットの相対位置
関係と設計規則（デザインルール）とを満たす配線を行
なって（アートワーク処理）、配線工程を終了する。

【００４１】次に、図１に示す駆動能力変更工程ＳＴ０
５において、各ネットを構成する出力端子と接続されて
いるトランジスタの駆動能力を高めることにより、遅延
制約違反の信号ネット（遅延制約違反ネット）に対して
配線による遅延値の改善を行なう。このようにすると、
機能ブロックを構成する現状のトランジスタの駆動能力
では配線が持つ容量に対して十分でなく、負荷依存性の
遅延が大きくなるため、結果的に遅延量が大きくなって
いる信号ネットの制約違反を改善できる。従って、この
工程によって遅延制約違反が解消される信号ネットは詳
細配線を行なえる。

【００４２】次に、トランジスタの駆動能力を高めても
遅延制約違反が解消しない信号ネットに対して、遅延制
約違反が解消されるように遅延調整セル（バッファ）を
信号ネットに挿入する。

【００４３】まず、図１に示す遅延調整セル配置領域確
保工程ＳＴ０６において、遅延制約違反ネットの遅延時
間を調整するための遅延調整セルを挿入可能な遅延調整
セル配置領域としての、一の遅延調整セルと対応するス
ロット３０ａが行列状に配列されてなるスロットアレイ
３０を、配線領域における遅延制約違反ネットの下側で
且つ電源配線３１及びグランド配線３２（以下、電源線
とも呼ぶ。）の下側に重ねるように確保する。この様子
を図３（ａ）及び図３（ｂ）に示す。図３（ａ）は図２
（ａ）における長円２０内の配線領域を拡大して示して
いる。このとき、配線領域には電源線３１、３２が既に
敷設されているとする。また、電源線３１、３２が敷設
されていないならば、敷設されたものとして扱えばよ
い。

【００４４】ここで、各スロット３０ａに対する具体的
な遅延調整セルの配置（挿入）位置を図４（ａ）及び
（ｂ）に示す。図４（ａ）に示すスロットアレイ３０
は、配線領域上の電源線３１、３２の下側に形成されて
おり、スロット３０ａごとの遅延調整セル３３のセル電
源配線３１Ａ及びセルグランド配線３２Ａは、機能ブロ
ック間の電源線３１、３２と平行に位置するように設け
られ、且つ、コンタクト３４を介して電源線３１、３２
と電気的に接続されている。また、図４（ｂ）に示すス
ロットアレイ３０も、配線領域上の電源線３１、３２の
下側に形成されており、スロット３０ａごとのセル電源
配線３１Ａ及びセルグランド配線３２Ａはブロック間の
電源線３１、３２と交差する方向に位置するように設け
られ、同様にコンタクト３４を介して電源線３１、３２
と電気的に接続されている。

【００４５】図４（ａ）及び（ｂ）に示すように、各ス
ロット３０ａには各遅延調整セル３３の出力側にセル電
源配線３１Ａが設けられ、各遅延調整セル３３の入力側
にセルグランド配線３２Ａが設けられている。その結
果、スタンダードセル方式のＬＳＩブロックと同様に遅
延調整セル３３をスロット３０ａに配置することによ
り、配置された遅延調整セル３３はセル電源配線３１Ａ
及びセルグランド配線３２Ａと接続される。

【００４６】また、図４（ａ）及び（ｂ）に示すよう
に、各遅延調整セル３３は列ごとに、入力側と出力側と
を交互に反転して配置することが好ましい。このように
すると、スロットアレイ３０の面積をほとんど増大させ
ることなく電流密度に対して十分な配線幅を確保でき
る。ここで、図４（ａ）は図４（ｂ）と比べると、セル
電源配線３１Ａ及びセルグランド配線３２Ａに若干の迂
回部分が生じている。従って、スロットアレイ３０を電
源線３１、３２の下側の領域に階層的に設ける場合に
は、図４（ｂ）の方がセル電源線３１Ａ及びセルグラン
ド線３２Ａの敷設が容易となるため、本実施形態におい
ては、図４（ｂ）に示す構成のスロットアレイ３０を採
用する。

【００４７】このように、本実施形態によると、遅延調
整セル３３を挿入する領域であるスロットアレイ３０を
電源線３１、３２の下側に重ねて設けるため、挿入され
る遅延調整セル３３に必要となるセル電源配線３１Ａ及
びセルグランド配線３２Ａの配線長を極めて短くでき
る。実際のＬＳＩにおける配線領域には、電源配線３１
及びグランド配線３２以外にも多数の信号配線が敷設さ
れるため、遅延調整セル３３を挿入する場合に必須とな
るセル電源配線３１Ａ及びセルグランド配線３２Ａをで
きるだけ短くすることは重要であり、その効果は大き
い。

【００４８】従って、電源配線３１及びグランド配線３
２と階層構造をなすスロットアレイ３０を設けない場合
には、遅延調整セル３３の挿入位置が不定となってしま
い、遅延制約違反ネットに挿入される遅延調整セル３３
のセル電源配線３１Ａ及びセルグランド配線３２Ａの配
線用の領域を確保できなくなるという事態が生じ得る
が、本実施形態においてはそのような事態を避けられる
上に、セル電源配線３１Ａ及びセルグランド配線３２Ａ
の配線長の最短化をも実現できる。

【００４９】次に、図１に示すセル挿入候補領域選択工
程ＳＴ０７において、電源線３１、３２の下側の領域に
確保されたスロットアレイ３０のすべてのスロット３０
ａに対して、遅延時間の計算を行なうと、計算量が膨大
となるため、所定の条件を満たすスロット３０ａに限定
する。例えば、限定条件として、スロットアレイ３０か
ら、以下の２つの基準のいずれかを満たすスロット３０
ａを選択する。

【００５０】第１の基準は、遅延制約違反ネットに分岐
部が存在する場合に、該分岐部の入力側の近傍及び出力
側の近傍をセル３３の挿入候補位置とする。

【００５１】第２の基準は、遅延制約違反ネットに分岐
部がない区間で且つ配線長が所定距離を超える場合に、
所定距離ごとに区画した該区画位置の近傍を挿入候補と
する。所定距離は、例えば、最小サイズ時の遅延時間の
７倍を所定（最小）遅延時間とする配線長が得られる位
置として定義する。すなわち、最小サイズ時の遅延時間
をＲ0・Ｃ0とし、所定遅延時間をＲint・Ｃintとする
と、 Ｒint・Ｃint ≧ ７×Ｒ0・Ｃ0 と表わされる。

【００５２】このようにして選択した結果を図２（ｃ）
に示す。図２（ｃ）に示すように、第１の信号ネット２
１に対して、第１の基準による第１の挿入候補位置２１
１、第２の挿入候補位置２１２及び第３の挿入候補位置
２１３、並びに第２の基準による第４の挿入候補位置２
１４及び第５の挿入候補位置２１５を選択する。第２の
信号ネット２２に対しては、第２の基準による第１の挿
入候補位置２２１及び第２の挿入候補位置２２２を選択
し、第３の信号ネット２３に対しては、第１の基準によ
る第１の挿入候補位置２３１、第２の挿入候補位置２３
２及び第３の挿入候補位置２３３、並びに第２の基準に
よる第４の挿入候補位置２３４及び第５の挿入候補位置
２３５を選択する。

【００５３】続いて、図３（ｂ）に示すスロットアレイ
３０から、図２（ｃ）に示した各挿入候補位置と対応す
るスロット３０ａを選択する。ここでは、斜線による陰
影を施したスロット３０ａが、選択された各挿入候補位
置の近傍であり且つ物理的な位置を考慮したスロット３
０ａであることを示している。

【００５４】次に、図１に示す最適組み合わせ決定工程
ＳＴ０８において、選択されたスロット３０ａごとに、
遅延調整セル３３の種類及び信号ネットを形成する配線
の配線幅を遅延制約違反である信号ネットの遅延制約値
が満たされる組み合わせを求め、そのうちの最適解を求
める。この組み合わせは、スロット３０ａ、遅延調整セ
ルの種類及び配線幅からなり、最適な組み合わせを求め
る手法として、公知のLillis法を用いる。このLillis法
は、遅延調整セルの種類と信号ネット上のセル挿入位置
と配線幅との組み合わせを考慮しながら最適解を求める
方法である。さらに、与えられたすべての組み合わせを
実行すると膨大な処理時間を要するが、前述のGinneken
法に開示されている組み合わせ数を制限する方法を用い
ると処理時間を大幅に削減できるため、本実施形態にお
いてもGinneken法を採用する。

【００５５】図５は各信号ネット２１〜２３における遅
延調整セル３３の最適化位置を示す。図５に示すよう
に、第１の信号ネット２１に対して、最適化されるセル
挿入位置である第１の挿入候補位置２１１及び第４の挿
入候補位置２１４を選択し、第２の信号ネット２２に対
しては、第２の挿入候補位置２２２を選択し、第３の信
号ネット２３に対しては、第１の挿入候補位置２３１及
び第４の挿入候補位置２３４を選択する。

【００５６】次に、図１に示す遅延調整セル挿入及び配
線幅変更工程ＳＴ０９において、図６（ａ）に示すよう
に、選択された各スロット３０ａごとに最適化された遅
延調整セルを挿入する。すなわち、第１の信号ネット２
１には、第１の挿入候補位置２１１と対応するスロット
３０ａに第１の遅延調整セル３３Ａを挿入し、第４の挿
入候補位置２１４と対応するスロット３０ａに第２の遅
延調整セル３３Ｂを挿入する。第２の信号ネット２２に
は、第２の挿入候補位置２２２と対応するスロット３０
ａに第３の遅延調整セル３３Ｃを挿入する。第３の信号
ネット２３には、第１の挿入候補位置２３１と対応する
スロット３０ａに第４の遅延調整セル３３Ｄを挿入し、
第４の挿入候補位置２３４と対応するスロット３０ａに
第５の遅延調整セル３３Ｅを挿入する。

【００５７】続いて、図６（ｂ）に示すように、配線幅
がそれぞれ最適化された、第１の信号ネット２１と対応
する第１の配線２１Ａ、第２の信号ネット２２と対応す
る第２の配線２２Ａ及び第３の信号ネット２３と対応す
る第３の配線２３Ａを敷設する。また、第２の配線２３
Ａが最適化された結果、入力端子２２ｂと第３の遅延調
整セル３３Ｃとの間の配線の配線幅が他の配線の配線幅
よりも広くなっている。

【００５８】次に、図７に示すように、各遅延調整セル
３３Ａ〜３３Ｅと電源配線３１及びグランド配線３２と
配線するためのダミーセルを挿入する。具体的には、第
１の配線２１Ａに対して、第１の遅延調整セル３３Ａと
並列に３つのダミーセル３３Ｆを挿入すると共に、第２
の遅延調整セル３３Ｂ及び第５の遅延調整セル３３Ｅと
並列に３つのダミーセル３３Ｇを挿入する。第２の配線
２２Ａに対しては、第３の遅延調整セル３３Ｃと並列に
２つのダミーセル３３Ｈを挿入し、第３の配線２３Ａに
対しては、第４の遅延調整セル３３Ｄと並列に３つのダ
ミーセル３３Ｉを挿入する。但し、各遅延調整セル３３
Ａ〜３３Ｅと電源線３１、３２とはダミーセル３３Ｆ〜
３３Ｉを設けずに配線を用いて直接接続してもよいが、
ダミーセル３３Ｆ〜３３Ｉを挿入した場合には、これら
のダミーセル３３Ｆ〜３３Ｉはいつでも使える状態にあ
り、その上、ダミーセル３３Ｆ〜３３Ｉを挿入するだけ
でセル用の電源配線が敷設できるので、他の信号配線に
影響を及ぼすことがない。

【００５９】このようにして、すべての遅延制約違反ネ
ットに対する遅延調整セル３３の挿入処理が完了した場
合には、図１に示した詳細配線工程ＳＴ０４において、
アートワーク処理を行なう。

【００６０】本実施形態によると、遅延制約違反の信号
ネットに対して該遅延制約違反を解消するために遅延調
整セル（バッファ）を挿入する際に、図３（ａ）に示し
たように、機能ブロック同士の間の配線領域に敷設され
る電源配線３１及びグランド配線３２の下側の領域に、
遅延調整セル配置領域としてのスロット３０ａが多数配
列されてなるスロットアレイ３０を設けるため、信号ネ
ットに挿入される遅延調整セルに対する電源用の配線が
容易で且つ配線長も極めて短くなる。これにより、遅延
調整セルが挿入される信号ネットと隣接する他の信号ネ
ットはその配線領域を圧迫されることがない。さらに、
スロットアレイ３０が電源線３１、３２と階層的に構成
されているため、機能ブロック間の配線領域の面積もほ
とんど増加しないので、結果的に半導体ＬＳＩチップの
面積が増大するおそれがない。

【００６１】なお、本実施形態においては、遅延調整セ
ルとしてバッファ回路を用いたが、論理の極性を考慮す
ればインバータ回路を用いることもできる。 （第２の実施形態）以下、本発明の第２の実施形態につ
いて図面を参照しながら説明する。

【００６２】図８は本発明の第２の実施形態に係る半導
体集積回路の配線方法のフローチャートを示している。
ここでは、図９（ａ）に示すＬＳＩチップを例に本実施
形態に係る配線方法を説明する。図９（ａ）及び図９
（ｂ）は第２の実施形態に係る半導体集積回路の配線方
法が対象とするＬＳＩチップであって、図９（ａ）はＬ
ＳＩチップ上に配置された機能ブロックの平面構成を示
し、図９（ｂ）は遅延調整用のセルが組み込まれた機能
ブロック同士を接続する信号ネットを示している。図９
（ａ）及び図９（ｂ）に示すように、半導体ＬＳＩチッ
プ５０上に、それぞれが能動素子及び受動素子からなる
多数の回路素子及びその周縁部に配された遅延調整セル
を含む機能ブロック５１〜５７が互いに間隔をおき、該
機能ブロック同士の間の領域にそれぞれ配線領域が形成
されるように配置されている。ここで、図９（ｂ）は図
９（ａ）における長円２０内の領域の拡大図である。

【００６３】まず、図８に示す遅延調整セル準備工程Ｓ
Ｔ１１において、図９（ｂ）に示すように、機能ブロッ
ク５１〜５７の周縁部に、それぞれが機能ブロック間の
配線と接続可能な中継端子６１ａを持ち、配線遅延時間
を調整するための複数の遅延調整セル６１を配置する。

【００６４】次に、第１の実施形態と同様にして、概略
配線経路決定工程ＳＴ１２、遅延計算工程ＳＴ１３、遅
延制約違反ネット抽出工程ＳＴ１４及び駆動能力変更工
程ＳＴ１５を行なう。遅延制約違反ネットが存在しなけ
れば、詳細配線工程ＳＴ１６において、アートワーク処
理を行なう。

【００６５】ここでは、図９（ｂ）に示す信号ネット６
２が配線遅延が遅延制約時間を超える遅延違反ネットの
うちの１つを表わしているとする。信号ネット６２は、
機能ブロック５１が有する出力端子６２ａ、機能ブロッ
ク５３が有する入力端子６２ｂ、及び機能ブロック５２
が有し分岐部６２ｃから分岐した入力端子６２ｄが互い
に接続されてなる３端子ネットである。

【００６６】本実施形態においては、各遅延調整セル６
１の中継端子６１ａに、遅延調整セルの論理を示す論理
名と、入力端子か出力端子かを区別する入出力名を含む
名称を定義して付与している。論理名の例として、バッ
ファ回路の場合は、”ｂｕｆ”とし、インバータ回路の
場合は”ｉｎｖ”とする。また、入出力名の例として、
出力端子の場合は”ｏｕｔ”とし、入力端子の場合は”
ｉｎ”とする。例えば、図１０に示す遅延調整セル６１
の中継端子６１ａに対して、入力端子に”ｂｕｆ１ｉ
ｎ”という名称が付与され、出力端子６１ａに”ｂｕｆ
１ｏｕｔ”という名称が付与されている。さらに、各端
子の属性（ｐｒｏｐｅｒｔｙ）として遅延調整セル６１
から各中継端子６１ａまでの配線ＲＣの情報が付加され
る。ここでは、配線ＲＣはＬ型１段として表現し、従っ
て、入力端子の属性は（Ｒin，Ｃin）と定義され、出力
端子の属性は（Ｒout ，Ｃout ）と定義される。

【００６７】次に、図８に示す中継候補端子選択工程Ｓ
Ｔ１７において、あらかじめ、多数の遅延調整セル６１
のうちから遅延制約違反の信号ネット６２と接続される
候補である中継候補端子を選択する。選択基準は第１の
実施形態の場合と同様とする。従って、前述の第１及び
第２の基準に従って判定を行なって、図１１（ａ）に示
すように、信号ネット６２に対して、第１の基準による
第１の挿入候補位置６２１、第２の挿入候補位置６２２
及び第３の挿入候補位置６２３、並びに第２の基準によ
る第４の挿入候補位置６２４及び第５の挿入候補位置６
２５を選択する。

【００６８】次に、図８に示す最適組み合わせ決定工程
ＳＴ１８において、選択された挿入候補位置の近傍に位
置する中継候補端子６１ａごとに、遅延調整セル６１の
種類及び信号ネットを形成する配線の配線幅を組み合わ
せて、遅延制約違反である信号ネットの遅延制約値を満
たす組合せを求める。さらに、組み合わせたなかから、
Lillis法を用いて、中継候補端子６１ａ、遅延調整セル
６１の種類及び配線幅からなる最適な組み合わせを求め
る。このようにして、図１１（ｂ）に示す第１の挿入候
補位置６２１と第４の挿入候補位置６２４とを選択す
る。

【００６９】次に、図８に示す遅延調整セル挿入工程Ｓ
Ｔ１９において、図１２（ａ）に示すように、選択され
た各中継候補端子６１ａと信号ネット６２とを接続する
ことにより、最適化を図れる遅延調整セル６１を挿入す
る。すなわち、信号ネット６２には、第１の挿入候補位
置６２１の近傍に位置し、入力端子名”ｂｕｆ８ｉｎ”
及び出力端子名”ｂｕｆ８ｏｕｔ”を有する第１の遅延
調整セル６１Ａと、第４の挿入候補位置６２４の近傍に
位置し、入力端子名”ｂｕｆ６ｉｎ”及び出力端子名”
ｂｕｆ６ｏｕｔ”を有する第２の遅延調整セル６１Ｂと
を挿入する。

【００７０】このように、中継端子には、論理名と入出
力属性とを持つ端子名が付与されているため、挿入候補
位置の近傍に位置する中継端子を選択する際に、所望の
端子名を参照するだけで確実に選択できる。さらに、外
部端子に遅延調整セルまでの配線ＲＣの情報を持たせて
いるので配線遅延計算を行なう際により高精度な計算を
行なえる。このときの信号ネットの接続方向は、入力端
子に電流を受けるように接続する。

【００７１】次に、図８に示す配線幅変更工程ＳＴ２０
において、図１２（ｂ）に示すように、信号ネット６２
から最適化された配線幅を有する配線６２Ａを敷設す
る。ここでは、機能ブロック５１の出力端子６２ａから
第１の遅延調整セル６１Ａとの間の配線の幅が若干広く
調整されている。

【００７２】以上説明したように、本実施形態による
と、各機能ブロック５１〜５７の周縁部に、それぞれ入
出力端子（中継端子）６１ａを有し遅延制約違反を解消
できるバッファ回路等からなる多数の遅延調整セル６１
を配置しておくため、遅延調整セル６１の挿入処理を、
遅延制約違反ネットと中継端子とを互いに接続するだけ
で実現できる。従って、他の信号ネットとの間の配線位
置関係をも同時に考慮できるため、他の信号ネットに悪
影響を与えることがない。

【００７３】また、中継候補端子選択工程ＳＴ１７にお
いて、多数の中継候補端子のうちから、所定の基準を設
けて、該基準を満たす中継候補端子を選択することによ
り候補数を削減するため、後工程である最適組み合わせ
決定工程ＳＴ１８における処理時間を現実的な値とする
ことができる。

【００７４】また、入出力端子名として、論理名と入出
力属性とが付与されているため、例えばコンピュータ処
理の際に、端子名を直接参照できるので、遅延調整セル
の選択を迅速に行なえる。

【００７５】また、機能ブロックの周縁部に遅延調整セ
ルが配列されているため、信号ネットと中継端子との接
続は、信号ネットの配線を若干迂回させるだけでよく、
機能ブロック間の配線領域の面積もほとんど増加しない
ので、半導体ＬＳＩチップの面積が増大するおそれがな
い。

【００７６】なお、本実施形態においても、遅延調整セ
ルとしてバッファ回路を用いたが、論理の極性を考慮す
ればインバータ回路を用いることもできる。

【００７７】

【発明の効果】本発明に係る第１の半導体集積回路の配
線方法によると、配線遅延の制約違反を解消するための
遅延調整セルを挿入する遅延調整セル配置領域を、遅延
制約違反ネットの下側で且つ配線領域に設けられる電源
配線及びグランド配線の下側に重ねるように確保するた
め、遅延調整セルの電源は電源配線及びグランド配線と
コンタクトを介して接続できるので、セルの配線を極め
て短くしたままセルを確実に挿入できる。このため、複
数の遅延調整セル配置領域のどの領域であっても挿入さ
れるセルの電源配線及びグランド配線が他の信号線に影
響を及ぼすことがなくなるので、信号ネットに対して遅
延調整セルを挿入できなくなることがない。また、遅延
調整セル配置領域を電源配線及びグランド配線の下側に
階層的に設けるため、機能ブロック間の配線領域の面積
もほとんど増加しないので、半導体チップの面積が増大
するおそれがない。

【００７８】第１の半導体集積回路の配線方法におい
て、遅延調整セル配置領域確保工程が、遅延調整セル配
置領域を行列状に配置する工程を含むと、遅延調整セル
配置領域の面積を増大させることなく、必要な電流密度
が得られる配線幅を確保することができる。

【００７９】第１の半導体集積回路の配線方法におい
て、機能ブロックがトランジスタを含み、遅延制約違反
ネット抽出工程と遅延調整セル配置領域確保工程との間
に、遅延制約違反ネットと接続される機能ブロックにお
ける出力側のトランジスタの駆動能力を遅延制約違反ネ
ットの遅延制約時間を満たすように変更する駆動能力変
更工程をさらに備えていると、遅延調整セルを挿入する
ことなく遅延制約違反ネットの制約違反を解消できる場
合があるため、後工程における遅延調整セルの挿入処理
の工数を削減できる。

【００８０】第１の半導体集積回路の配線方法が、セル
挿入候補領域選択工程と遅延調整セル挿入工程との間
に、セル挿入候補領域ごとに遅延調整セルの種類と遅延
制約違反ネットを形成する配線の配線幅とを組み合わ
せ、これら複数の組み合わせのうちから、遅延調整セル
を含む遅延制約違反ネットの遅延時間が遅延制約時間を
満たし且つ配線条件が最適化されるセル挿入候補領域、
遅延調整セル及び配線幅からなる組み合わせを求める最
適組み合わせ決定工程をさらに備え、遅延調整セル挿入
工程が、組み合わせのうちから選ばれたセル挿入候補領
域に対して最適化された遅延調整セルを挿入すると共
に、遅延制約違反ネットの配線幅を最適化する工程を含
むと、選択された各セル挿入候補領域に対して該挿入候
補領域と遅延調整セルの種類と配線幅との最適な組み合
わせを求めるため、組み合わせの総数を減らせるので、
配線遅延の最適化処理を短時間で行なえる。また、配線
遅延の改善に、遅延調整セルの種類のみならず、該セル
が挿入される物理的な位置の相違による遅延量の変化を
反映させることができるので、遅延時間の算出を精度良
く改善できる。

【００８１】本発明に係る第２の半導体集積回路の配線
方法によると、機能ブロックの周縁部に、あらかじめ配
線との中継端子を持つ複数の遅延調整セルを設けておく
ため、遅延制約違反ネットの遅延調整セルを挿入する処
理を、挿入される遅延調整セルの中継端子と遅延制約違
反ネットとを接続するだけで行なえるようになるので、
容易に且つ確実にセルを挿入できる。その上、配線と中
継端子との接続は、配線を若干迂回させるだけでよく、
機能ブロック間の配線領域の面積もほとんど増加しない
ので、半導体チップの面積が増大するおそれがない。

【００８２】第２の半導体集積回路の配線方法が、中継
候補端子選択工程と遅延調整セル挿入工程との間に、中
継候補端子ごとに該中継候補端子と接続されている遅延
調整セルの種類と遅延制約違反ネットを形成する配線の
配線幅とを組み合わせ、これら複数の組み合わせのうち
から、遅延調整セルを含む前記遅延制約違反ネットの遅
延時間が遅延制約時間を満たし且つ配線条件が最適化さ
れる中継候補端子、遅延調整セル及び配線幅からなる組
み合わせを求める最適組み合わせ決定工程をさらに備
え、遅延調整セル挿入工程が、組み合わせのうちから選
ばれた中継候補端子と遅延制約違反ネットとを接続する
と共に、遅延制約違反ネットの配線幅を最適化する工程
を含むと、選択された各中継候補端子に対して該中継候
補端子と遅延調整セルの種類と配線幅との最適な組み合
わせを求めるため、組み合わせの総数を減らせるので、
配線遅延の最適化処理を短時間で行なえる。

【００８３】第２の半導体集積回路の配線方法におい
て、遅延調整セル準備工程が、遅延調整セルにおける中
継端子に該遅延調整セルの論理名と入力属性又は出力属
性とを付与すると共に、入力属性又は出力属性を遅延調
整セルと中継端子との間の配線抵抗及び配線容量からな
るＬ型ＲＣとして表わす工程を含むと、中継端子を種々
組み合わせる際に該中継端子の選択が容易となると共
に、該中継端子と信号ネットとを接続した際の配線遅延
時間の計算をより高精度に行なえるようになる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体集積回路
の配線方法を示すフローチャート図である。

【図２】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る半導体集積回路の配線方法を説明するためのＬＳＩチ
ップを示し、（ａ）はＬＳＩチップ上に配置された機能
ブロックを示す平面図であり、（ｂ）は（ａ）における
機能ブロック間の拡大平面図であって、該機能ブロック
同士を接続する信号ネットを示す模式図であり、（ｃ）
は（ｂ）における信号ネット上に選択された挿入候補位
置を示す模式図である。

【図３】（ａ）及び（ｂ）は本発明の第１の実施形態に
係る半導体集積回路の配線方法を説明するためのＬＳＩ
チップ上の機能ブロック間の配線領域に形成される遅延
調整セル配置領域を示す部分平面図である。

【図４】（ａ）及び（ｂ）は本発明の第１の実施形態に
係る半導体集積回路の配線方法による遅延調整セルの挿
入位置を示す部分平面図である。

【図５】本発明の第１の実施形態に係る半導体集積回路
の配線方法により最適化されるセル挿入候補位置を示す
平面図である。

【図６】（ａ）は本発明の第１の実施形態に係る半導体
集積回路の配線方法によりセル挿入候補位置へ挿入され
た遅延調整セルを示す平面図である。（ｂ）は本発明の
第１の実施形態に係る半導体集積回路の配線方法により
セル挿入候補位置へ挿入された遅延調整セル及び配線幅
が最適化された配線を示す平面図である。

【図７】本発明の第１の実施形態に係る半導体集積回路
の配線方法により挿入された遅延調整セルと電源線とを
接続する配線として挿入されたダミーセルを示す平面図
である。

【図８】本発明の第２の実施形態に係る半導体集積回路
の配線方法を示すフローチャート図である。

【図９】（ａ）及び（ｂ）は本発明の第２の実施形態に
係る半導体集積回路の配線方法を説明するためのＬＳＩ
チップを示し、（ａ）はＬＳＩチップ上に配置された機
能ブロックを示す平面図であり、（ｂ）は（ａ）におけ
る機能ブロック間の拡大平面図である。

【図１０】本発明の第２の実施形態に係る半導体集積回
路の配線方法における遅延調整セルの中継端子の名称及
び属性を示す回路図である。

【図１１】（ａ）は本発明の第２の実施形態に係る半導
体集積回路の配線方法により選択されたセル挿入候補位
置を示す平面図である。（ｂ）は本発明の第２の実施形
態に係る半導体集積回路の配線方法により最適化される
セル挿入候補位置を示す平面図である。

【図１２】（ａ）は本発明の第２の実施形態に係る半導
体集積回路の配線方法によりセル挿入候補位置と対応す
る中継端子を持つ遅延調整セルが挿入された平面図であ
る。（ｂ）は本発明の第２の実施形態に係る半導体集積
回路の配線方法により挿入された遅延調整セル及び配線
幅が最適化された配線を示す平面図である。

【符号の説明】

１０ 半導体ＬＳＩチップ １１ 機能ブロック １２ 機能ブロック １３ 機能ブロック １４ 機能ブロック １５ 機能ブロック １６ 機能ブロック １７ 機能ブロック ２１ 第１の信号ネット（遅延制約違反ネット） ２１ａ 第１の出力端子 ２１ｂ 第１の入力端子 ２１ｃ 分岐部 ２１ｄ 入力端子 ２２ 第２の信号ネット（遅延制約違反ネット） ２２ａ 出力端子 ２２ｂ 入力端子 ２３ 第３の信号ネット（遅延制約違反ネット） ２３ａ 第２の出力端子 ２３ｂ 第２の入力端子 ２３ｃ 分岐部 ２３ｄ 入力端子 ２１１ 第１の挿入候補位置 ２１２ 第２の挿入候補位置 ２１３ 第３の挿入候補位置 ２１４ 第４の挿入候補位置 ２１５ 第５の挿入候補位置 ２２１ 第１の挿入候補位置 ２２２ 第２の挿入候補位置 ２３１ 第１の挿入候補位置 ２３２ 第２の挿入候補位置 ２３３ 第３の挿入候補位置 ２３４ 第４の挿入候補位置 ２３５ 第５の挿入候補位置 ２１Ａ 第１の配線 ２２Ａ 第２の配線 ２３Ａ 第３の配線 ３０ スロットアレイ ３０ａ スロット（遅延調整セル配置領域） ３１ 電源配線 ３１Ａ セル電源配線 ３２ グランド配線 ３２Ａ セルグランド配線 ３３ 遅延調整セル ３３Ａ 第１の遅延調整セル ３３Ｂ 第２の遅延調整セル ３３Ｃ 第３の遅延調整セル ３３Ｄ 第４の遅延調整セル ３３Ｅ 第５の遅延調整セル ３３Ｆ ダミーセル ３３Ｇ ダミーセル ３３Ｈ ダミーセル ３３Ｉ ダミーセル ３４ コンタクト ５０ 半導体ＬＳＩチップ ５１ 機能ブロック ５２ 機能ブロック ５３ 機能ブロック ５４ 機能ブロック ５５ 機能ブロック ５６ 機能ブロック ５７ 機能ブロック ６１ 遅延調整セル ６１ａ 中継端子 ６１Ａ 第１の遅延調整セル ６１Ｂ 第２の遅延調整セル ６２ 信号ネット（遅延制約違反ネット） ６２ａ 出力端子 ６２ｂ 入力端子 ６２ｃ 分岐部 ６２ｄ 入力端子 ６２１ 第１の挿入候補位置 ６２２ 第２の挿入候補位置 ６２３ 第３の挿入候補位置 ６２４ 第４の挿入候補位置 ６２５ 第５の挿入候補位置 ６２Ａ 配線

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数の機能ブロックからなる半導体集積
   回路における前記複数の機能ブロック同士の間の配線領
   域に配線を敷設する際の該配線による配線遅延時間を所
   定値以下とする半導体集積回路の配線方法であって、 前記機能ブロック同士の接続関係を記述したネットリス
   トに基づいて配線を決定する際に、配線同士の相対位置
   又は配線の設計規則に依らない概略配線経路を決定する
   概略配線経路決定工程と、 前記概略配線経路により決定される信号ネットごとに算
   出して得られる算出遅延時間と前記信号ネットごとの制
   約条件である遅延制約時間とを比較し、前記信号ネット
   から、前記算出遅延時間が前記遅延制約時間を満たさな
   い遅延制約違反ネットを抽出する遅延制約違反ネット抽
   出工程と、 前記遅延制約違反ネットが抽出された場合に、前記遅延
   制約違反ネットの遅延時間を調整するための遅延調整セ
   ルをそれぞれ挿入可能な複数の領域からなる遅延調整セ
   ル配置領域を、前記遅延制約違反ネットの下側で且つ前
   記配線領域に設けられる電源配線及びグランド配線の下
   側に重ねるように確保する遅延調整セル配置領域確保工
   程と、 前記複数の遅延調整セル配置領域から、前記遅延制約違
   反ネットの途中に設けられた分岐部の近傍に位置する領
   域又は前記遅延制約違反ネットを所定距離ごとに区画し
   た場合の該区画位置と対応する領域をセル挿入候補領域
   として選択するセル挿入候補領域選択工程と、 選択されたセル挿入候補領域に対して遅延調整セルを挿
   入する遅延調整セル挿入工程とを備えていることを特徴
   とする半導体集積回路の配線方法。
2. 【請求項２】 前記遅延調整セル配置領域確保工程は、
   前記遅延調整セル配置領域を行列状に配置する工程を含
   むことを特徴とする請求項１に記載の半導体集積回路の
   配線方法。
3. 【請求項３】 前記機能ブロックはトランジスタを含
   み、 前記遅延制約違反ネット抽出工程と前記遅延調整セル配
   置領域確保工程との間に、前記遅延制約違反ネットと接
   続される機能ブロックにおける出力側の前記トランジス
   タの駆動能力を前記遅延制約違反ネットの遅延制約時間
   を満たすように変更する駆動能力変更工程をさらに備え
   ていることを特徴とする請求項１に記載の半導体集積回
   路の配線方法。
4. 【請求項４】 前記セル挿入候補領域選択工程と前記遅
   延調整セル挿入工程との間に、セル挿入候補領域ごとに
   遅延調整セルの種類と遅延制約違反ネットを形成する配
   線の配線幅とを組み合わせ、これら複数の組み合わせの
   うちから、前記遅延調整セルを含む前記遅延制約違反ネ
   ットの遅延時間が遅延制約時間を満たし且つ配線条件が
   最適化されるセル挿入候補領域、遅延調整セル及び配線
   幅からなる組み合わせを求める最適組み合わせ決定工程
   をさらに備え、 前記遅延調整セル挿入工程は、前記組み合わせのうちか
   ら選ばれたセル挿入候補領域に対して最適化された遅延
   調整セルを挿入すると共に、遅延制約違反ネットの配線
   幅を最適化する工程を含むことを特徴とする請求項１に
   記載の半導体集積回路の配線方法。
5. 【請求項５】 複数の機能ブロックからなる半導体集積
   回路における前記複数の機能ブロック同士の間の配線領
   域に配線を敷設する際の該配線による配線遅延時間を所
   定値以下とする半導体集積回路の配線方法であって、 前記機能ブロックの周縁部に、それぞれが前記配線と接
   続可能な中継端子を持ち、前記配線遅延時間を調整する
   ための複数の遅延調整セルを設ける遅延調整セル準備工
   程と、 前記機能ブロック同士の接続関係を記述したネットリス
   トに基づいて配線を決定する際に、配線同士の相対位置
   又は配線の設計規則に依らない概略配線経路を決定する
   概略配線経路決定工程と、 前記概略配線経路により決定される信号ネットごとに算
   出して得られる算出遅延時間と前記信号ネットごとの制
   約条件である遅延制約時間とを比較し、前記信号ネット
   から、前記算出遅延時間が前記遅延制約時間を満たさな
   い遅延制約違反ネットを抽出する遅延制約違反ネット抽
   出工程と、 前記遅延制約違反ネットが抽出された場合に、前記遅延
   制約違反ネットと隣接する複数の遅延調整セルの中継端
   子から、前記遅延制約違反ネットの途中に設けられた分
   岐部の近傍に位置する端子又は前記遅延制約違反ネット
   を所定距離ごとに区画した場合の該区画位置の近傍に位
   置する端子を中継候補端子として選択する中継候補端子
   選択工程と、 選択された中継候補端子と前記遅延制約違反ネットとを
   接続することにより、前記遅延制約違反ネットに遅延調
   整セルを挿入する遅延調整セル挿入工程とを備えている
   ことを特徴とする半導体集積回路の配線方法。
6. 【請求項６】 前記機能ブロックはトランジスタを含
   み、 前記遅延制約違反ネット抽出工程と前記中継候補端子選
   択工程との間に、前記遅延制約違反ネットと接続される
   機能ブロックにおける出力側の前記トランジスタの駆動
   能力を前記遅延制約違反ネットの遅延制約時間を満たす
   ように変更する駆動能力変更工程をさらに備えているこ
   とを特徴とする請求項５に記載の半導体集積回路の配線
   方法。
7. 【請求項７】 前記中継候補端子選択工程と前記遅延調
   整セル挿入工程との間に、中継候補端子ごとに該中継候
   補端子と接続されている遅延調整セルの種類と遅延制約
   違反ネットを形成する配線の配線幅とを組み合わせ、こ
   れら複数の組み合わせのうちから、前記遅延調整セルを
   含む前記遅延制約違反ネットの遅延時間が遅延制約時間
   を満たし且つ配線条件が最適化される中継候補端子、遅
   延調整セル及び配線幅からなる組み合わせを求める最適
   組み合わせ決定工程をさらに備え、 前記遅延調整セル挿入工程は、前記組み合わせのうちか
   ら選ばれた中継候補端子と遅延制約違反ネットとを接続
   すると共に、遅延制約違反ネットの配線幅を最適化する
   工程を含むことを特徴とする請求項５に記載の半導体集
   積回路の配線方法。
8. 【請求項８】 前記遅延調整セル準備工程は、前記遅延
   調整セルにおける中継端子に該遅延調整セルの論理名と
   入力属性又は出力属性とを付与すると共に、前記入力属
   性又は出力属性を、前記遅延調整セルと前記中継端子と
   の間の配線抵抗及び配線容量からなるＬ型ＲＣとして表
   わす工程を含むことを特徴とする請求項５に記載の半導
   体集積回路の配線方法。