JP2000277616A - Ｌｓｉ設計方法 - Google Patents
Ｌｓｉ設計方法Info
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- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】ＬＳＩ設計において、タイミングエラー発生に
よる手戻りを少なくする。 【解決手段】マクロのＲＴＬ設計の前に1チップレベル
のフロアプラン、タイミング解析を行い、1チップレベ
ルのタイミングが検証できてから、1チップを構成する
マクロのＲＴＬ設計、回路設計、レイアウトを行う。マ
クロのＲＴＬ設計の前にタイミング解析が行われている
ので、タイミング解析結果を各マクロのＲＴＬ設計に反
映させることが出来、また、マクロのＲＴＬ設計に入っ
てから、1チップレベルの設計に手戻りを生じることが
ない。
よる手戻りを少なくする。 【解決手段】マクロのＲＴＬ設計の前に1チップレベル
のフロアプラン、タイミング解析を行い、1チップレベ
ルのタイミングが検証できてから、1チップを構成する
マクロのＲＴＬ設計、回路設計、レイアウトを行う。マ
クロのＲＴＬ設計の前にタイミング解析が行われている
ので、タイミング解析結果を各マクロのＲＴＬ設計に反
映させることが出来、また、マクロのＲＴＬ設計に入っ
てから、1チップレベルの設計に手戻りを生じることが
ない。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のマクロブロ
ックを含むＬＳＩ設計方法に関する。特に、細部の回路
設計、レイアウト設計を行った後に、ＬＳＩ機能仕様全
体に及ぶタイミングエラーを発生させることのないＬＳ
Ｉ設計方法に関する。
ックを含むＬＳＩ設計方法に関する。特に、細部の回路
設計、レイアウト設計を行った後に、ＬＳＩ機能仕様全
体に及ぶタイミングエラーを発生させることのないＬＳ
Ｉ設計方法に関する。
【０００２】
【従来の技術】従来の複数のマクロブロックを含むＬＳ
Ｉ設計方法について図面を用いて説明する。図１１は、
従来のＬＳＩ設計方法の流れを示すフローチャートであ
る。最初にＬＳＩ機能仕様決定２１でＬＳＩとして実現
すべき機能仕様を決定する。次に、上記機能仕様を複数
の機能モジュールに分割し、機能モジュール設計２２に
より、ＬＳＩを構成する全ての機能モジュールの設計を
行う。次に、レイアウト２３により、ＬＳＩ全体でマス
クレイアウトを行う。さらにレイアウト結果を基に、レ
イアウトされた回路が所望のタイミング仕様を満たすか
否かタイミング解析２４を行う。タイミング解析２４の
結果、所望のタイミングが得られず、タイミングエラー
が発生した場合には、タイミングエラーの内容に応じて
ＬＳＩ機能仕様決定２１、機能モジュール設計２２、ま
たはレイアウト２３のいずれかのステップから設計をや
り直す。
Ｉ設計方法について図面を用いて説明する。図１１は、
従来のＬＳＩ設計方法の流れを示すフローチャートであ
る。最初にＬＳＩ機能仕様決定２１でＬＳＩとして実現
すべき機能仕様を決定する。次に、上記機能仕様を複数
の機能モジュールに分割し、機能モジュール設計２２に
より、ＬＳＩを構成する全ての機能モジュールの設計を
行う。次に、レイアウト２３により、ＬＳＩ全体でマス
クレイアウトを行う。さらにレイアウト結果を基に、レ
イアウトされた回路が所望のタイミング仕様を満たすか
否かタイミング解析２４を行う。タイミング解析２４の
結果、所望のタイミングが得られず、タイミングエラー
が発生した場合には、タイミングエラーの内容に応じて
ＬＳＩ機能仕様決定２１、機能モジュール設計２２、ま
たはレイアウト２３のいずれかのステップから設計をや
り直す。
【０００３】
【発明が解決しようとする課題】上述した従来のＬＳＩ
の設計方法では、全ての機能モジュールの設計が完了し
た後に、ＬＳＩ全体のレイアウトを行ってからでないと
機能モジュール間のタイミング解析、遅延解析を行うこ
とができない。ここでタイミングエラーが発生した場
合、タイミングエラーの内容に応じて、ＬＳＩ機能仕様
決定２１、機能モジュール設計２２、またはレイアウト
２３のいずれかのステップから設計をやり直すこととな
る。特に、タイミングエラーの内容がレイアウト２３ま
たは機能モジュール設計２２からやり直すだけでは解決
できず、システム全体のタイミングの見直しが必要にな
るなど、ＬＳＩ機能仕様決定２１からやり直さなければ
ならない場合には、ＬＳＩ設計の最後の段階で、最初か
ら設計のやり直しとなり、大幅な手戻りを生じ、設計期
間の増大を招く。そこで、本発明の目的は、ＬＳＩ設計
の早い段階でタイミング解析を行い、大きな手戻りの発
生を防ぐＬＳＩ設計方法を提供することに有る。
の設計方法では、全ての機能モジュールの設計が完了し
た後に、ＬＳＩ全体のレイアウトを行ってからでないと
機能モジュール間のタイミング解析、遅延解析を行うこ
とができない。ここでタイミングエラーが発生した場
合、タイミングエラーの内容に応じて、ＬＳＩ機能仕様
決定２１、機能モジュール設計２２、またはレイアウト
２３のいずれかのステップから設計をやり直すこととな
る。特に、タイミングエラーの内容がレイアウト２３ま
たは機能モジュール設計２２からやり直すだけでは解決
できず、システム全体のタイミングの見直しが必要にな
るなど、ＬＳＩ機能仕様決定２１からやり直さなければ
ならない場合には、ＬＳＩ設計の最後の段階で、最初か
ら設計のやり直しとなり、大幅な手戻りを生じ、設計期
間の増大を招く。そこで、本発明の目的は、ＬＳＩ設計
の早い段階でタイミング解析を行い、大きな手戻りの発
生を防ぐＬＳＩ設計方法を提供することに有る。
【０００４】また、本発明の目的は、機能モジュールの
ＲＴＬレベル設計の前にＬＳＩ全体のタイミング解析を
行うことにより、ＬＳＩ設計終了間際でのタイミングエ
ラー発生によるＬＳＩ全体の仕様変更や、回路変更、再
レイアウトを防ぐことにある。
ＲＴＬレベル設計の前にＬＳＩ全体のタイミング解析を
行うことにより、ＬＳＩ設計終了間際でのタイミングエ
ラー発生によるＬＳＩ全体の仕様変更や、回路変更、再
レイアウトを防ぐことにある。
【０００５】
【課題を解決するための手段】本発明のＬＳＩ設計方法
は、複数のマクロブロックを含むＬＳＩの設計方法にお
いて、複数のマクロブロックの配置配線を行うステップ
と、前記配置配線結果に基き前記複数のマクロブロック
間のタイミング解析を行うステップと、前記タイミング
解析結果に基きマクロブロック内部の設計を行うステッ
プとを有する。
は、複数のマクロブロックを含むＬＳＩの設計方法にお
いて、複数のマクロブロックの配置配線を行うステップ
と、前記配置配線結果に基き前記複数のマクロブロック
間のタイミング解析を行うステップと、前記タイミング
解析結果に基きマクロブロック内部の設計を行うステッ
プとを有する。
【０００６】また、本発明の別なＬＳＩ設計方法は、複
数のマクロブロックを含むＬＳＩの設計方法において、
複数のマクロブロックの配置配線を行うステップと、前
記配置配線結果に基き前記複数のマクロブロック間のタ
イミング解析を行うステップと、前記タイミング解析結
果に基きマクロブロック内部の設計及びマクロブロック
内部の配線を行うステップとを有する第一のＬＳＩ設計
方法と、複数のマクロブロックの配線を行わず配置のみ
を行うステップと、前記マクロブロック内部の設計を行
うステップと、前記マクロブロックの配置のみを行うス
テップ及び前記マクロブロック内部の設計を行うステッ
プの後、マクロブロック間及びマクロブロック内の配線
を同時に行うステップと、前記配線を行うステップの後
タイミング解析を行う第二のＬＳＩ設計方法とを、ＬＳ
Ｉの機能仕様に応じて使い分ける。
数のマクロブロックを含むＬＳＩの設計方法において、
複数のマクロブロックの配置配線を行うステップと、前
記配置配線結果に基き前記複数のマクロブロック間のタ
イミング解析を行うステップと、前記タイミング解析結
果に基きマクロブロック内部の設計及びマクロブロック
内部の配線を行うステップとを有する第一のＬＳＩ設計
方法と、複数のマクロブロックの配線を行わず配置のみ
を行うステップと、前記マクロブロック内部の設計を行
うステップと、前記マクロブロックの配置のみを行うス
テップ及び前記マクロブロック内部の設計を行うステッ
プの後、マクロブロック間及びマクロブロック内の配線
を同時に行うステップと、前記配線を行うステップの後
タイミング解析を行う第二のＬＳＩ設計方法とを、ＬＳ
Ｉの機能仕様に応じて使い分ける。
【０００７】さらに、別の本発明のＬＳＩの設計方法
は、所定のチップサイズの中に複数のマクロブロックを
レイアウトするＬＳＩの設計方法において、前記複数の
マクロブロックについてフロアプランの決定とマクロブ
ロック間の配置及びマクロブロック間配線を行い、前記
マクロブロック間配線が前記所定のチップサイズに収ま
った場合は、前記マクロブロック間配線の結果に基き前
記複数のマクロブロック間のタイミング解析を行い、そ
のタイミング解析結果に基きマクロブロック内部の設計
及びマクロブロック内部の配線を行い、前記マクロブロ
ック間配線が前記所定のチップサイズに収まらなかった
場合は、前記ブロック間配線を引き剥がし、マクロブロ
ック内部の設計を行ってから、前記マクロブロック間配
線とマクロブロック内部の配線を同時に行う。
は、所定のチップサイズの中に複数のマクロブロックを
レイアウトするＬＳＩの設計方法において、前記複数の
マクロブロックについてフロアプランの決定とマクロブ
ロック間の配置及びマクロブロック間配線を行い、前記
マクロブロック間配線が前記所定のチップサイズに収ま
った場合は、前記マクロブロック間配線の結果に基き前
記複数のマクロブロック間のタイミング解析を行い、そ
のタイミング解析結果に基きマクロブロック内部の設計
及びマクロブロック内部の配線を行い、前記マクロブロ
ック間配線が前記所定のチップサイズに収まらなかった
場合は、前記ブロック間配線を引き剥がし、マクロブロ
ック内部の設計を行ってから、前記マクロブロック間配
線とマクロブロック内部の配線を同時に行う。
【０００８】
【発明の実施の形態】次に本発明の第１の実施の形態に
ついて図面を参照して詳細に説明する。図１は第１の実
施の形態の処理フローを示すフローチャートである。本
実施の形態の設計方法は、ＬＳＩ機能仕様決定１、機能
モジュール定義２、ユーザマクロ定義３、ユーザマクロ
フロアプラン４、ユーザマクロブラックボックス化５、
トップレベル配置配線６、タイミング解析７及び機能モ
ジュール設計８の各ステップからなる。
ついて図面を参照して詳細に説明する。図１は第１の実
施の形態の処理フローを示すフローチャートである。本
実施の形態の設計方法は、ＬＳＩ機能仕様決定１、機能
モジュール定義２、ユーザマクロ定義３、ユーザマクロ
フロアプラン４、ユーザマクロブラックボックス化５、
トップレベル配置配線６、タイミング解析７及び機能モ
ジュール設計８の各ステップからなる。
【０００９】本実施の形態では、1チップとなるＬＳＩ
を複数のマクロブロックに分割してレイアウトを行う
が、本実施の形態では、このレイアウトの単位となるマ
クロブロックをユーザマクロと呼ぶ。
を複数のマクロブロックに分割してレイアウトを行う
が、本実施の形態では、このレイアウトの単位となるマ
クロブロックをユーザマクロと呼ぶ。
【００１０】次に、第１の実施の形態の動作を図１、図
３〜７を使って説明する。
３〜７を使って説明する。
【００１１】図１のＬＳＩ機能仕様決定１で、図３のよ
うに設計対象となるＬＳＩの仕様を決定する。この仕様
はＬＳＩのブロックダイアグラムを決めることに相当
し、ＬＳＩ内に搭載する機能の入出力インターフェース
を定義し、ＬＳＩ全体での各機能の接続関係を決定す
る。
うに設計対象となるＬＳＩの仕様を決定する。この仕様
はＬＳＩのブロックダイアグラムを決めることに相当
し、ＬＳＩ内に搭載する機能の入出力インターフェース
を定義し、ＬＳＩ全体での各機能の接続関係を決定す
る。
【００１２】次に、図１の機能モジュール定義２で、図
４のように論理検証、タイミング検証を行う単位を機能
モジュールとして定義し、ＬＳＩをどのような機能モジ
ュール構成でネットリストとして表現するか定義する。
この段階では、機能モジュールの設計は完全に終了して
いる必要はなく、少なくとも機能モジュールの切り口と
なる信号を明確にする。なお、本実施の形態では、図４
の機能モジュールの内ＣＰＵ Ｃｏｒｅ、ＲＯＭ、ＲＡ
Ｍはすでにレイアウトまで完成している機能モジュール
であり、その他の機能モジュールは切り口となる信号が
決まっているだけであり、内部の設計が必要な機能モジ
ュールである。
４のように論理検証、タイミング検証を行う単位を機能
モジュールとして定義し、ＬＳＩをどのような機能モジ
ュール構成でネットリストとして表現するか定義する。
この段階では、機能モジュールの設計は完全に終了して
いる必要はなく、少なくとも機能モジュールの切り口と
なる信号を明確にする。なお、本実施の形態では、図４
の機能モジュールの内ＣＰＵ Ｃｏｒｅ、ＲＯＭ、ＲＡ
Ｍはすでにレイアウトまで完成している機能モジュール
であり、その他の機能モジュールは切り口となる信号が
決まっているだけであり、内部の設計が必要な機能モジ
ュールである。
【００１３】図１のユーザマクロ定義３で、図５のよう
に個々のレイアウト対象となるユーザマクロ構成を定義
し、ネットリストとして表現する。ここでは、実際のマ
スクレイアウトを想定して、点線で囲った一つまたは複
数の機能モジュールが一つのユーザマクロを構成する。
に個々のレイアウト対象となるユーザマクロ構成を定義
し、ネットリストとして表現する。ここでは、実際のマ
スクレイアウトを想定して、点線で囲った一つまたは複
数の機能モジュールが一つのユーザマクロを構成する。
【００１４】次に、図１のユーザマクロフロアプラン４
で、図６のようにユーザマクロの大きさと形状を決定し
た後、ＬＳＩ内のどの位置にどのユーザマクロを配置す
るか決定する。
で、図６のようにユーザマクロの大きさと形状を決定し
た後、ＬＳＩ内のどの位置にどのユーザマクロを配置す
るか決定する。
【００１５】図１のユーザマクロブラックボックス化５
で、ユーザマクロ内部の回路構成をブラックボックス化
し、マクロ内部を考慮しないでトップレベルの配置配線
が行えるようにする。この時、各ユーザマクロの入出力
インターフェースとなる入出力端子を生成する。
で、ユーザマクロ内部の回路構成をブラックボックス化
し、マクロ内部を考慮しないでトップレベルの配置配線
が行えるようにする。この時、各ユーザマクロの入出力
インターフェースとなる入出力端子を生成する。
【００１６】図１のトップレベル配置配線６で、図７の
ようにブラックボックス化されたユーザマクロを含むト
ップレベルでの配置配線を行う。ここで、配置配線以外
のレイアウトで処理が必要であれば、併せて行う。
ようにブラックボックス化されたユーザマクロを含むト
ップレベルでの配置配線を行う。ここで、配置配線以外
のレイアウトで処理が必要であれば、併せて行う。
【００１７】図１のタイミング解析７で、ユーザマクロ
間のタイミング解析を行い、タイミングエラーが発生し
た場合は、ＬＳＩ機能仕様決定１、機能モジュール定義
２、ユーザマクロ定義３、またはユーザマクロフロアプ
ラン４へ戻りその戻ったステップから設計をやり直す。
例えば、ユーザマクロ間のタイミングが厳しい場合は、
ユーザマクロフロアプラン４でフロアプランを見直し、
タイミングが厳しいユーザマクロ同士を隣接して配置
し、ユーザマクロ間配線の配線遅延の減少を図る。ま
た、ユーザマクロフロアプラン４でフロアプランを見直
してもタイミングエラーが解決できない場合は、ＬＳＩ
機能仕様決定１まで戻り、ユーザマクロ−ユーザマクロ
間に中継用のレジスタを挿入してレジスタ−レジスタ間
の遅延の削減を図る等、ＬＳＩ機能仕様から見直すこと
により、タイミングエラーの解決を図る。タイミングエ
ラーが発生しない場合、または再設計によりタイミング
エラーが解決できた場合には、機能モジュール設計８へ
進む。
間のタイミング解析を行い、タイミングエラーが発生し
た場合は、ＬＳＩ機能仕様決定１、機能モジュール定義
２、ユーザマクロ定義３、またはユーザマクロフロアプ
ラン４へ戻りその戻ったステップから設計をやり直す。
例えば、ユーザマクロ間のタイミングが厳しい場合は、
ユーザマクロフロアプラン４でフロアプランを見直し、
タイミングが厳しいユーザマクロ同士を隣接して配置
し、ユーザマクロ間配線の配線遅延の減少を図る。ま
た、ユーザマクロフロアプラン４でフロアプランを見直
してもタイミングエラーが解決できない場合は、ＬＳＩ
機能仕様決定１まで戻り、ユーザマクロ−ユーザマクロ
間に中継用のレジスタを挿入してレジスタ−レジスタ間
の遅延の削減を図る等、ＬＳＩ機能仕様から見直すこと
により、タイミングエラーの解決を図る。タイミングエ
ラーが発生しない場合、または再設計によりタイミング
エラーが解決できた場合には、機能モジュール設計８へ
進む。
【００１８】機能モジュール設計８では、ユーザマクロ
に含まれる機能モジュールについてＲＴＬ設計、回路設
計を行う。さらに、図示しないが、機能モジュール設計
８の後、ユーザマクロ内部のマスクレイアウトを行い、
ユーザマクロ内部のレイアウト結果に基き、ユーザマク
ロ単位で第２のタイミング解析を行う。この第２のタイ
ミング解析を行ってタイミングエラーが発生しても、た
かだか、機能モジュール設計８への手戻りが生じるだけ
である。トップレベルのタイミング解析８が行われてい
るので、トップレベル配置配線６以前のステップに手戻
りが生じることはない。
に含まれる機能モジュールについてＲＴＬ設計、回路設
計を行う。さらに、図示しないが、機能モジュール設計
８の後、ユーザマクロ内部のマスクレイアウトを行い、
ユーザマクロ内部のレイアウト結果に基き、ユーザマク
ロ単位で第２のタイミング解析を行う。この第２のタイ
ミング解析を行ってタイミングエラーが発生しても、た
かだか、機能モジュール設計８への手戻りが生じるだけ
である。トップレベルのタイミング解析８が行われてい
るので、トップレベル配置配線６以前のステップに手戻
りが生じることはない。
【００１９】次に、第２の実施の形態について、図面を
参照して詳細に説明する。図２は第２の実施の形態の処
理フローを示すフローチャートである。第２の実施の形
態では、ユーザマクロブラックボックス化５の以降のス
テップが、第１の実施の形態と異なる。第２の実施の形
態では、ユーザマクロブラックボックス化５の後、トッ
プレベル配置１１、機能モジュール設計８、ユーザマク
ロ内配置１２、ユーザマクロ内配置情報展開１３、トッ
プレベル配線１４及びタイミング解析７の順番に設計が
進められる点が第１の実施の形態とは異なっている。
参照して詳細に説明する。図２は第２の実施の形態の処
理フローを示すフローチャートである。第２の実施の形
態では、ユーザマクロブラックボックス化５の以降のス
テップが、第１の実施の形態と異なる。第２の実施の形
態では、ユーザマクロブラックボックス化５の後、トッ
プレベル配置１１、機能モジュール設計８、ユーザマク
ロ内配置１２、ユーザマクロ内配置情報展開１３、トッ
プレベル配線１４及びタイミング解析７の順番に設計が
進められる点が第１の実施の形態とは異なっている。
【００２０】次に、第２の実施の形態の動作を図２、図
８〜１０を使って説明する。説明の冗長を避けるため、
第１の実施の形態とほぼ構成、動作が同一であるユーザ
マクロブラックボックス化５までは、説明を省略し、ト
ップレベル配置１１以降のステップについて説明する。
８〜１０を使って説明する。説明の冗長を避けるため、
第１の実施の形態とほぼ構成、動作が同一であるユーザ
マクロブラックボックス化５までは、説明を省略し、ト
ップレベル配置１１以降のステップについて説明する。
【００２１】図２を参照すると、ユーザマクロブラック
ボックス化の後、トップレベル配置１１で、ブラックボ
ックス化されたユーザマクロを含むトップレベルでの配
置を行う。第１の実施の形態と異なりこの段階では、ト
ップレベルの配線は行わず、配置のみを行う。
ボックス化の後、トップレベル配置１１で、ブラックボ
ックス化されたユーザマクロを含むトップレベルでの配
置を行う。第１の実施の形態と異なりこの段階では、ト
ップレベルの配線は行わず、配置のみを行う。
【００２２】次に、図２の機能モジュール設計８で、機
能モジュールの設計を行う。ここでは、機能モジュール
定義２で定義された機能モジュールの仕様に基き、機能
モジュールのＲＴＬ設計、回路設計を行う。
能モジュールの設計を行う。ここでは、機能モジュール
定義２で定義された機能モジュールの仕様に基き、機能
モジュールのＲＴＬ設計、回路設計を行う。
【００２３】次に、ユーザマクロ内配置１２で、図８に
示すように機能モジュール設計８での設計結果に基き、
ユーザマクロ内に含まれる機能モジュールのユーザマク
ロ内配置を行う。
示すように機能モジュール設計８での設計結果に基き、
ユーザマクロ内に含まれる機能モジュールのユーザマク
ロ内配置を行う。
【００２４】次に、図２に示すユーザマクロ内配置情報
展開１３で、図９に示すようにユーザマクロ内の配置情
報をトップ階層の情報として反映させる。
展開１３で、図９に示すようにユーザマクロ内の配置情
報をトップ階層の情報として反映させる。
【００２５】続いて、図２に示すトップレベル配線１４
で、図１０に示すようにトップ階層の情報として反映さ
れたユーザマクロ内の配置情報、及びトップレベルの配
置情報を含めて配線を行う。ここで、配線以外のレイア
ウトで処理が必要であれば、併せて行う。第１の実施の
形態と異なり、トップレベルの配線と、ユーザマクロ内
の配線を階層別に行わず、一挙にトップレベルの配線
と、ユーザマクロ内の配線を行っている。
で、図１０に示すようにトップ階層の情報として反映さ
れたユーザマクロ内の配置情報、及びトップレベルの配
置情報を含めて配線を行う。ここで、配線以外のレイア
ウトで処理が必要であれば、併せて行う。第１の実施の
形態と異なり、トップレベルの配線と、ユーザマクロ内
の配線を階層別に行わず、一挙にトップレベルの配線
と、ユーザマクロ内の配線を行っている。
【００２６】次に、図２のタイミング解析７で、１チッ
プレベルでタイミング解析を行う。タイミングエラーが
発生した場合は、ＬＳＩ機能仕様決定１、機能モジュー
ル定義２、ユーザマクロ定義３、ユーザマクロフロアプ
ラン４、または機能モジュール設計８に戻り再度設計を
やり直す。タイミングエラーがなくなれば、設計を終了
させる。
プレベルでタイミング解析を行う。タイミングエラーが
発生した場合は、ＬＳＩ機能仕様決定１、機能モジュー
ル定義２、ユーザマクロ定義３、ユーザマクロフロアプ
ラン４、または機能モジュール設計８に戻り再度設計を
やり直す。タイミングエラーがなくなれば、設計を終了
させる。
【００２７】第２の実施の形態では、１チップレベルの
タイミング解析を設計の最終段階で行うため、その結果
によっては、ＬＳＩ機能仕様決定段階等設計の初期の段
階に手戻りを生じる可能性はあるが、トップレベルの配
線と、ユーザマクロ内の配線を同一のステップで行って
いるため、ユーザマクロ内に配線スペースがある場合に
は、ユーザマクロ間の配線をユーザマクロ内の配線スペ
ースを用いて行うことができるので、配線密度が向上す
るという利点がある。
タイミング解析を設計の最終段階で行うため、その結果
によっては、ＬＳＩ機能仕様決定段階等設計の初期の段
階に手戻りを生じる可能性はあるが、トップレベルの配
線と、ユーザマクロ内の配線を同一のステップで行って
いるため、ユーザマクロ内に配線スペースがある場合に
は、ユーザマクロ間の配線をユーザマクロ内の配線スペ
ースを用いて行うことができるので、配線密度が向上す
るという利点がある。
【００２８】また、実現すべきＬＳＩの機能仕様１の設
計結果に基いて、第１の実施の形態の設計方法または第
２の実施の形態の設計方法のどちらかの設計方法を選択
することにより、ＬＳＩの機能仕様に応じた最適な設計
方法を選択することもできる。
計結果に基いて、第１の実施の形態の設計方法または第
２の実施の形態の設計方法のどちらかの設計方法を選択
することにより、ＬＳＩの機能仕様に応じた最適な設計
方法を選択することもできる。
【００２９】たとえば、ＬＳＩ機能設計決定１の結果に
より、実現すべきＬＳＩの機能がクリティカルなタイミ
ングを要求される場合や、ＬＳＩの規模が大きい場合に
は、第１の実施の形態の設計方法を選択することによ
り、手戻りの可能性を低くし、また、設計を階層的に進
めることにより、最適な設計を行うことができる。
より、実現すべきＬＳＩの機能がクリティカルなタイミ
ングを要求される場合や、ＬＳＩの規模が大きい場合に
は、第１の実施の形態の設計方法を選択することによ
り、手戻りの可能性を低くし、また、設計を階層的に進
めることにより、最適な設計を行うことができる。
【００３０】一方、ＬＳＩ機能設計決定１の結果が、高
密度なレイアウトが要求される場合、要求されるタイミ
ングが厳しくなく手戻りが生じる可能性が低い場合、Ｌ
ＳＩの規模が小さい場合には、第２の実施の形態の設計
方法を選択することにより、ユーザマクロ内の配線スペ
ースを使って高密度なレイアウトを実現することができ
る。
密度なレイアウトが要求される場合、要求されるタイミ
ングが厳しくなく手戻りが生じる可能性が低い場合、Ｌ
ＳＩの規模が小さい場合には、第２の実施の形態の設計
方法を選択することにより、ユーザマクロ内の配線スペ
ースを使って高密度なレイアウトを実現することができ
る。
【００３１】また、図１のトップレベル配置配線６まで
は、第１の実施の形態のＬＳＩ設計方法を選択して、設
計を行い、ＬＳＩのチップサイズの制限からトップレベ
ルの配線が不可能となった場合には、その時点で、トッ
プレベルの配線を行うことを中止して、図２のトップレ
ベル配置１１から、第２の実施の形態に示すＬＳＩ設計
方法に切り替え、第１の実施の形態のＬＳＩ設計方法で
は設計不可能なチップサイズに配線を収めることも可能
である。
は、第１の実施の形態のＬＳＩ設計方法を選択して、設
計を行い、ＬＳＩのチップサイズの制限からトップレベ
ルの配線が不可能となった場合には、その時点で、トッ
プレベルの配線を行うことを中止して、図２のトップレ
ベル配置１１から、第２の実施の形態に示すＬＳＩ設計
方法に切り替え、第１の実施の形態のＬＳＩ設計方法で
は設計不可能なチップサイズに配線を収めることも可能
である。
【００３２】
【発明の効果】以上説明したように、本発明によって、
以下に記載するような効果を奏する。
以下に記載するような効果を奏する。
【００３３】第１の効果は、ＬＳＩ仕様決定等のＬＳＩ
設計初期の段階でユーザマクロに要求されるタイミング
を明確にすることができ、その機能モジュール設計以降
の段階でタイミングを考慮した設計が可能となるため、
ＬＳＩ設計終了間際のタイミングエラーに伴うＬＳＩ仕
様変更、回路変更、及び再レイアウトを防ぐことができ
ることである。
設計初期の段階でユーザマクロに要求されるタイミング
を明確にすることができ、その機能モジュール設計以降
の段階でタイミングを考慮した設計が可能となるため、
ＬＳＩ設計終了間際のタイミングエラーに伴うＬＳＩ仕
様変更、回路変更、及び再レイアウトを防ぐことができ
ることである。
【００３４】第２の効果は、機能モジュール設計前にユ
ーザマクロの大きさが決定するため、機能モジュール内
において遅延値見積もり精度が向上し、タイミング及び
遅延検証の品質が向上する。
ーザマクロの大きさが決定するため、機能モジュール内
において遅延値見積もり精度が向上し、タイミング及び
遅延検証の品質が向上する。
【００３５】第３の効果は、ユーザマクロから、または
ユーザマクロへのタイミング情報が機能モジュール設計
前に判明するため、機能モジュール設計の初期段階でユ
ーザマクロ境界のタイミング情報を考慮した機能モジュ
ールの設計ができることである。
ユーザマクロへのタイミング情報が機能モジュール設計
前に判明するため、機能モジュール設計の初期段階でユ
ーザマクロ境界のタイミング情報を考慮した機能モジュ
ールの設計ができることである。
【００３６】第４の効果は、ユーザマクロから、または
ユーザマクロへのタイミング情報が機能モジュール設計
前に判明するため、機能モジュール設計、及び各ユーザ
マクロのレイアウト設計を完全に独立することができ
る。従って、各機能モジュール及び各ユーザモジュール
のレイアウト設計を並列に行うことが可能となるため、
ＬＳＩの設計期間を大幅に短縮することができることで
ある。
ユーザマクロへのタイミング情報が機能モジュール設計
前に判明するため、機能モジュール設計、及び各ユーザ
マクロのレイアウト設計を完全に独立することができ
る。従って、各機能モジュール及び各ユーザモジュール
のレイアウト設計を並列に行うことが可能となるため、
ＬＳＩの設計期間を大幅に短縮することができることで
ある。
【００３７】第５の効果は、ＬＳＩ仕様決定、及びＬＳ
Ｉ設計初期の段階でトップレベルによる配置配線が可能
となるため、ＬＳＩ設計初期の段階でターゲットとなる
ＬＳＩのチップサイズを決定することができることであ
る。
Ｉ設計初期の段階でトップレベルによる配置配線が可能
となるため、ＬＳＩ設計初期の段階でターゲットとなる
ＬＳＩのチップサイズを決定することができることであ
る。
【００３８】第６の効果は、ＬＳＩの要求される機能仕
様によって、最適な設計方法を選択することができるよ
うになることである。
様によって、最適な設計方法を選択することができるよ
うになることである。
【図１】第１の実施の形態の処理フローを示すフローチ
ャートである。
ャートである。
【図２】第２の実施の形態の処理フローを示すフローチ
ャートである。
ャートである。
【図３】第１及び第２の実施の形態における機能仕様決
定後のＬＳＩのブロック図である。
定後のＬＳＩのブロック図である。
【図４】第１及び第２の実施の形態における機能モジュ
ール定義直後のＬＳＩの設計階層図である。
ール定義直後のＬＳＩの設計階層図である。
【図５】第１及び第２の実施の形態におけるユーザマク
ロ定義直後のＬＳＩの設計階層図である。
ロ定義直後のＬＳＩの設計階層図である。
【図６】第１及び第２の実施の形態におけるユーザマク
ロフロアプラン直後のＬＳＩのレイアウトイメージ図で
ある。
ロフロアプラン直後のＬＳＩのレイアウトイメージ図で
ある。
【図７】第１の実施の形態におけるトップレベル配置配
線直後のＬＳＩのレイアウトイメージ図である。
線直後のＬＳＩのレイアウトイメージ図である。
【図８】第２の実施の形態におけるユーザマクロ内配置
直後のＬＳＩのレイアウトイメージ図である。
直後のＬＳＩのレイアウトイメージ図である。
【図９】第２の実施の形態におけるユーザマクロ内配置
情報展開直後のＬＳＩのレイアウトイメージ図である。
情報展開直後のＬＳＩのレイアウトイメージ図である。
【図１０】第２の実施の形態におけるトップレベル配線
後のＬＳＩのレイアウトイメージ図である。
後のＬＳＩのレイアウトイメージ図である。
【図１１】従来の処理フローを示すフローチャートであ
る。
る。
１，２１ ＬＳＩ機能仕様決定 ２ 機能モジュール定義 ３ ユーザマクロ定義 ４ ユーザマクロフロアプラン ５ ユーザマクロブラックボックス化 ６ トップレベル配置配線 ７ タイミング解析 ８，２２ 機能モジュール設計 １１ トップレベル配置 １２ ユーザマクロ内配置 １３ ユーザマクロ内配置情報展開 １４ トップレベル配線 ２３ レイアウト ２４ タイミング解析
Claims (9)
- 【請求項１】複数のマクロブロックを含むＬＳＩの設計
方法において、複数のマクロブロックの配置配線を行う
ステップと、前記配置配線結果に基き前記複数のマクロ
ブロック間のタイミング解析を行うステップと、前記タ
イミング解析結果に基きマクロブロック内部の設計を行
うステップとを有することを特徴とするＬＳＩ設計方
法。 - 【請求項２】前記タイミング解析を行うステップは、前
記配置配線結果による配線の配線容量、配線抵抗を考慮
してタイミング解析を行うことを特徴とするステップで
あることを特徴とする請求項１記載のＬＳＩ設計方法。 - 【請求項３】前記マクロブロック内部の設計を行うステ
ップは、前記タイミング解析を行うステップのタイミン
グ解析結果により、マクロブロックにタイミング制約条
件を与え、前記制約条件を満たすようにマクロブロック
内部のＲＴＬ設計、回路設計及びレイアウト設計を行う
ステップであることを特徴とする請求項１または２記載
のＬＳＩ設計方法。 - 【請求項４】前記マクロブロック内部の設計を行うステ
ップは、前記マクロブロック内部のＲＴＬ設計、回路設
計及びレイアウト設計を行った後に、第２のタイミング
解析を行い、前記制約条件を満たさない場合、前記マク
ロブロック内部のＲＴＬ設計、回路設計またはレイアウ
ト設計からやり直すステップであることを特徴とする請
求項３記載のＬＳＩ設計方法。 - 【請求項５】前記マクロブロックの仮配置配線を行うス
テップの前に、ＬＳＩの機能仕様を決定するステップ
と、前記機能仕様に基いてＬＳＩを複数のマクロブロッ
クに分割するステップと、前記マクロブロックそれぞれ
の外形を決定しＬＳＩ全体のフロアプランを行うステッ
プとを有することを特徴とする請求項１ないし４いずれ
か１項記載のＬＳＩ設計方法。 - 【請求項６】前記タイミング解析を行うステップのタイ
ミング解析結果が、所望のタイミングを満たさない場合
は、前記フロアプランを行うステップ、マクロブロック
に分割するステップ、または、ＬＳＩの機能仕様を決定
するステップから設計をやり直すことを特徴とする請求
項５記載のＬＳＩ設計方法。 - 【請求項７】前記複数のマクロブロックの内、一部のマ
クロブロックは設計済みのマクロブロックであり、前記
マクロブロック内部の設計を行うステップは、前記複数
のマクロブロックの内、前記設計済みマクロブロック以
外のマクロブロック内部の設計を行うステップであるこ
とを特徴とする請求項１ないし６いずれか１項記載のＬ
ＳＩ設計方法。 - 【請求項８】複数のマクロブロックを含むＬＳＩの設計
方法において、 ＬＳＩの機能仕様設計を行いその結果に基いて、 複数のマクロブロックの配置配線を行うステップと、前
記配置配線結果に基き前記複数のマクロブロック間のタ
イミング解析を行うステップと、前記タイミング解析結
果に基きマクロブロック内部の設計及びマクロブロック
内部の配線を行うステップとを有する第一のＬＳＩ設計
方法と、 複数のマクロブロックの配線を行わず配置のみを行うス
テップと、前記マクロブロック内部の設計を行うステッ
プと、前記マクロブロックの配置のみを行うステップ及
び前記マクロブロック内部の設計を行うステップの後、
マクロブロック間及びマクロブロック内の配線を同時に
行うステップと、前記配線を行うステップの後タイミン
グ解析を行う第二のＬＳＩ設計方法とを、選択して実施
することを特徴とするＬＳＩの設計方法。 - 【請求項９】所定のチップサイズの中に複数のマクロブ
ロックをレイアウトするＬＳＩの設計方法において、前
記複数のマクロブロックについてフロアプランの決定と
マクロブロック間の配置及びマクロブロック間配線を行
い、 前記マクロブロック間配線が前記所定のチップサイズに
収まった場合は、前記マクロブロック間配線の結果に基
き前記複数のマクロブロック間のタイミング解析を行
い、そのタイミング解析結果に基きマクロブロック内部
の設計及びマクロブロック内部の配線を行い、 前記マクロブロック間配線が前記所定のチップサイズに
収まらなかった場合は、前記ブロック間配線を引き剥が
し、マクロブロック内部の設計を行ってから、前記マク
ロブロック間配線とマクロブロック内部の配線を同時に
行うことを特徴とするＬＳＩの設計方法。
Priority Applications (3)
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|---|---|---|---|
| JP07748299A JP3250542B2 (ja) | 1999-03-23 | 1999-03-23 | Ｌｓｉ設計方法 |
| US09/518,906 US6502227B1 (en) | 1999-03-23 | 2000-03-03 | LSI design method which never produces timing error having influence on entire specification of LSI function, after design of layout and circuit of detailed portion |
| DE10014489A DE10014489A1 (de) | 1999-03-23 | 2000-03-23 | LSI-Entwurfsverfahren, das nach Entwurf des Layouts und der Schaltung eines detaillierten Teils niemals Zeitplanungsfehler mit Einfluß auf die gesamte Spezifizierung einer LSI-Funktion produziert |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07748299A JP3250542B2 (ja) | 1999-03-23 | 1999-03-23 | Ｌｓｉ設計方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2000277616A true JP2000277616A (ja) | 2000-10-06 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07748299A Expired - Fee Related JP3250542B2 (ja) | 1999-03-23 | 1999-03-23 | Ｌｓｉ設計方法 |
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-
1999
- 1999-03-23 JP JP07748299A patent/JP3250542B2/ja not_active Expired - Fee Related
-
2000
- 2000-03-03 US US09/518,906 patent/US6502227B1/en not_active Expired - Fee Related
- 2000-03-23 DE DE10014489A patent/DE10014489A1/de not_active Withdrawn
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|---|---|
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