JPH118309A

JPH118309A - 論理回路設計制約生成装置

Info

Publication number: JPH118309A
Application number: JP9160026A
Authority: JP
Inventors: Masaru Hattori; 大服部
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1997-06-17
Filing date: 1997-06-17
Publication date: 1999-01-12

Abstract

(57)【要約】【課題】ブロック分割して論理回路設計を行う場合
に、レイアウト設計後の後戻りを削減するブロック境界
の設計制約条件を生成する。【解決手段】レジスタに転送することが可能であるよ
うに表現された回路における設計制約を生成する論理回
路設計制約生成装置であって、ブロック配置情報113を
基にしてレイアウト設計制約内における最長配線長とな
るブロック間配線長114を推定する。ブロック間配線と
接続される論理ゲートを含む部分の部分回路115を抽出
し、この部分回路115に対する最適化のための制約条件1
16を生成する。推定したブロック間配線長114より決定
される配線容量，抵抗と、部分回路115に対する制約に
基づいて部分回路115に対する最適化を行い、最適化さ
れた部分回路117よりブロック単位ごとの設計制約118を
生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の論理回路設計に係り、レイアウト設計でのフロアプ
ランを考慮して、レイアウト設計が容易になる論理回路
設計における制約条件を生成するための論理回路設計制
約生成装置に関する。

【０００２】

【従来の技術】従来、論理回路設計において、大規模化
するＬＳＩの設計工数が増大するという問題に対処する
ため、論理回路をある回路規模のブロックに分割して、
ブロックごとの論理回路設計を並行して行い、設計時間
の短縮を図る方法が用いられている。また半導体装置の
微細化に伴い、遅延に対しては素子自体の遅延よりも配
線の寄生容量による遅延の影響が支配的であるため、論
理回路設計において配線の寄生容量を考慮した設計が行
われている。配線の寄生容量はレイアウト設計を行うま
で決定されないため、例えば、論理回路設計では配線の
分岐数に応じて統計的に得られた配線の寄生容量を使用
する方法が用いられている。この統計的配線容量を用い
た論理回路設計では、レイアウト設計後に決定される配
線容量と異なる場合があるため、レイアウト設計後の後
戻りが生じる。

【０００３】そのため、設計時間を短縮するために、ブ
ロックに分割して論理回路設計を行う場合は、ブロック
単位でレイアウト設計まで行い、ブロック単位ごとのレ
イアウト設計終了後にブロックの結合が行われる。この
ような設計手法では、一般にブロック間の配線長はブロ
ック内の配線長よりばらつきが大きくなるため、統計的
配線容量ではなく、ブロック単位のフロアプランニング
を行い、例えば、概略配線を行って論理回路設計前に配
線長を求め、その配線長によって配線容量を求め、それ
を論理回路設計の制約条件として用いている。

【０００４】ブロック分割を行ってブロック単位で論理
回路設計を行う場合、ブロック境界に対し、ブロックの
外部の条件を示す論理回路設計の制約条件が必要にな
る。ブロック境界をまたがるブロック間配線に対して、
出力(駆動)側のゲートと入力側のゲートがそれぞれブロ
ックに分割される。出力側ゲートを有するブロックに対
しては、ブロック間配線の配線容量と入力側ゲートを有
するブロック内の配線容量を制約条件とする。入力側ゲ
ートを有するブロックに対しては、ブロック間配線の配
線容量と出力側ゲートを有するブロック内の配線容量
と、入力側ゲートの遅延を算出するために必要となる前
段のゲートの駆動能力である出力側ゲートの駆動能力を
制約条件とする。

【０００５】図２にブロック分割された回路例の説明図
を示す。図２において、出力側ゲート202を含むブロッ
ク204のピン212に対して、ブロック間配線205の配線容
量と入力側ゲートを含むブロック209内の配線206の配線
容量を制約とする。また、入力側ゲート207，210，211
を含むブロック209のピン213に対し、ブロック間配線20
5の配線容量と出力側ゲートを含むブロック204内の配線
203の配線容量と出力側ゲート202の駆動能力を制約とす
る。

【０００６】特開平6−180733号公報に記載された方法
では、最初に論理合成を行い、ブロックの中心に端子を
配置して概略配線により配線長を求めている。配線長よ
り決定される配線容量によってブロック間配線を含むレ
ジスタ間のパスの遅延時間を算出し、パス遅延時間が設
計制約に違反している場合は、前記パスを含む回路を抽
出し、設計制約を満たすように最適化を行っている。

【０００７】また特開平6−266801号公報に記載された
方法では、フロアプランニング後、概略配線を行ってブ
ロック間配線長を決定し、予め設定したしきい値を超え
る配線長となるブロック間配線の出力側ゲートに関して
は駆動能力の大きいゲートを使用するように設計制約を
生成している。

【０００８】特開平8−44784号公報に記載された方法で
は、フロアプランニング後のブロックの端子間距離から
ブロック間配線長を推定するか、もしくは概略配線によ
りブロック間配線長を決定し、配線容量，抵抗を算出し
て、論理合成を行うことによって出力側ゲートの駆動能
力を決定している。

【０００９】

【発明が解決しようとする課題】しかしながら、前記従
来の技術では、論理合成後に配置を考慮して最適化を行
う場合、レジスタ間のパス遅延時間を含めて最適化を行
うことはできるが、ブロック単位で並行して設計を行う
ことができなくなる。

【００１０】ブロックに分割して論理回路設計，レイア
ウト設計を行う場合、論理回路設計においてブロック境
界に対する制約条件が必要である。しかし、ブロックご
とに並行して論理回路設計を行う場合、他のブロックの
回路が不明であるため、予め設定した値を使用するか、
フロアプランにおいて概略配線から求めた配線長から設
計制約を決定するか、もしくは、さらに求めた配線長に
おいて論理合成における最適化を行うことにより、出力
側ゲートの駆動能力を決定し、設計制約を生成してい
る。

【００１１】しかし、フロアプラン時の概略配線による
配線長から出力側ゲートの駆動能力に対する設計制約を
決定する場合、ブロック間配線を含むパスの遅延時間を
考慮することができない。このため、パスの遅延時間が
設計制約に対して余裕の少ない場合、決定した駆動能力
では素子の遅延時間が大きい場合があるため、論理合成
の段階でパスに対する設計制約を満たすことができない
場合が生じる。

【００１２】また、フロアプラン時に論理合成による最
適化を行う場合、フロアプランでの処理時間が増大し、
分割して設計することによる利点が少なくなる。さら
に、フロアプランにおいて概略配線による最適な配線長
を利用すると、レイアウト設計におけるブロック組み上
げ時に、論理回路設計前に行ったフロアプランにおける
ブロックのピンの位置や配線経路から変更される場合が
あるため、その結果、後戻りが生じ、設計工数が増大す
る。

【００１３】本発明は、ブロック境界に対する制約条件
を生成する際に、フロアプランニングに基づき最終レイ
アウト設計に対するマージンを有する配線長を推定し
て、ブロック境界に関連する一部の論理回路の最適化を
行うことによって、短時間にブロック間配線に接続する
論理ゲートやブロック内での配線制約を決定し、レイア
ウト設計時の設計制約違反を削減するための論理回路設
計の設計制約を生成することが可能な論理回路設計制約
生成装置を提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明の論理回路設計制
約生成装置は、前記目的を達成するために、レジスタに
転送することが可能であるようにレジスタ転送レベル
(以下、ＲＴＬという)の表現で記述されたハードウェア
記述言語(以下、ＨＤＬという)を解析し、初期の論理回
路を生成するＲＴＬ解析手段と、前記初期回路からブロ
ック間配線を選択し、ブロック配置情報を基に前記ブロ
ック間配線の配線長を推定する配線長見積手段と、前記
初期回路からブロック間配線に接続される論理ゲートを
含む部分回路を抽出する手段と、前記初期回路からブロ
ック間配線を含むパスの遅延時間を推定し、前記部分回
路に対する最適化のための制約条件を生成する手段と、
前記抽出手段から得られる部分回路の最適化を行う回路
最適化手段と、前記最適化手段によって得られる最適化
された部分回路によってブロック境界の設計制約条件を
生成する手段を備えたものである。

【００１５】

【発明の実施の形態】以下、本発明の好適な実施形態に
ついて、図面を参照して説明する。

【００１６】図１は本発明の一実施形態を説明するため
のフロアプラン装置の構成を示すブロック図であり、本
フロアプラン装置は、ＨＤＬを用いてレジスタに転送す
ることが可能であるＲＴＬによって記述されたＲＴＬ記
述回路111に基づいて論理合成を行い、初期回路112を生
成するＲＴＬ解析手段101と、ブロック配置情報113に基
づいて初期回路112に含まれるブロック間配線について
配線長114を見積もるブロック間配線長見積手段103と、
初期回路112に含まれるブロック間配線に接続する論理
ゲートを含む部分回路115を抽出する部分回路抽出手段1
04と、初期回路112によってブロック間配線を含むパス
の遅延時間を推定して、部分回路115に対する制約条件1
16を生成する部分回路制約生成手段105と、部分回路115
を制約条件116とブロック間配線長114とを制約条件とし
て最適化する論理回路最適化手段106と、最適化された
部分回路117よりブロック境界設計制約118を生成するブ
ロック境界設計制約生成手段107からなる。

【００１７】次に処理動作について説明する。

【００１８】ＲＴＬ解析手段101はＲＴＬ記述回路111に
対して論理合成を行い、論理ゲート回路に変換して初期
回路112を生成する。このときの論理ゲート回路は、最
適化された最終的なものではなく、パスの遅延時間の推
定を行うことができる回路であって、論理合成ツールに
おいて使用するライブラリに含まれる論理ゲートを使用
することに限定されず、例えば、組合せ回路の部分はＡ
ＮＤゲート，ＯＲゲート，インバーターのみを使用して
マッピングを行い、遅延推定が行える回路とする。

【００１９】ブロック間配線長見積手段103は、初期回
路112よりブロック間配線を選択する。ブロック配置情
報に含まれる選択したブロック間配線に接続されるブロ
ックの位置，形状に関する情報を基に、最長となるブロ
ック間配線長を見積もる。

【００２０】見積り方法としては、例えば、最長配線と
なるようにブロックのピンの位置を決定し、配線をスタ
イナーツリーで見積もる方法がある。さらに、レイアウ
ト設計時にブロックのピンの位置や配線に制約を持たせ
る場合は、その制約内で最長となる配線長を見積もるこ
とによって、より適切な配線長見積もりを行うことがで
きる。

【００２１】部分回路抽出手段104について図２を参照
して説明する。部分回路抽出手段104は、初期回路112よ
りブロック間配線205を選択して、この配線に接続する
論理ゲート、例えば論理ゲート202，207，211，210を抽
出し、図３に示すような部分回路115を生成して出力す
る。

【００２２】部分回路制約生成手段105は、初期回路112
よりブロック間配線を選択し、この配線を含むレジスタ
間のパスを抽出して、パスの最大遅延時間を推定し、こ
のパスが予め与えられた到達必要時間との差分よりパス
の余裕時間を求める。ブロック間配線を含むパスが複数
存在する場合は、最小のパスの余裕時間を選択する。次
にパスの余裕時間から、最適化のための制約として遷移
遅延時間制約を決定する。遷移時間は論理ゲートのピン
における信号変化にかかる時間である。

【００２３】遷移遅延時間制約の決定方法は、予め設定
された余裕時間と遷移遅延時間制約の対応表(表１)を用
いて、パスの余裕時間から該当ブロック間配線を含む部
分回路115に対する遷移遅延時間制約を決定する。この
制約を部分回路115の制約条件116として出力する。一般
にパスの余裕時間が小さい場合は、論理合成においてパ
ス中の各論理ゲートの遅延時間を小さくするように最適
化されるため、各論理ゲートの遷移遅延時間も小さくな
る。したがって、配線長に応じて出力側ゲートの駆動能
力を決定するよりも、適切な駆動能力の決定が可能にな
る。

【００２４】

【表１】

【００２５】論理回路最適化手段106について図３を参
照して説明する。論理回路最適化手段106は、最初に部
分回路115に含まれる配線をブロック境界で分割して、
配線容量，抵抗を求める。ブロックに包含される配線部
分は、論理合成ツールにて使用される配線の分岐数から
決定する統計的な配線容量，抵抗(以下、配線モデルと
いう)を用いて配線容量，抵抗を求め、ブロックに包含
されないブロック間の配線部分は、ブロック間配線長11
4より配線容量，抵抗を算出する。配線モデルには最大
の配線容量，抵抗となるモデルを使用する。一般に配線
モデルは、平均的な値となるモデルが使用されるが、こ
こでは最大値となるモデルを使用してマージンを持たせ
ることによって、レイアウト設計での制約違反を削減す
ることができる。

【００２６】部分配線302はブロック204に対する配線モ
デルによって、また部分配線304はブロック209に対する
配線モデルによって配線容量，抵抗を求める。ブロック
間配線303は、ブロック間配線長114より配線容量，抵抗
を求める。次に制約条件116の遷移遅延時間制約を設定
して、論理回路の最適化を行う。論理回路の最適化は、
出力側ゲート301の遷移遅延時間が配線302，303，304の
総容量，抵抗に対して制約内で収まるように、出力側ゲ
ート301を論理合成ツールに使用するライブラリに含ま
れる駆動能力が大きいゲートに置き換える。駆動能力を
大きくしても制約違反が生じる場合には、図４に示すよ
うに入力側ゲートを含むブロック内の配線の分岐数の削
減を行う。最後に、制約違反がなくなり最適化された部
分回路117を出力する。

【００２７】ブロック境界設計制約生成手段107は、最
適化された部分回路117よりブロックのピンに対する設
計制約118を生成する。例えば、図４に示す最適化され
た回路では、出力側ゲートを含むブロックのピン409に
対しては、配線402，403，404の総容量を設定する設計
制約を出力する。入力側ゲートを含むブロックのピン41
0に対しては、出力側ゲートの駆動能力と、配線402，40
3，404の総容量、および最適化された回路における配線
の分岐数を最大分岐数として設定する設計制約118を出
力する。

【００２８】

【発明の効果】以上説明したように、本発明の論理回路
設計制約生成装置によれば、ブロック単位に並行して行
う論理設計において、他のブロックの境界情報を予めマ
ージンを設定した上で最適化を行って決定しているた
め、論理回路設計，レイアウト設計後にブロックの結合
したときに、そのブロック境界において設計制約違反が
生じないために、後戻り工数を削減することができる。
しかも、ブロック境界の設計制約を決定する際に、パス
の遅延時間を考慮して最適化しているため、ブロック間
配線長のみに応じて決定するよりも、より最適な設計制
約を得ることができる。また、最適化を行う回路を限定
しているため、回路全体もしくはパス全体で最適化を行
うよりも、処理時間が短くなるなどの有利な効果が得ら
れる。

【図面の簡単な説明】

【図１】本発明の一実施形態を説明するためフロアプラ
ン装置の構成を示すブロック図である。

【図２】本発明の実施形態を説明するための初期回路の
例を示す説明図である。

【図３】本発明の実施形態を説明するための抽出された
部分回路の例を示す説明図である。

【図４】本発明の実施形態を説明するための最適化され
た部分回路の例を示す説明図である。

【符号の説明】

101…ＲＴＬ解析手段、 103…ブロック間配線長見積手
段、 104…部分回路抽出手段、 105…最適化制約生成
手段、 106…論理回路最適化手段、 107…ブロック境
界設計制約生成手段、 111…ＲＴＬ記述回路、 112…
初期回路、 113…ブロック配置情報、 114…ブロック
間配線長、 115…部分回路、 116…制約条件、 117
…最適された部分回路、 118…設計制約。

Claims

【特許請求の範囲】

【請求項１】レジスタに転送することが可能であるよ
うに表現された回路における設計制約を生成する論理回
路設計制約生成装置であって、レジスタに転送すること
が可能であるように表現された回路を解析し、回路要素
の接続関係を示す初期回路を出力する手段と、前記初期
回路と初期回路を構成するブロックの配置情報とに基づ
いてブロック間の配線の配線長を算出する手段と、前記
初期回路に基づいてブロック間の配線に接続する回路要
素を抽出して部分回路を生成する手段と、前記初期回路
に基づいてブロック間の配線を含むパス遅延時間を推定
して、前記部分回路に対する最適化制約条件を生成する
手段と、前記部分回路を前記最適化制約条件に従い最適
化を行って最適回路を出力する手段と、前記最適回路に
基づいて前記初期回路に含まれるブロックの境界に対す
る設計制約情報を生成する手段とを備えたことを特徴と
する論理回路設計制約生成装置。