CN100390800C - 考虑电压降的平面布局规划方法 - Google Patents

考虑电压降的平面布局规划方法 Download PDF

Info

Publication number
CN100390800C
CN100390800C CNB200510110455XA CN200510110455A CN100390800C CN 100390800 C CN100390800 C CN 100390800C CN B200510110455X A CNB200510110455X A CN B200510110455XA CN 200510110455 A CN200510110455 A CN 200510110455A CN 100390800 C CN100390800 C CN 100390800C
Authority
CN
China
Prior art keywords
module
voltage drop
layout
voltage
allocation plan
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB200510110455XA
Other languages
English (en)
Other versions
CN1773515A (zh
Inventor
陈建
赵长虹
周晓方
周电
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fudan University
Original Assignee
Fudan University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fudan University filed Critical Fudan University
Priority to CNB200510110455XA priority Critical patent/CN100390800C/zh
Publication of CN1773515A publication Critical patent/CN1773515A/zh
Application granted granted Critical
Publication of CN100390800C publication Critical patent/CN100390800C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明属集成电路计算机辅助设计技术领域,具体为一种考虑电压降的平面布局规划方法。本发明在传统的布局规划中引入电压降的优化目标,提出了一个快速的量化电压降的模型,即用距离芯片上电压降最大点的距离di来量化电压降的大小,di越小则该点的电压降越大,di越大则该点的电压降越小。对该模型采用模拟退火算法,并采用相应选择策略,有效地降低一个布局的最大电压降以及平均电压降,而且仅仅带来少量的布局面积增加。本发明可广泛应用于集成电路计算机辅助设计中。

Description

考虑电压降的平面布局规划方法
技术领域
本发明属集成电路计算机辅助设计技术领域,具体为一种考虑电压降(IR-drop)大规模集成电路的平面布局规划方法。
背景技术
随着集成电路工艺发展,工作电压降低,功耗密度增大,电源网络电压降的问题将越来越突出。电压降是由于电流经过电源网络上的电阻而引起的。随着工艺的发展,集成电路的功能越来越强大,电流密度和连线长度都随之增加,这带来了更大的电压降。而且集成电路的工作电压随着工艺发展而降低,使得正常工作的最大容许电压降也在降低。因此,电压降问题将随着工艺的发展而越来越突出。
布局是后端设计的第一个阶段,在这个阶段模块的大小以及模块间的相对位置将被确定,而且满足各种约束条件。布局是非常关键的一个阶段,它决定了一个版图的总体框架,而且可以用来验证设计的可行性。我们在布局阶段是尽可能的考虑到各种约束条件,给后续的物理设计阶段提供一个好的框架,减少返回设计的次数。电压降问题和模块的相对位置关系很大,而且我们如果能在物理设计初期,就能很好解决电压降问题,那么能更快的做到设计收敛,降低设计成本。本发明提出在布局阶段考虑电压降的约束,布局阶段同时优化布局的电压降以及面积。
发明内容
本发明的目的是提出一种能优化电压降的超大规模集成电路平面布局规划方法。
考虑电压降优化的布局规划问题描述如下:
给定N个模块组成的集合B={b1,...bn},其中bi={ai,pi},1≤i≤n,ai为模块的面积,pi为模块的功耗,对N个模块进行布局,在这些模块不相互重叠的前提下,使得电压降以及芯片面积得到优化。
本发明提出的布局规划方法,是针对上述布局规划问题的一种解决方案。提出一个快速量化电压降的模型,即用距离芯片上电压降最大点的距离(di)来量化电压降的大小,di越小则该点的电压降越大,反之则电压降越小。
根据量化电压降模型,提出一个评价布局电压降的目标函数:
Cost IR = Σ i = 1 N w i ( d max - d i ) 其中,dmax为离电压降最大点的最长距离,di为模块bi离电压降最大点的距离,wi为模块bi的电压降权重。
本发明中,权重wi的可采用如下表达式:
w i = ρ i Σ i ρ i
其中, ρ i = p i a i , ρi为模块bi的功耗密度,pi为模块bi的功耗,ai为模块bi面积。
根据上述模型,本发明采用模拟退火算法,并且采用相应选择策略完成考虑电压降的布局规划。
本发明的优点是在牺牲少量布局面积的情况下,可以有效的减少一个布局的最大电压降以及平均电压降。
附图说明
图1为用传统方法得到的布局,图2为用本方法得到的布局。其中模块的电压降随着填充模式如下顺序依次增加:空白模式、水平影线、垂直影线、对角影线、斜交叉影线、垂直交叉影线。
具体实施方式
下面进一步介绍本发明的具体实施方式:
(1)构造一个初始布局,并用相应的数据结构如B*-tree[9]、O-tree[10]、Sequence pair[11]等表示。
(2)模拟退火算法中的目标函数为如下所示:
Cost=αAera+βCostIR,其中0≤α,β≤1并且α+β=1,Aera为布局的面积,而CostIR为布局的电压降目标函数值。CostIR的表达式如下所示:
Cost IR = Σ i = 1 N w i ( d max - d i ) , 其中,dmax为离电压降最大点的最长距离,di为模块bi离电压降最大点的距离,wi为模块bi的电压降权重。权重wi的表达式如下所示:
w i = ρ i Σ i ρ i 其中, ρ i = p i a i , ρi为模块bi的功耗密度,pi为模块bi的功耗,ai为模块bi面积。
(3)模拟退火算法中的选择策略为如下所示:
计算N个模块的电压降值(IRi),并计算N个模块电压降的平均值(IRavg);计算各个模块电压降值与平均值之间差的绝对值(Absi=|IRi-IRavg|);将绝对值(Absi)按降序进行排列,并保存于数组(Ary)当中;生成[0,N-1]之间的服从N(0,σ2)正态分布的随机数Rnd,由Ary[Rnd]确定的模块即为被选中进行移动的模块。
(4)根据以上的目标函数以及选择策略进行模拟退火过程,完成考虑电压降的布局规划。
实验结果及分析
我们用国际上通用的测试电路MCNC来验证本方法,采用序列对(SequencePair)来表示布局。实验结果如表1-3所示,和传统只优化面积的布局算法相比较,本方法能很有效的降低布局的最大电压降以及平均电压降,而仅仅带来少量的面积增加。例如,对于测试电路Ami49,本方法和传统的方法比较最大电压降降低了93.1%,平均电压降降低了56.5%,而只带来5.7%的面积增加。实验结果如图2所示,其中图1为用传统方法得到的布局,图2为用本方法得到的布局,其中斜线为电压降较大的模块。
Figure C20051011045500053
Figure C20051011045500054
Figure C20051011045500061
参考文献
[1]J.Cong.“An Interconnect-Centric Design Flow for NanometerTechnologies”.Proceedings of the IEEE,89(4):505-528,April 2001.
[2]D.F.Wong and C.L.Liu.“A New Algorithm for Floorplan Design”.InProceedings IEEWACM Design Automution Conference,pages 101-107,1986.
[3]Kaveh Shakeri,James D.Meindl.“Compact physical IR-drop models forchip/package co-design of gigascale integration(GSI)”.IEEE Transactions onElectron Devices,52(6):1087-1096,June 2005.
[4]L.A.Arledge and W.T.Lynch.“Scaling and performance implications forpower supply and other signal routing constraints imposed by I/O pad limitations”.InProc.IEEE Symp.IC/Package Design Integration,Feb.1998,pp.45-50.
[5]J.W.Joyner and J.D.Meindl.“A compact model for projections of futurepower supply distribution network requirements”.In Proc.ASIC/SOC Conf.,Sep.2002,pp.376-380.
[6]Hung-Ming Chen,Li-Da Huang,I-Min Liu,Minghomg Lai,Wong,D.F.“Floorplanning with power supply noise avoidance”.In Proceedings of the ASP-DAC.Page(s):427-430,Jan.2003.
[7]H.Murata,K.Fujiyoshi,S.Nakatake and Y.Kajitani,“VLSI ModulePlacement Based on Rectangle-Packing by the Sequence Pair,”IEEE Trans.on CAD15(12),pp.1518-1524,1996.
[8]S.N.Adya,I.L.Markov,“Fixed-outline Floorplanning Through BetterLocal Search”,In Proceedings of ICCD 2001,pp.328-334.
[9]Y.C.Chang,Y.W.Chang,G.M.Wu,and S.W.Wu,“B-trees:A newrepresentation for nonslicing floorplans,”in Proc.Design Automation Conf.,2000,pp.458-463.
[10]P.-N.Guo,C.-K.Cheng,and T.Yoshimura,“An O-tree representation ofnonslicing floorplan and its applications,”in Proc.Design Automation Conf.,1999,pp.268-273.
[11]H.Murata,K.Fujiyoshi,S.Nakatake,and Y.Kajitani,“Rectangle-packingbased module placement,”in Proc.Int.Conf.Computer-Aided Design,1995,pp.472-479.

Claims (3)

1.考虑电压降的布局规划方法,其特征在于该方法所针对的布局规划问题描述为:
给定N个模块组成的集合B={b1,..bn},其中bi={ai,pi},1≤i≤n,ai为模块的面积,pi为模块的功耗,对N个模块进行布局,在这些模块不相互重叠的前提下,使得电压降以及芯片面积得到优化;
该方法用距离芯片上电压降最大点的距离di来量化电压降的大小,建立评价布局电压降的目标函数:
Cost IR = Σ i = 1 N w i ( d max - d i )
其中,dmax为离电压降最大点的最长距离,di为模块bi离电压降最大点的距离,wi为模块bi的电压降权重;然后采用模拟退火算法和相应选择策略,完成布局规划。
2.根据权利要求1所述的布局规划方法,其特征在于模块bi的电压降权重wi形式为: w i = ρ i Σ i ρ i
其中, ρ i = p i a i , ρi为模块bi的功耗密度,pi为模块bi的功耗,ai为模块bi面积。
3.根据权利要求1所述的布局规划方法,其特征在于模拟退火过程中的选择策略,具体步骤如下:
(1)计算N个模块的电压降值,并计算N个模块电压降的平均值;
(2)计算各个模块电压降值与平均值之间差的绝对值;
(3)将绝对值按降序进行排列,并保存于数组Ary当中;
(4)生成[0,N-1]之间的服从N(0,σ2)正态分布的随机数Rnd,由数组Ary[Rnd]确定的模块即为被选中进行移动的模块。
CNB200510110455XA 2005-11-17 2005-11-17 考虑电压降的平面布局规划方法 Expired - Fee Related CN100390800C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNB200510110455XA CN100390800C (zh) 2005-11-17 2005-11-17 考虑电压降的平面布局规划方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNB200510110455XA CN100390800C (zh) 2005-11-17 2005-11-17 考虑电压降的平面布局规划方法

Publications (2)

Publication Number Publication Date
CN1773515A CN1773515A (zh) 2006-05-17
CN100390800C true CN100390800C (zh) 2008-05-28

Family

ID=36760478

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB200510110455XA Expired - Fee Related CN100390800C (zh) 2005-11-17 2005-11-17 考虑电压降的平面布局规划方法

Country Status (1)

Country Link
CN (1) CN100390800C (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105808807A (zh) * 2014-12-31 2016-07-27 新思科技有限公司 用于先进半导体技术的电迁移验证
CN106991206B (zh) * 2017-01-12 2020-09-11 北京集创北方科技股份有限公司 生成芯片平面布局信息的方法和装置
CN112100960B (zh) * 2020-11-19 2021-03-09 北京智芯微电子科技有限公司 动态检测fpga芯片内压降的方法及fpga芯片

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6028440A (en) * 1998-03-20 2000-02-22 Lsi Logic Corporation Estimation of voltage drop and current densities in ASIC power supply mesh
US6523154B2 (en) * 2000-12-14 2003-02-18 International Business Machines Corporation Method for supply voltage drop analysis during placement phase of chip design
US20040031007A1 (en) * 2002-08-07 2004-02-12 Mitsubishi Denki Kabushiki Kaisha Automatic placement and routing apparatus automatically inserting a capacitive cell
CN1614766A (zh) * 2003-11-04 2005-05-11 松下电器产业株式会社 半导体集成电路及其设计方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6028440A (en) * 1998-03-20 2000-02-22 Lsi Logic Corporation Estimation of voltage drop and current densities in ASIC power supply mesh
US6523154B2 (en) * 2000-12-14 2003-02-18 International Business Machines Corporation Method for supply voltage drop analysis during placement phase of chip design
US20040031007A1 (en) * 2002-08-07 2004-02-12 Mitsubishi Denki Kabushiki Kaisha Automatic placement and routing apparatus automatically inserting a capacitive cell
CN1614766A (zh) * 2003-11-04 2005-05-11 松下电器产业株式会社 半导体集成电路及其设计方法

Non-Patent Citations (10)

* Cited by examiner, † Cited by third party
Title
Compact Physical IR-Drop Models for Chip/PackageCo-Design of Gigascale Integration (GSI). Kaveh Shakeri, James D. Meindl.IEEE TRANSACTIONS ON ELECTRON DEVICES,Vol.52 No.6. 2005
Compact Physical IR-Drop Models for Chip/PackageCo-Design of Gigascale Integration (GSI). Kaveh Shakeri, James D. Meindl.IEEE TRANSACTIONS ON ELECTRON DEVICES,Vol.52 No.6. 2005 *
Floorplanning with Power Supply Noise Avoidance. Hung-Ming Chen,Li-Da Huang,I-Min Liu,Minghorng Lai,D.F.Wong.Proceedings of the ASP-DAC 2003. 2003
Floorplanning with Power Supply Noise Avoidance. Hung-Ming Chen,Li-Da Huang,I-Min Liu,Minghorng Lai,D.F.Wong.Proceedings of the ASP-DAC 2003. 2003 *
P/G PAD PLACEMENT OPTIMIZATION: PROBLEMFORMULATION FOR BEST IR DROP. Aishwarya Dubey,Texas Instruments.Proceedings of ISQED 2005. 2005
P/G PAD PLACEMENT OPTIMIZATION: PROBLEMFORMULATION FOR BEST IR DROP. Aishwarya Dubey,Texas Instruments.Proceedings of ISQED 2005. 2005 *
Wiring area optimization in floorplan-aware hierarchical powergrids. Jin-Tai Yan,Chia-Wei Wu, Yen-Hsiang Chen.IEEE ISCAS 2005. 2005
Wiring area optimization in floorplan-aware hierarchical powergrids. Jin-Tai Yan,Chia-Wei Wu, Yen-Hsiang Chen.IEEE ISCAS 2005. 2005 *
基于布局规划的电源分布网络设计. 宋廷强,周艳平,刘川来.青岛科技大学学报,第25卷第2期. 2004
基于布局规划的电源分布网络设计. 宋廷强,周艳平,刘川来.青岛科技大学学报,第25卷第2期. 2004 *

Also Published As

Publication number Publication date
CN1773515A (zh) 2006-05-17

Similar Documents

Publication Publication Date Title
Deng et al. Interconnect characteristics of 2.5-D system integration scheme
US6898769B2 (en) Decoupling capacitor sizing and placement
US7551985B1 (en) Method and apparatus for power consumption optimization for integrated circuits
CN107315848B (zh) 用于集成电路设计的方法及系统
US6532572B1 (en) Method for estimating porosity of hardmacs
Li et al. Hierarchical 3-D floorplanning algorithm for wirelength optimization
US11030380B2 (en) Synergistic design method for fabricating integrated circuit
CN111581899A (zh) 良率参数文件和门级网表的生成方法以及芯片的开发流程
US20080300848A1 (en) Efficient simulation of dominantly linear circuits
US20230274074A1 (en) Generation of layout including power delivery network
CN100390800C (zh) 考虑电压降的平面布局规划方法
CN111241763B (zh) 集成电路装置、集成电路共设计方法及集成电路模拟方法
US20150193569A1 (en) Characterizing cell using input waveform geneartion considering different circuit topoloiges
US6941532B2 (en) Clock skew verification methodology for grid-based design
US20190384869A1 (en) Integrated system of pdn implementation and digital co-synthesis
CN104484541B (zh) 一种基于马尔可夫转移矩阵库的寄生电容提取方法
TW466703B (en) Optimizing method of transistor and device, layout design method of integrated circuit and device, medium recording transistor optimizing program, medium recording layout design program of integrated circuit, and integrated circuit
US20050278664A1 (en) Predicting power consumption for a chip
Atghiaee et al. A predictive and accurate interconnect density function: The core of a novel interconnect-centric prediction engine
Liu et al. Power/ground network and floorplan cosynthesis for fast design convergence
US20030074175A1 (en) Simulation by parts method for grid-based clock distribution design
US20030074643A1 (en) Unified database system to store, combine, and manipulate clock related data for grid-based clock distribution design
US20060136851A1 (en) Method for the generation of static noise check data
CN103500284A (zh) 一种片上供电网络无向量验证方法及验证系统
Ranjan et al. Fast hierarchical floorplanning with congestion and timing control

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080528

Termination date: 20101117