JPH0621222A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH0621222A JPH0621222A JP4178428A JP17842892A JPH0621222A JP H0621222 A JPH0621222 A JP H0621222A JP 4178428 A JP4178428 A JP 4178428A JP 17842892 A JP17842892 A JP 17842892A JP H0621222 A JPH0621222 A JP H0621222A
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Abstract
(57)【要約】
【目的】 パターンデータを存在する回路と回路構成上
は同一で素子等の寸法、材料が異なる装置を製造する場
合に、製造期間及びコストの低減を図る。 【構成】 既存のパターンデータから回路データを抽出
する工程（ステップ１０１）と、この抽出された回路デ
ータをシンボリックデータに変換する工程（ステップ１
０２）と、既存のパターンデータを生成するときに用い
た設計ルールを変更し、変更されたこの設計ルールに基
づいて、第１のシンボリックデータに含まれる各シンボ
リックセルの寸法を変えて、第２のシンボリックデータ
を生成する工程（ステップ１０３）と、第２のシンボリ
ックデータを用いて、第２のマスクパターンを発生させ
る工程（ステップ１０４）と、第２のマスクパターンを
用いて、半導体基板上に素子及び配線層の形成を行う工
程（ステップ１０５）とを備える。
は同一で素子等の寸法、材料が異なる装置を製造する場
合に、製造期間及びコストの低減を図る。 【構成】 既存のパターンデータから回路データを抽出
する工程（ステップ１０１）と、この抽出された回路デ
ータをシンボリックデータに変換する工程（ステップ１
０２）と、既存のパターンデータを生成するときに用い
た設計ルールを変更し、変更されたこの設計ルールに基
づいて、第１のシンボリックデータに含まれる各シンボ
リックセルの寸法を変えて、第２のシンボリックデータ
を生成する工程（ステップ１０３）と、第２のシンボリ
ックデータを用いて、第２のマスクパターンを発生させ
る工程（ステップ１０４）と、第２のマスクパターンを
用いて、半導体基板上に素子及び配線層の形成を行う工
程（ステップ１０５）とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造方法に係わり、特にマスクパターンのレイアウト方
法に関する。
製造方法に係わり、特にマスクパターンのレイアウト方
法に関する。
【０００２】
【従来の技術】従来、半導体集積回路装置のマスクパタ
ーンをレイアウトさせる方法には、次のようなものがあ
った。先ず、半導体基板上に形成すべきトランジスタ等
の素子の配置や配線を、マニュアル設計により毎回決定
する方法がある。この方法によれば、集積度の高い装置
が得られるが、長い開発期間を要する。
ーンをレイアウトさせる方法には、次のようなものがあ
った。先ず、半導体基板上に形成すべきトランジスタ等
の素子の配置や配線を、マニュアル設計により毎回決定
する方法がある。この方法によれば、集積度の高い装置
が得られるが、長い開発期間を要する。
【０００３】他に、ゲートアレイのように、半導体ウェ
ーハにトランジスタ等の素子を予めアレイ状に形成して
準備しておき、その表面上に用途に応じて配線層のみを
形成する方法もある。この方法によれば、開発期間を短
縮することができる。
ーハにトランジスタ等の素子を予めアレイ状に形成して
準備しておき、その表面上に用途に応じて配線層のみを
形成する方法もある。この方法によれば、開発期間を短
縮することができる。
【０００４】また、予めセルを登録しておき、登録済み
のセルを組み合わせてレイアウトする方法もある。これ
は、一般にスタンダードセル方式と呼ばれ、上述の二つ
の方法の中間に位置する。１つのセル内の素子の形状や
配列、配線がセル毎に予め設計されている。このような
セルの組み合わせと、セル間の配線を決定することで、
マスクパターンをレイアウトする。
のセルを組み合わせてレイアウトする方法もある。これ
は、一般にスタンダードセル方式と呼ばれ、上述の二つ
の方法の中間に位置する。１つのセル内の素子の形状や
配列、配線がセル毎に予め設計されている。このような
セルの組み合わせと、セル間の配線を決定することで、
マスクパターンをレイアウトする。
【０００５】そして、いずれかの方法で一旦レイアウト
を決定した後、論理回路の構成は変えずに設計ルールの
みを変更する場合がある。即ち、パターンをレイアウト
するときは、トランジスタの寸法や配線層の幅、配線層
の間隔や配線材料等を、一定のルールに基づいて決定し
ていく。このようにしてある集積回路装置のパターンの
レイアウトを決定した後、同一の論理構成を有する他の
集積回路装置を、トランジスタの寸法等を変更して製造
する場合がある。
を決定した後、論理回路の構成は変えずに設計ルールの
みを変更する場合がある。即ち、パターンをレイアウト
するときは、トランジスタの寸法や配線層の幅、配線層
の間隔や配線材料等を、一定のルールに基づいて決定し
ていく。このようにしてある集積回路装置のパターンの
レイアウトを決定した後、同一の論理構成を有する他の
集積回路装置を、トランジスタの寸法等を変更して製造
する場合がある。
【０００６】このようなとき、従来は既存のパターンの
レイアウトを初めからやり直さなければならず、最初か
ら新規設計する場合と同程度の開発期間とコストが必要
であった。
レイアウトを初めからやり直さなければならず、最初か
ら新規設計する場合と同程度の開発期間とコストが必要
であった。
【０００７】
【発明が解決しようとする課題】このように、既にパタ
ーンがレイアウトされた装置と論理回路上の構成は同一
で設計ルールのみが異なる他の装置を製造する場合、従
来は既存のパターンレイアウトを生かせずに新規に設計
する場合と同じような期間およびコストがかかってい
た。
ーンがレイアウトされた装置と論理回路上の構成は同一
で設計ルールのみが異なる他の装置を製造する場合、従
来は既存のパターンレイアウトを生かせずに新規に設計
する場合と同じような期間およびコストがかかってい
た。
【０００８】本発明は上記事情に鑑みてなされたもの
で、パターンをレイアウトする期間を短縮することで、
製造に必要な期間およびコストを低減することができる
半導体集積回路装置の製造方法を提供する。
で、パターンをレイアウトする期間を短縮することで、
製造に必要な期間およびコストを低減することができる
半導体集積回路装置の製造方法を提供する。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
装置の製造方法は、第１のマスクパターンがレイアウト
されている既存のパターンデータから、回路データを抽
出する工程と、抽出された前記回路データを第１のシン
ボリックデータに変換する工程と、前記第１のマスクパ
ターンをレイアウトするときに用いて設計ルールを変更
し、変更されたこの設計ルールに基づいて、前記第１の
シンボリックデータに含まれる各シンボリックセルの寸
法を変えて、第２のシンボリックデータを生成する工程
と、前記第２のシンボリックデータを用いて、第２のマ
スクパターンを発生させる工程と、前記第２のマスクパ
ターンを用いて、半導体基板上に素子及び配線層の形成
を行う工程とを備えたことを特徴としている。
装置の製造方法は、第１のマスクパターンがレイアウト
されている既存のパターンデータから、回路データを抽
出する工程と、抽出された前記回路データを第１のシン
ボリックデータに変換する工程と、前記第１のマスクパ
ターンをレイアウトするときに用いて設計ルールを変更
し、変更されたこの設計ルールに基づいて、前記第１の
シンボリックデータに含まれる各シンボリックセルの寸
法を変えて、第２のシンボリックデータを生成する工程
と、前記第２のシンボリックデータを用いて、第２のマ
スクパターンを発生させる工程と、前記第２のマスクパ
ターンを用いて、半導体基板上に素子及び配線層の形成
を行う工程とを備えたことを特徴としている。
【００１０】ここで、前記第２のシンボリックデータが
得られた後に、前記第２のシンボリックデータを用い
て、トランジスタの寸法を必要最小限の大きさにし、隣
接するセルの間で共有可能な領域を共有化し、第３のシ
ンボリックデータを得る工程と、前記第３のシンボリッ
クデータを用いて、第２のマスクパターンを発生させる
工程と、前記第２のマスクパターンを用いて、半導体基
板上に素子及び配線層の形成を行う工程とをさらに備え
てもよい。
得られた後に、前記第２のシンボリックデータを用い
て、トランジスタの寸法を必要最小限の大きさにし、隣
接するセルの間で共有可能な領域を共有化し、第３のシ
ンボリックデータを得る工程と、前記第３のシンボリッ
クデータを用いて、第２のマスクパターンを発生させる
工程と、前記第２のマスクパターンを用いて、半導体基
板上に素子及び配線層の形成を行う工程とをさらに備え
てもよい。
【００１１】
【作用】第１のマスクパターンがレイアウトされている
状態を示す既存のパターンデータから回路データを抽出
し、この回路データを第１のシンボリックデータに変換
する。第１のマスクパターンをレイアウトするときに用
いた設計ルールを変更し、この設計ルールに基づいて、
第１のシンボリックデータに含まれる各シンボリックセ
ルの寸法を変えることで、第２のシンボリックデータを
生成する。この第２のシンボリックデータを用いて第２
のマスクパターンを発生させ、この第２のマスクパター
ンを用いて、半導体基板上に素子及び配線層の形成を行
う。このように、既存のパターンデータを生かしてシン
ボリックデータ上でセルの寸法を変えることにより、パ
ターンデータが存在する回路と回路上の構成は同一で寸
法のみ異なる装置を新たに製造する場合にも、マスクパ
ターンの発生が容易で製造期間及びコストが低減され
る。
状態を示す既存のパターンデータから回路データを抽出
し、この回路データを第１のシンボリックデータに変換
する。第１のマスクパターンをレイアウトするときに用
いた設計ルールを変更し、この設計ルールに基づいて、
第１のシンボリックデータに含まれる各シンボリックセ
ルの寸法を変えることで、第２のシンボリックデータを
生成する。この第２のシンボリックデータを用いて第２
のマスクパターンを発生させ、この第２のマスクパター
ンを用いて、半導体基板上に素子及び配線層の形成を行
う。このように、既存のパターンデータを生かしてシン
ボリックデータ上でセルの寸法を変えることにより、パ
ターンデータが存在する回路と回路上の構成は同一で寸
法のみ異なる装置を新たに製造する場合にも、マスクパ
ターンの発生が容易で製造期間及びコストが低減され
る。
【００１２】ここで、第２のシンボリックデータを用い
てトランジスタの寸法を必要最小限の大きさにし、また
隣接するセルの間で共有可能な領域を共有化すること
で、パターン面積が縮小された第３のシンボリックデー
タが得られる。この第３のシンボリックデータを用いて
第２のマスクパターンを発生させ、さらにこの第２のマ
スクパターンを用いて半導体基板上に素子及び配線層の
形成を行うことで、集積度の高い装置を製造することが
できる。
てトランジスタの寸法を必要最小限の大きさにし、また
隣接するセルの間で共有可能な領域を共有化すること
で、パターン面積が縮小された第３のシンボリックデー
タが得られる。この第３のシンボリックデータを用いて
第２のマスクパターンを発生させ、さらにこの第２のマ
スクパターンを用いて半導体基板上に素子及び配線層の
形成を行うことで、集積度の高い装置を製造することが
できる。
【００１３】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。本実施例では、ある集積回路装置のマス
クパターンをレイアウトした場合に、設計資産として後
に他の装置を設計するとき利用できるよう、シンボリッ
クデータとしてデータベース化しておく。そして、回路
構成は同一で素子の寸法等が異なる装置を製造すると
き、このデータベースを用いて、レイアウトを生成する
際に設計者が参照する設計ルールを変更することで、素
子の寸法や配線層の幅等を変更する。
して説明する。本実施例では、ある集積回路装置のマス
クパターンをレイアウトした場合に、設計資産として後
に他の装置を設計するとき利用できるよう、シンボリッ
クデータとしてデータベース化しておく。そして、回路
構成は同一で素子の寸法等が異なる装置を製造すると
き、このデータベースを用いて、レイアウトを生成する
際に設計者が参照する設計ルールを変更することで、素
子の寸法や配線層の幅等を変更する。
【００１４】先ず、レイアウトされたパターンをデータ
ベースとして後で利用できるようにするレイアウト方法
について説明する。これは、スタンダードセル方式を発
展させたシンボリック方式と称される方法を用いる。
ベースとして後で利用できるようにするレイアウト方法
について説明する。これは、スタンダードセル方式を発
展させたシンボリック方式と称される方法を用いる。
【００１５】シンボリックセルとは、マスクレイアウト
を記号的に表現したもので、トランジスタ、コンタク
ト、端子等をシンボル化し、これをスティックと称され
るワイアで接続したものである。シンボリックセルは、
後述するスティック図という形にして登録され、構成要
素にはＮチャネルＭＯＳトランジスタ、ＰチャネルＭＯ
Ｓトランジスタ、ワイア、電源線、コンタクト、ビア等
がある。そして、これらの構成要素やワイアの相対的な
位置関係は、マスクレイアウトにおける相対的な位置関
係に対応する。
を記号的に表現したもので、トランジスタ、コンタク
ト、端子等をシンボル化し、これをスティックと称され
るワイアで接続したものである。シンボリックセルは、
後述するスティック図という形にして登録され、構成要
素にはＮチャネルＭＯＳトランジスタ、ＰチャネルＭＯ
Ｓトランジスタ、ワイア、電源線、コンタクト、ビア等
がある。そして、これらの構成要素やワイアの相対的な
位置関係は、マスクレイアウトにおける相対的な位置関
係に対応する。
【００１６】例として、図４（ａ）のような二入力ＮＡ
ＮＤゲートのマスクパターンを発生させる場合について
述べる。二入力ＮＡＮＤゲートは、一般に図４（ｂ）の
ようにそれぞれ二つずつのＮチャネルトランジスタＮ
１，Ｎ２とＰチャネルトランジスタＰ１，Ｐ２とで構成
される。図５に、この二入力ＮＡＮＤゲートのスティッ
ク図を示す。上述したように、トランジスタ等やコンタ
クト、端子等が、シンボリックセルとして記号的に表現
されており、幅の無いワイアで各シンボリックセルが接
続されている。
ＮＤゲートのマスクパターンを発生させる場合について
述べる。二入力ＮＡＮＤゲートは、一般に図４（ｂ）の
ようにそれぞれ二つずつのＮチャネルトランジスタＮ
１，Ｎ２とＰチャネルトランジスタＰ１，Ｐ２とで構成
される。図５に、この二入力ＮＡＮＤゲートのスティッ
ク図を示す。上述したように、トランジスタ等やコンタ
クト、端子等が、シンボリックセルとして記号的に表現
されており、幅の無いワイアで各シンボリックセルが接
続されている。
【００１７】領域５０に、ＰチャネルトランジスタＰ
１，Ｐ２が形成されている。ＰチャネルトランジスタＰ
１のソース５１とＰチャネルトランジスタＰ２のソース
５２が、それぞれ電源電圧ＶDD線５６に接続されてい
る。ＰチャネルトランジスタＰ１及びＰ２のドレイン５
３は、出力端子Ｃに共通接続されている。Ｐチャネルト
ランジスタＰ１のゲート５４は入力端子Ａに接続され、
ＰチャネルトランジスタＰ２のゲート５５は入力端子Ｂ
に接続されている。
１，Ｐ２が形成されている。ＰチャネルトランジスタＰ
１のソース５１とＰチャネルトランジスタＰ２のソース
５２が、それぞれ電源電圧ＶDD線５６に接続されてい
る。ＰチャネルトランジスタＰ１及びＰ２のドレイン５
３は、出力端子Ｃに共通接続されている。Ｐチャネルト
ランジスタＰ１のゲート５４は入力端子Ａに接続され、
ＰチャネルトランジスタＰ２のゲート５５は入力端子Ｂ
に接続されている。
【００１８】領域６０に、ＮチャネルトランジスタＮ
１，Ｎ２が形成されている。ＮチャネルトランジスタＮ
１のドレイン６４が出力端子Ｃに接続され、ゲート６３
が入力端子Ｂに接続されている。Ｎチャネルトランジス
タＮ２のソース６１は接地電圧ＶSS線６５に接続され、
ゲート６２は入力端子Ａに接続されている。
１，Ｎ２が形成されている。ＮチャネルトランジスタＮ
１のドレイン６４が出力端子Ｃに接続され、ゲート６３
が入力端子Ｂに接続されている。Ｎチャネルトランジス
タＮ２のソース６１は接地電圧ＶSS線６５に接続され、
ゲート６２は入力端子Ａに接続されている。
【００１９】このようなスティック図を計算機上で処理
する場合、スティック図で表現された各シンボリックセ
ルの寸法を、用途に応じて変えて設定することができ
る。例えば、インバータセルが隣接して配置されている
場合、拡散コンタクトを共通に用いることができるとき
は共通化することで、セルの大きさを小さくすることが
できる。このようにして得られたスティック図に基づい
て発生させた実際のマスクパターンを図６に示す。
する場合、スティック図で表現された各シンボリックセ
ルの寸法を、用途に応じて変えて設定することができ
る。例えば、インバータセルが隣接して配置されている
場合、拡散コンタクトを共通に用いることができるとき
は共通化することで、セルの大きさを小さくすることが
できる。このようにして得られたスティック図に基づい
て発生させた実際のマスクパターンを図６に示す。
【００２０】領域１０にＰチャネルトランジスタＰ１，
Ｐ２が形成されている。ＰチャネルトランジスタＰ１の
ソース領域１１と、ＰチャネルトランジスタＰ２のソー
ス領域１２とが領域１０の両側に配置され、Ｐチャネル
トランジスタＰ１及びＰ２のドレイン領域１３が共通化
して中央に形成されている。
Ｐ２が形成されている。ＰチャネルトランジスタＰ１の
ソース領域１１と、ＰチャネルトランジスタＰ２のソー
ス領域１２とが領域１０の両側に配置され、Ｐチャネル
トランジスタＰ１及びＰ２のドレイン領域１３が共通化
して中央に形成されている。
【００２１】領域２０にＮチャネルトランジスタＮ１，
Ｎ２が形成されている。この領域２０内に、Ｎチャネル
トランジスタＮ２のソース領域２１とＮチャネルトラン
ジスタＮ１のドレイン領域２４とが形成されている。
Ｎ２が形成されている。この領域２０内に、Ｎチャネル
トランジスタＮ２のソース領域２１とＮチャネルトラン
ジスタＮ１のドレイン領域２４とが形成されている。
【００２２】さらに、ＰチャネルトランジスタＰ１のゲ
ート領域１４とＮチャネルトランジスタＮ２のゲート領
域２２とが入力端子Ａのコンタクト領域３１に接続され
ている。ＰチャネルトランジスタＰ２のゲート領域１５
とＮチャネルトランジスタＮ１のゲート領域２３とが入
力端子Ｂのコンタクト領域３２に接続されている。Ｐチ
ャネルトランジスタＰ１，Ｐ２のドレイン領域１３とＮ
チャネルトランジスタＮ１のドレイン領域２４とが、出
力端子Ｃのコンタクト領域３３に接続されている。
ート領域１４とＮチャネルトランジスタＮ２のゲート領
域２２とが入力端子Ａのコンタクト領域３１に接続され
ている。ＰチャネルトランジスタＰ２のゲート領域１５
とＮチャネルトランジスタＮ１のゲート領域２３とが入
力端子Ｂのコンタクト領域３２に接続されている。Ｐチ
ャネルトランジスタＰ１，Ｐ２のドレイン領域１３とＮ
チャネルトランジスタＮ１のドレイン領域２４とが、出
力端子Ｃのコンタクト領域３３に接続されている。
【００２３】図３に、このシンボリック方式を用いてマ
スクパターンを発生させる手順を示す。ＥＷＳ（ENGINE
ERING WORKSTATION ）を用いて、回路図を作成する（ス
テップ１２１）。この回路図の具体的な例を、図７に示
す。
スクパターンを発生させる手順を示す。ＥＷＳ（ENGINE
ERING WORKSTATION ）を用いて、回路図を作成する（ス
テップ１２１）。この回路図の具体的な例を、図７に示
す。
【００２４】回路図に基づいて、回路記述ネットを作成
する（ステップ１２２）。この回路記述ネットは、セル
間の配線接続情報を示したもので、図８にその例を示
す。
する（ステップ１２２）。この回路記述ネットは、セル
間の配線接続情報を示したもので、図８にその例を示
す。
【００２５】作成した回路記述ネットに基づいて、自動
配線ツール（router）を用いてスタンダードセルの配置
および配線を行う（ステップ１２３）。
配線ツール（router）を用いてスタンダードセルの配置
および配線を行う（ステップ１２３）。
【００２６】次に、このスタンダードセルを、上述した
ようなスティック図で表現することのできるシンボリッ
クセルに置き換える（ステップ１２４）。スタンダード
セルとシンボリックセルとは一対一に対応した関係にあ
る。
ようなスティック図で表現することのできるシンボリッ
クセルに置き換える（ステップ１２４）。スタンダード
セルとシンボリックセルとは一対一に対応した関係にあ
る。
【００２７】トランジスタの寸法や、配線層の幅、間
隔、配線材料等を、一定のルールを定めた設計ルールを
参照しながら指定し（ステップ１２５）、マスクパター
ンを発生させる（ステップ１２６）。
隔、配線材料等を、一定のルールを定めた設計ルールを
参照しながら指定し（ステップ１２５）、マスクパター
ンを発生させる（ステップ１２６）。
【００２８】このような手順でマスクパターンを発生さ
せると、シンボリックデータとしてデータベース化され
保存された状態になる。このデータベースを有効に活用
して、論理回路上は同一であるがトランジスタ等の寸法
が異なるマスクパターンを発生させて半導体集積回路装
置を製造する点に、本実施例の特徴がある。
せると、シンボリックデータとしてデータベース化され
保存された状態になる。このデータベースを有効に活用
して、論理回路上は同一であるがトランジスタ等の寸法
が異なるマスクパターンを発生させて半導体集積回路装
置を製造する点に、本実施例の特徴がある。
【００２９】図１に、本発明の第１の実施例による半導
体装置の製造方法を工程別に示す。先ず、上述した手順
に基づいてパターンがレイアウトされた既存のパターン
データが存在する。この既存のパターンデータから、回
路データの抽出を行う（ステップ１０１）。即ち、パタ
ーンデータを元の論理回路に逆変換する。但し、抽出さ
れた回路データと、論理回路自体とは完全に同一なもの
ではない。例えば、抽出された回路データには、パター
ンに即して用いられるアルミニウムや多結晶シリコン等
の配線材料や、トランジスタの寸法等のデータが含まれ
ている。これに対し、論理回路には配線材料やトランジ
スタの寸法等の指定はなされていない。
体装置の製造方法を工程別に示す。先ず、上述した手順
に基づいてパターンがレイアウトされた既存のパターン
データが存在する。この既存のパターンデータから、回
路データの抽出を行う（ステップ１０１）。即ち、パタ
ーンデータを元の論理回路に逆変換する。但し、抽出さ
れた回路データと、論理回路自体とは完全に同一なもの
ではない。例えば、抽出された回路データには、パター
ンに即して用いられるアルミニウムや多結晶シリコン等
の配線材料や、トランジスタの寸法等のデータが含まれ
ている。これに対し、論理回路には配線材料やトランジ
スタの寸法等の指定はなされていない。
【００３０】次に、回路データをシンボリックデータに
変換する（ステップ１０２）。そして、既存のパターン
データを生成するときに用いた設計ルールを今回製造し
ようとする装置の仕様に合わせて変更する。設計ルール
は、上述したように各トランジスタや配線層の幅、間
隔、配線材料等を決定する際に、設計者が参照するルー
ルを定めたものである。変更された設計ルールに基づい
て、シンボリックデータ上で各トランジスタや配線層の
寸法等の変更を行う（ステップ１０３）。これにより、
新たなシンボリックデータが得られる。
変換する（ステップ１０２）。そして、既存のパターン
データを生成するときに用いた設計ルールを今回製造し
ようとする装置の仕様に合わせて変更する。設計ルール
は、上述したように各トランジスタや配線層の幅、間
隔、配線材料等を決定する際に、設計者が参照するルー
ルを定めたものである。変更された設計ルールに基づい
て、シンボリックデータ上で各トランジスタや配線層の
寸法等の変更を行う（ステップ１０３）。これにより、
新たなシンボリックデータが得られる。
【００３１】この得られたシンボリックデータに基づい
て、マスクパターンを発生させる（ステップ１０４）。
このマスクパターンを用いて、半導体基板上にトランジ
スタ等の素子と、各素子を接続する配線層を形成する
（ステップ１０５）。
て、マスクパターンを発生させる（ステップ１０４）。
このマスクパターンを用いて、半導体基板上にトランジ
スタ等の素子と、各素子を接続する配線層を形成する
（ステップ１０５）。
【００３２】このように、既存のパターンデータから回
路データを抽出し、シンボリックデータに変換した後、
設計ルールを変更してトランジスタの寸法や配線層の幅
等を変えることにより、論理回路は同一で寸法や材料等
が異なるマスクパターンを容易に発生することができ
る。トランジスタの寸法を一律に変更するような場合に
も、設計ルールを変更するだけで、シンボリックデータ
の段階で自動的にすべての寸法を変えることができ、生
産性が大きく向上する。従って、マスクパターンを発生
させるまでの期間が短縮され、コストが低減される。
路データを抽出し、シンボリックデータに変換した後、
設計ルールを変更してトランジスタの寸法や配線層の幅
等を変えることにより、論理回路は同一で寸法や材料等
が異なるマスクパターンを容易に発生することができ
る。トランジスタの寸法を一律に変更するような場合に
も、設計ルールを変更するだけで、シンボリックデータ
の段階で自動的にすべての寸法を変えることができ、生
産性が大きく向上する。従って、マスクパターンを発生
させるまでの期間が短縮され、コストが低減される。
【００３３】次に、本発明の第２の実施例について説明
する。本実施例では、第１の実施例の工程に加えて、集
積度を向上させるための工程をさらに備えている。
する。本実施例では、第１の実施例の工程に加えて、集
積度を向上させるための工程をさらに備えている。
【００３４】図２に本実施例による製造方法の手順を示
す。第１の実施例と同様に、既存のパターンデータから
回路データを抽出し（ステップ１０１）、回路データを
シンボリックデータに変換し（ステップ１０２）、設計
ルールを変更してシンボリックデータ上でトランジスタ
の寸法等を変更し、新たなシンボリックデータを生成す
る（ステップ１０３）。
す。第１の実施例と同様に、既存のパターンデータから
回路データを抽出し（ステップ１０１）、回路データを
シンボリックデータに変換し（ステップ１０２）、設計
ルールを変更してシンボリックデータ上でトランジスタ
の寸法等を変更し、新たなシンボリックデータを生成す
る（ステップ１０３）。
【００３５】この新たなシンボリックデータを用いて、
トランジスタ等の寸法を必要最小限な大きさに変更す
る。また、同時に隣接するシンボリックセル同志の間で
共有の可能なパターンを共通化する（ステップ１１
２）。
トランジスタ等の寸法を必要最小限な大きさに変更す
る。また、同時に隣接するシンボリックセル同志の間で
共有の可能なパターンを共通化する（ステップ１１
２）。
【００３６】このようにして得られた新たなスティック
図を、シンボリックデータに変換し、マスクパターンを
発生させる（ステップ１１３）。このマスクパターンを
用いて、半導体基板上にトランジスタ等の素子と、各素
子を接続する配線層を形成する（ステップ１１４）。
図を、シンボリックデータに変換し、マスクパターンを
発生させる（ステップ１１３）。このマスクパターンを
用いて、半導体基板上にトランジスタ等の素子と、各素
子を接続する配線層を形成する（ステップ１１４）。
【００３７】図９に、ステップ１１２で寸法の縮小を行
う前の段階のマスクパターンを示し、図１０に縮小を行
った後のマスクパターンを示す。ここでは、Ｐチャネル
トランジスタのチャネル幅を８５μｍから３０μｍに狭
め、Ｎチャネルトランジスタのチャネル幅を６２μｍか
ら２０μｍに狭めた場合を示している。
う前の段階のマスクパターンを示し、図１０に縮小を行
った後のマスクパターンを示す。ここでは、Ｐチャネル
トランジスタのチャネル幅を８５μｍから３０μｍに狭
め、Ｎチャネルトランジスタのチャネル幅を６２μｍか
ら２０μｍに狭めた場合を示している。
【００３８】図１１には、マスクパターンの一部を共有
化した場合の具体的な例を示す。図１１（ａ）に、二つ
のインバータＩＮ１，ＩＮ２が隣接した状態のマスクパ
ターンを示す。このマスクパターンでは、共有化は図ら
れていない。ここで、各インバータＩＮ１，ＩＮ２の間
では、拡散層と配線層とを接続するためのコンタクト領
域を共有することができる。即ち、インバータＩＮ１の
コンタクト領域１とインバータＩＮ２のコンタクト領域
２、インバータＩＮ１のコンタクト領域３とインバータ
ＩＮ２のコンタクト領域４とを共有することができる。
化した場合の具体的な例を示す。図１１（ａ）に、二つ
のインバータＩＮ１，ＩＮ２が隣接した状態のマスクパ
ターンを示す。このマスクパターンでは、共有化は図ら
れていない。ここで、各インバータＩＮ１，ＩＮ２の間
では、拡散層と配線層とを接続するためのコンタクト領
域を共有することができる。即ち、インバータＩＮ１の
コンタクト領域１とインバータＩＮ２のコンタクト領域
２、インバータＩＮ１のコンタクト領域３とインバータ
ＩＮ２のコンタクト領域４とを共有することができる。
【００３９】図１１（ｂ）に示されたマスクパターンで
は、インバータＩＮ１及びＩＮ２の間で、コンタクト領
域１及び２を共有してコンタクト領域５を設け、コンタ
クト領域３及び４を共有してコンタクト領域６を設けて
いる。これにより、パターン面積を縮小し、集積度を向
上させることができる。
は、インバータＩＮ１及びＩＮ２の間で、コンタクト領
域１及び２を共有してコンタクト領域５を設け、コンタ
クト領域３及び４を共有してコンタクト領域６を設けて
いる。これにより、パターン面積を縮小し、集積度を向
上させることができる。
【００４０】以上、好適な実施例について説明したが、
本発明はこの実施例には限定されず、種々の変形、及び
他の実施例をその範囲に含んでいる。例えば、設計ルー
ルを変更する際には、トランジスタの寸法、配線層の
幅、各配線層の間隔、配線材料等の全てを変更する必要
はなく、いずれか１つのみを変更する場合にも本発明を
適用することができる。
本発明はこの実施例には限定されず、種々の変形、及び
他の実施例をその範囲に含んでいる。例えば、設計ルー
ルを変更する際には、トランジスタの寸法、配線層の
幅、各配線層の間隔、配線材料等の全てを変更する必要
はなく、いずれか１つのみを変更する場合にも本発明を
適用することができる。
【００４１】
【発明の効果】上述したように、本発明の半導体集積回
路装置の製造方法によれば、パターンデータが存在する
論理回路と回路構成上は同一で、素子や配線層の寸法、
材料等を変更して新たな装置を製造する場合に、既存の
パターンデータから回路データを抽出し、設計ルールを
変更してシンボリックデータ上でトランジスタの寸法や
配線層の幅等を変えるため、マスクパターンの発生が容
易で、製造に必要な時間及びコストを削減することがで
きる。
路装置の製造方法によれば、パターンデータが存在する
論理回路と回路構成上は同一で、素子や配線層の寸法、
材料等を変更して新たな装置を製造する場合に、既存の
パターンデータから回路データを抽出し、設計ルールを
変更してシンボリックデータ上でトランジスタの寸法や
配線層の幅等を変えるため、マスクパターンの発生が容
易で、製造に必要な時間及びコストを削減することがで
きる。
【図１】本発明の第１の実施例による半導体集積回路装
置の製造方法を工程別に示したフローチャート。
置の製造方法を工程別に示したフローチャート。
【図２】本発明の第２の実施例による半導体集積回路装
置の製造方法を工程別に示したフローチャート。
置の製造方法を工程別に示したフローチャート。
【図３】同第１、第２の実施例で用いる既存のパターン
データを発生させる時の工程を示したフローチャート。
データを発生させる時の工程を示したフローチャート。
【図４】ＮＡＮＤゲートの回路図上の記号を示した説明
図。
図。
【図５】同ＮＡＮＤゲートのシンボリスティック図を示
した説明図。
した説明図。
【図６】同シンボリスティック図に対応するマスクパタ
ーンを示した説明図。
ーンを示した説明図。
【図７】本発明で適用可能な論理回路の例を示した回路
図。
図。
【図８】図７に示された回路に対応する回路記述ネット
を示した説明図。
を示した説明図。
【図９】本発明の第２の実施例においてトランジスタの
寸法を縮小する前の段階におけるマスクパターンを示し
た説明図。
寸法を縮小する前の段階におけるマスクパターンを示し
た説明図。
【図１０】同第２の実施例においてトランジスタの寸法
を縮小した後の段階におけるマスクパターンを示した説
明図。
を縮小した後の段階におけるマスクパターンを示した説
明図。
【図１１】本発明の第２の実施例において隣接したイン
バータでコンタクト領域を共有化した場合のマスクパタ
ーンを示した説明図。
バータでコンタクト領域を共有化した場合のマスクパタ
ーンを示した説明図。
１，２，３，４，５，６ コンタクト領域 １０，２０，５０，６０ 領域 １１，１２，２１，５１，５２，６１ ソース領域 １３，２４，５３，６４ ドレイン領域 １４，１５，２２，２３ ゲート領域 ＩＮ１，ＩＮ２ インバータ ＯＵＴ１，ＯＵＴ２ 出力端子
Claims (2)
- 【請求項１】第１のマスクパターンがレイアウトされて
いる既存のパターンデータから、回路データを抽出する
工程と、 抽出された前記回路データを第１のシンボリックデータ
に変換する工程と、 前記第１のマスクパターンをレイアウトするときに用い
た設計ルールを変更し、変更されたこの設計ルールに基
づいて、前記第１のシンボリックデータに含まれる各シ
ンボリックセルの寸法を変えて、第２のシンボリックデ
ータを生成する工程と、 前記第２のシンボリックデータを用いて、第２のマスク
パターンを発生させる工程と、 前記第２のマスクパターンを用いて、半導体基板上に素
子及び配線層の形成を行う工程とを備えたことを特徴と
する半導体集積回路装置の製造方法。 - 【請求項２】第１のマスクパターンがレイアウトされて
いる既存のパターンデータから、回路データを抽出する
工程と、 抽出された前記回路データを第１のシンボリックデータ
に変換する工程と、 前記第１のマスクパターンをレイアウトするときに用い
た設計ルールを変更し、変更されたこの設計ルールに基
づいて、前記第１のシンボリックデータに含まれる各シ
ンボリックセルの寸法を変えて、第２のシンボリックデ
ータを生成する工程と、 前記第２のシンボリックデータを用いて、トランジスタ
の寸法を必要最小限の大きさにし、隣接するセルの間で
共有可能な領域を共有化し、第３のシンボリックデータ
を得る工程と、 前記第３のシンボリックデータを用いて、第２のマスク
パターンを発生させる工程と、 前記第２のマスクパターンを用いて、半導体基板上に素
子及び配線層の形成を行う工程とを備えたことを特徴と
する半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17842892A JP3474591B2 (ja) | 1992-07-06 | 1992-07-06 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17842892A JP3474591B2 (ja) | 1992-07-06 | 1992-07-06 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621222A true JPH0621222A (ja) | 1994-01-28 |
| JP3474591B2 JP3474591B2 (ja) | 2003-12-08 |
Family
ID=16048340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17842892A Expired - Fee Related JP3474591B2 (ja) | 1992-07-06 | 1992-07-06 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3474591B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316720B1 (en) | 1998-11-10 | 2001-11-13 | Honda Giken Kogyo Kabushiki Kaisha | Opening shield plate for electrolyte capacitor having inner annular PFA portion and outer annular Al portion |
-
1992
- 1992-07-06 JP JP17842892A patent/JP3474591B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316720B1 (en) | 1998-11-10 | 2001-11-13 | Honda Giken Kogyo Kabushiki Kaisha | Opening shield plate for electrolyte capacitor having inner annular PFA portion and outer annular Al portion |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3474591B2 (ja) | 2003-12-08 |
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