JP2862039B2 - 自動レイアウトシステム - Google Patents
自動レイアウトシステムInfo
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- JP2862039B2 JP2862039B2 JP4225998A JP22599892A JP2862039B2 JP 2862039 B2 JP2862039 B2 JP 2862039B2 JP 4225998 A JP4225998 A JP 4225998A JP 22599892 A JP22599892 A JP 22599892A JP 2862039 B2 JP2862039 B2 JP 2862039B2
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- Japan
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- layout
- cell
- wiring
- aluminum
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Description
【０００１】
【産業上の利用分野】本発明は，自動レイアウトシステ
ムに関し，特に高速の動作周波数が要求されるＩＣの自
動レイアウトシステムに関する。
ムに関し，特に高速の動作周波数が要求されるＩＣの自
動レイアウトシステムに関する。
【０００２】
【従来の技術】図８に示すように，従来の高速動作が要
求される自動レイアウトシステム１０は，ディレイシミ
ュレーションシステム２０を使用している。自動レイア
ウトシステム１０では，レイアウトセル１１及び回路図
ファイル１２からの情報により自動配置配線１３を行っ
てレイアウト後の配線容量１４を算出する。
求される自動レイアウトシステム１０は，ディレイシミ
ュレーションシステム２０を使用している。自動レイア
ウトシステム１０では，レイアウトセル１１及び回路図
ファイル１２からの情報により自動配置配線１３を行っ
てレイアウト後の配線容量１４を算出する。
【０００３】この配線容量１４と，テクノロジーファイ
ル２１の回路図及びゲートの負荷に対する電流供給能力
のデータによりディレイシミュレーション２２を行い，
このシミュレーションの結果２３がＮＧ（不良）の場
合，スピードネック部分の配線が短くなるように再度，
自動配置配線を行い，この配線後における配線容量の算
出とディレイシミュレーションを行う。
ル２１の回路図及びゲートの負荷に対する電流供給能力
のデータによりディレイシミュレーション２２を行い，
このシミュレーションの結果２３がＮＧ（不良）の場
合，スピードネック部分の配線が短くなるように再度，
自動配置配線を行い，この配線後における配線容量の算
出とディレイシミュレーションを行う。
【０００４】そして，ディレイシミュレーションの結果
がＯＫ（良好）となるまで自動配置配線を繰り返し，レ
イアウトデータを得る。
がＯＫ（良好）となるまで自動配置配線を繰り返し，レ
イアウトデータを得る。
【０００５】さらに，できるだけ配線容量を少なくする
ために，不必要な配線，主に，ゲートに対応するレイア
ウトのセル上にあるアルミ配線をレイアウト後のレイア
ウトデータ１５より手修正により削除していた。
ために，不必要な配線，主に，ゲートに対応するレイア
ウトのセル上にあるアルミ配線をレイアウト後のレイア
ウトデータ１５より手修正により削除していた。
【０００６】
【発明が解決しようとする課題】前記従来技術における
高速動作が必要とれる自動レイアウトシステムでは，自
動配置配線を何度繰り返してもディレイシミュレーショ
ンの結果がＮＧとなることがあり，また，できる限り配
線容量を少なくするため，不必要なアルミ配線の削除を
人手による修正で行わねばならず，ミスの発生や工数の
増大等の問題があった。
高速動作が必要とれる自動レイアウトシステムでは，自
動配置配線を何度繰り返してもディレイシミュレーショ
ンの結果がＮＧとなることがあり，また，できる限り配
線容量を少なくするため，不必要なアルミ配線の削除を
人手による修正で行わねばならず，ミスの発生や工数の
増大等の問題があった。
【０００７】従って，本発明の技術的課題は，配線容量
の少ない自動配置配線を自動的に高速処理することので
きる自動レイアウトシステムを提供することにある。
の少ない自動配置配線を自動的に高速処理することので
きる自動レイアウトシステムを提供することにある。
【０００８】
【課題を解決するための手段】前記課題を解決するため
に，本発明の自動レイアウトシステムでは，次の（１）
又は（２）項のいずれかの構成を有している。 （１） ＩＣの回路図を収容する回路図ファイルと，前
記回路図を構成しているゲートに対応するレイアウトセ
ルより自動配置配線を行う自動配置配線システムと，配
置配線後の結果よりレイアウトセルと配線の接続部を検
出するセル・ネット検出システムと，このセル・ネット
検出システムの検出結果よりレイアウト上の配線におい
て不必要なセル上の配線を削除する不要アルミ削除シス
テムを有することを特徴とする。 （２） 前記（１）項において，セルネット検出システ
ムが，自動配置配線のセルの接続情報から配線が４つの
接点のうち，どちらか一方を接続しているかを検出する
ものであることを特徴とする。
に，本発明の自動レイアウトシステムでは，次の（１）
又は（２）項のいずれかの構成を有している。 （１） ＩＣの回路図を収容する回路図ファイルと，前
記回路図を構成しているゲートに対応するレイアウトセ
ルより自動配置配線を行う自動配置配線システムと，配
置配線後の結果よりレイアウトセルと配線の接続部を検
出するセル・ネット検出システムと，このセル・ネット
検出システムの検出結果よりレイアウト上の配線におい
て不必要なセル上の配線を削除する不要アルミ削除シス
テムを有することを特徴とする。 （２） 前記（１）項において，セルネット検出システ
ムが，自動配置配線のセルの接続情報から配線が４つの
接点のうち，どちらか一方を接続しているかを検出する
ものであることを特徴とする。
【０００９】
【作用】本発明において，自動配置配線後に，不必要な
アルミ配線を自動的に削除する。
アルミ配線を自動的に削除する。
【００１０】
【実施例】以下，本発明の実施例について，図面を参照
して説明する。 （第１の実施例）図１は，本発明の第１の実施例に係る
自動レイアウトシステムのブロックダイヤグラムを示す
図である。図１に示すように，自動配置配線システム１
がＩＣの回路図ファイルとゲートのレイアウトセルから
の情報に基づきチップのレイアウトを行う。
して説明する。 （第１の実施例）図１は，本発明の第１の実施例に係る
自動レイアウトシステムのブロックダイヤグラムを示す
図である。図１に示すように，自動配置配線システム１
がＩＣの回路図ファイルとゲートのレイアウトセルから
の情報に基づきチップのレイアウトを行う。
【００１１】次に，セル・ネット検出システム２が，自
動配置配線後のデータよりセル・ネット接続情報を出力
する。
動配置配線後のデータよりセル・ネット接続情報を出力
する。
【００１２】次に，不要アルミ削除システム３がセル・
ネット接続情報より不要なアルミを削除し，レイアウト
データを完成させる。
ネット接続情報より不要なアルミを削除し，レイアウト
データを完成させる。
【００１３】以上が，自動レイアウトシステムにおける
プロセスの概要であり，以下に各プロセスの内容につい
て更に詳しく説明する。
プロセスの概要であり，以下に各プロセスの内容につい
て更に詳しく説明する。
【００１４】まず，ＩＣ回路図ファイルと，回路図を構
成しているゲートに対応するレイアウトセルのレイアウ
トデータからチップのレイアウトを行う自動配置配線シ
ステム１の内容について説明する。
成しているゲートに対応するレイアウトセルのレイアウ
トデータからチップのレイアウトを行う自動配置配線シ
ステム１の内容について説明する。
【００１５】図２は，２入力ＮＡＮＤ素子のゲート，図
３は２入力ＮＡＮＤ素子のレイアウトセル，図４は２入
力ＮＡＮＤ素子の自動レイアウトの入力となるセルデー
タをそれぞれ示す図である。
３は２入力ＮＡＮＤ素子のレイアウトセル，図４は２入
力ＮＡＮＤ素子の自動レイアウトの入力となるセルデー
タをそれぞれ示す図である。
【００１６】図４に示すセルデータには，基本的には，
レイアウトセルの大きさを示すセルの輪郭と入出力ピン
の位置を示す座標が入っている。
レイアウトセルの大きさを示すセルの輪郭と入出力ピン
の位置を示す座標が入っている。
【００１７】図３に示すように，２入力ＮＡＮＤ素子
は，第１アルミ，第２アルミ，ポリシリ，ポリシリ−第
１アルミコンタクト，第１アルミ−第２アルミコンタク
ト，拡散層−第１アルミコンタクト，拡散層等を有す
る。
は，第１アルミ，第２アルミ，ポリシリ，ポリシリ−第
１アルミコンタクト，第１アルミ−第２アルミコンタク
ト，拡散層−第１アルミコンタクト，拡散層等を有す
る。
【００１８】図３において，ＮＡＮＤ素子の２つのゲー
ト入力と，ドレイン出力は第１アルミ−第２アルミ間コ
ンタクトから，第２アルミがセル上を上下に走ってお
り，入出力信号はセルの上下どちらからでも取り出せる
ようになっている。
ト入力と，ドレイン出力は第１アルミ−第２アルミ間コ
ンタクトから，第２アルミがセル上を上下に走ってお
り，入出力信号はセルの上下どちらからでも取り出せる
ようになっている。
【００１９】この段階における自動配置配線システム１
は，回路図データとレイアウトセルデータをもとに，レ
イアウトセルを自動配置，また，セル間の配線を自動的
に行うが，配線する際，図４に示すようにセルデータに
は，１つの信号に対して２つの接点，例えば，１ＮＯ
（Ａ），１ＮＯ（Ｂ）があるため，どちらか一方を接続
できるようになっている。
は，回路図データとレイアウトセルデータをもとに，レ
イアウトセルを自動配置，また，セル間の配線を自動的
に行うが，配線する際，図４に示すようにセルデータに
は，１つの信号に対して２つの接点，例えば，１ＮＯ
（Ａ），１ＮＯ（Ｂ）があるため，どちらか一方を接続
できるようになっている。
【００２０】次に，セル・ネット検出システム２の内容
について説明する。このセル・ネット検出システムで
は，自動配置配線後のセルの接続情報から配線が２つの
接点のうち，どちらか一方を接続しているかを検出す
る。
について説明する。このセル・ネット検出システムで
は，自動配置配線後のセルの接続情報から配線が２つの
接点のうち，どちらか一方を接続しているかを検出す
る。
【００２１】その結果，自動配置配線を行ったセルそれ
ぞれについて，どちらの接点を接続しているかというセ
ル・ネット接続情報を出力する。その例を図５に示す。
図５は，それぞれの素子の入出力ピンに対応する接点を
示している。
ぞれについて，どちらの接点を接続しているかというセ
ル・ネット接続情報を出力する。その例を図５に示す。
図５は，それぞれの素子の入出力ピンに対応する接点を
示している。
【００２２】次に，不要アルミ削除システム３について
説明する。図６は図３に示した２ＮＡＮＤ素子のレイア
ウトにおいて，第２アルミ配線だけを取り出して載せた
図である。図３，図５，及び図６からわかるように第２
アルミ配線を２種類登録し，各入出力ピンのＡ側接点か
ら第１アルミ−第２アルミ間コンタクトまでの第２アル
ミ配線をＡ側接点第２アルミ，Ｂ側接点から第１アルミ
−第２アルミ間コンタクトまでの第２アルミ配線をＢ側
接点第２アルミとする。以上の第２アルミ配線をレイア
ウトセルに反映する。
説明する。図６は図３に示した２ＮＡＮＤ素子のレイア
ウトにおいて，第２アルミ配線だけを取り出して載せた
図である。図３，図５，及び図６からわかるように第２
アルミ配線を２種類登録し，各入出力ピンのＡ側接点か
ら第１アルミ−第２アルミ間コンタクトまでの第２アル
ミ配線をＡ側接点第２アルミ，Ｂ側接点から第１アルミ
−第２アルミ間コンタクトまでの第２アルミ配線をＢ側
接点第２アルミとする。以上の第２アルミ配線をレイア
ウトセルに反映する。
【００２３】続いて，セル・ネット検出システム２から
出力されるセル・ネット接続情報よりレイアウトセル上
の不必要な第２アルミ配線を選択し，それを削除する。
例えば，図５より素子名ＮＲ２の２ＮＡＮＤの入力ピン
ＩＮＯの接点をＢとすると，図６での２ＮＡＮＤのレイ
アウトセル上のＩＮＯのアルミ配線のうちＡ側接点第２
アルミを削除する。
出力されるセル・ネット接続情報よりレイアウトセル上
の不必要な第２アルミ配線を選択し，それを削除する。
例えば，図５より素子名ＮＲ２の２ＮＡＮＤの入力ピン
ＩＮＯの接点をＢとすると，図６での２ＮＡＮＤのレイ
アウトセル上のＩＮＯのアルミ配線のうちＡ側接点第２
アルミを削除する。
【００２４】このように，不必要な第２アルミを削除す
ることで，配線容量が少なくなり，高速動作がしやすく
なる。例えば，図６で，入力ピンＩＮＯのＡ側接点第２
アルミが削除されると０．０２５ｐＦ少なくなり，それ
が数個合わさると，０．１ｐＦ以上の容量がカットさ
れ，スピードとして２ｎ秒程度，動作が高速になり，ク
リティカルネットでは，著しく効果が現われる。 （第２の実施例）既に述べた第１の実施例では，レイア
ウトセル上の第２アルミが上下に走っているが，本発明
の第２の実施例では，上下に限らずセルの４方向に走る
ようになっており，自動配線での自由度が高くなってい
る。
ることで，配線容量が少なくなり，高速動作がしやすく
なる。例えば，図６で，入力ピンＩＮＯのＡ側接点第２
アルミが削除されると０．０２５ｐＦ少なくなり，それ
が数個合わさると，０．１ｐＦ以上の容量がカットさ
れ，スピードとして２ｎ秒程度，動作が高速になり，ク
リティカルネットでは，著しく効果が現われる。 （第２の実施例）既に述べた第１の実施例では，レイア
ウトセル上の第２アルミが上下に走っているが，本発明
の第２の実施例では，上下に限らずセルの４方向に走る
ようになっており，自動配線での自由度が高くなってい
る。
【００２５】その代わり，第１の例でのビルディングブ
ロック方式でレイアウトが横に自動配置されるのに対
し，本例では，マクロセルのような大きなセルがチップ
上で自動配置配線される。
ロック方式でレイアウトが横に自動配置されるのに対
し，本例では，マクロセルのような大きなセルがチップ
上で自動配置配線される。
【００２６】第２の実施例で使用されるマクロセルのレ
イアウトデータを図７に示す。但し，図７ではアルミ配
線と信号名だけを明記する。図７に示すように，各入出
力ピンは４つの接点（Ａ側，Ｂ側，Ｃ側，Ｄ側）を持っ
ている。
イアウトデータを図７に示す。但し，図７ではアルミ配
線と信号名だけを明記する。図７に示すように，各入出
力ピンは４つの接点（Ａ側，Ｂ側，Ｃ側，Ｄ側）を持っ
ている。
【００２７】本発明の第２の実施例では，自動配置配線
システム１で４つのうちどれかを接続し，セル・ネット
検出システム２でどの接点を接続しているかを検出す
る。さらに，不要アルミ削除システム３で，接続されて
ない側のアルミ配線を削除する。
システム１で４つのうちどれかを接続し，セル・ネット
検出システム２でどの接点を接続しているかを検出す
る。さらに，不要アルミ削除システム３で，接続されて
ない側のアルミ配線を削除する。
【００２８】
【発明の効果】以上説明したように，本発明によれば，
自動配置配線後のデータより，不必要なアルミ配線を自
動的に削除して，これにより配線容量を少なくでき，人
出によるミスの発生や工数の増大をなくすことができ
る。
自動配置配線後のデータより，不必要なアルミ配線を自
動的に削除して，これにより配線容量を少なくでき，人
出によるミスの発生や工数の増大をなくすことができ
る。
【図１】本発明の第１実施例に係る自動レイアウトシス
テムのブロックダイヤグラムである。
テムのブロックダイヤグラムである。
【図２】本発明の第１実施例に係る２入力ＮＡＮＤ素子
のゲートの説明図である。
のゲートの説明図である。
【図３】本発明の第１実施例に係る２入力ＮＡＮＤ素子
のレイアウトセルを説明した図である。
のレイアウトセルを説明した図である。
【図４】本発明の第１実施例に係る２入力ＮＡＮＤ素子
のセルデータを示した図である。
のセルデータを示した図である。
【図５】本発明の第１実施例に係るセル・ネット接続情
報の一例を示した図である。
報の一例を示した図である。
【図６】本発明の第１実施例に係る２ＮＡＮＤ素子のレ
イアウトにおいて，第２アルミ配線だけを載せた図であ
る。
イアウトにおいて，第２アルミ配線だけを載せた図であ
る。
【図７】本発明の第２実施例に係るマクロセルのレイア
ウトデータを説明した図である。
ウトデータを説明した図である。
【図８】従来の高速動作が必要とされる自動レイアウト
システムを含んだブロックダイヤグラムである。
システムを含んだブロックダイヤグラムである。
１ 自動配置配線システム ２ セル・ネット検出システム ３ 不要アルミ削除システム １０ 自動レイアウトシステム １１ レイアウトセル １２ 回路図ファイル １３ 自動配置配線 １４ 配線容量 １５ レイアウトデータ ２０ ディレイシミュレーションシステム ２１ テクノロジーファイル ２２ ディレイシミュレーション ２３ 結果
Claims (2)
- 【請求項１】 ＩＣの回路図を収容した回路図ファイル
と，前記回路図を構成しているゲートに対応するレイア
ウトセルより自動配置配線を行う自動配置配線システム
と，配置配線後の結果よりレイアウトセルと配線の接続
部を検出するセル・ネット検出システムと，このセル・
ネット検出システムの検出結果よりレイアウト上の配線
において不必要なセル上の配線を削除する不要アルミ削
除システムを有することを特徴とする自動レイアウトシ
ステム。 - 【請求項２】 請求項１記載の自動レイアウトシステム
において，前記セルネット検出システムが，前記自動配
置配線のセルの接続情報から配線が４つの接点のうち，
どちらか一方を接続しているかを検出するものであるこ
とを特徴とする自動レイアウトシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4225998A JP2862039B2 (ja) | 1992-08-25 | 1992-08-25 | 自動レイアウトシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4225998A JP2862039B2 (ja) | 1992-08-25 | 1992-08-25 | 自動レイアウトシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0677323A JPH0677323A (ja) | 1994-03-18 |
| JP2862039B2 true JP2862039B2 (ja) | 1999-02-24 |
Family
ID=16838195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4225998A Expired - Lifetime JP2862039B2 (ja) | 1992-08-25 | 1992-08-25 | 自動レイアウトシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2862039B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000044046A1 (fr) * | 1999-01-19 | 2000-07-27 | Seiko Epson Corporation | Circuit integre et son procede de conception |
| JP2007043049A (ja) * | 2004-12-20 | 2007-02-15 | Matsushita Electric Ind Co Ltd | セル、スタンダードセル、スタンダードセル配置方法、スタンダードセルライブラリ、ならびに半導体集積回路 |
| JP4796817B2 (ja) * | 2005-10-31 | 2011-10-19 | エルピーダメモリ株式会社 | 基本セル設計方法、レイアウト設計方法、設計装置およびプログラム |
| JP5515299B2 (ja) * | 2009-01-19 | 2014-06-11 | 富士通セミコンダクター株式会社 | 半導体装置のレイアウト方法 |
| JP5816048B2 (ja) * | 2011-10-24 | 2015-11-17 | ルネサスエレクトロニクス株式会社 | 半導体装置の設計方法及び半導体装置の製造方法 |
-
1992
- 1992-08-25 JP JP4225998A patent/JP2862039B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0677323A (ja) | 1994-03-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981111 |