JPH05181934A - 半導体装置のレイアウトデータ検証方法 - Google Patents

Abstract

(57)【要約】 【目的】ＬＳＩのレイアウトデータのデザインルールチ
ェック（ＤＲＣ）に関し、デザインルールチェックの対
象となる全体のレイアウトデータ量を減少させて処理時
間を短縮することを目的とする。 【構成】ＤＲＣを行って設計基準に適合した同一階層の
下位階層図形データＡ０，Ｂ０に対し、各外形枠ＡＦ，
ＢＦから設計基準値Ｗ０の幅を有するデータ抽出領域Ａ
１，Ｂ１を設定する。そして、下位階層図形データＡ０
ではパターンデータ１２はＤＲＣの対象から除き、パタ
ーンデータ１１を含むデータ抽出領域Ａ１を下位階層図
形データＡ０の抽象化データとして抽出する。又、下位
階層図形データＢ０ではパターンデータ１３をＤＲＣの
対象から除き、パターンデータ１４を含むデータ抽出領
域Ｂ１を下位階層図形データＢ０の抽象化データとして
抽出する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置（ＬＳＩ）の
レイアウトデータ検証に係り、詳しくはデザインルール
チェックに関する。

【０００２】近年のＬＳＩの高集積化に伴い、レイアウ
トデータ量も大きくなり、デザインルールチェックを行
うための計算機の処理時間も増大している。そのため、
計算機の処理能力を向上するとともに、チェックの対象
となるレイアウトデータ量を減少させる必要がある。

【０００３】

【従来の技術】従来、一般にＬＳＩにおけるレイアウト
データは階層構造をなす図形データにて設計されてい
る。このレイアウトデータのデザインルールチェック
（以下、単にＤＲＣという）を行うには、階層構造をな
す図形データを半導体チップ上に展開して実レイアウト
データを作成し、実レイアウトデータの全てを対象にＤ
ＲＣを行っている。

【０００４】この際、対象のレイアウトデータの中で、
各下位階層図形データについて予め当該下位階層図形デ
ータ内でＤＲＣを行って設計基準違反がない場合にはこ
の下位階層図形データをＤＲＣの対象から除き、残った
データに基づいてＤＲＣを行うことができる。

【０００５】即ち、図５に示すように、下位階層図形デ
ータＡ０について見ると、パターンデータ１１，１２間
の間隔Ｗ１は設計基準値Ｗ０よりも大きいため、この下
位階層図形データＡ０は設計基準に適合した図形データ
としてＤＲＣの対象から除かれる。又、下位階層図形デ
ータＡ０と同一階層の下位階層図形データＢ０について
見ると、パターンデータ１３，１４間の間隔Ｗ２は設計
基準値Ｗ０よりも大きいため、この下位階層図形データ
Ｂ０も設計基準に適合した図形データとしてＤＲＣの対
象から除かれる。

【０００６】そして、設計基準に適合した下位階層図形
データを除く方法としては、レイアウトデータを展開し
て作成した実レイアウトデータから当該下位階層図形デ
ータを削除する方法と、当該下位階層図形データをＤＲ
Ｃの対象外とする方法とがある。

【０００７】

【発明が解決しようとする課題】ところが、図５に示す
ように、上位階層の図形データＤ０に各下位階層図形デ
ータＡ０，Ｂ０を展開したとき図形データＡ０のパター
ンデータ１１と図形データＢ０のパターンデータ１４と
の間の間隔Ｗ３が設計基準値Ｗ０未満で設計基準違反と
なる場合や、下位階層図形データＡ０の上位階層Ｄ０に
おいて例えば配線データＣ０等が加えられているとき、
図形データＡ０のパターンデータ１２と、図形データＤ
０のパターンデータＣ０との間の間隔Ｗ４が設計基準値
Ｗ０未満で設計基準違反となる場合、また、下位階層デ
ータＢ０，Ｅ０を展開したとき、図形データＢ０のパタ
ーンデータ１４と図形データＥ０のパターンデータ１５
との間の間隔Ｗ５が設計基準値Ｗ０未満で設計基準違反
となる場合に、各下位階層図形データＡ０，Ｂ０，Ｅ０
がそれぞれその図形データで見たとき設計基準に適合す
るからといって単純にそれらをＤＲＣの対象から除いて
しまうと、本来設計基準違反であると検出できる図形デ
ータを検出できなくなってしまう。

【０００８】従って、従来では階層構造をなす図形デー
タを展開して作成した実レイアウトデータの全てを対象
データとしてＤＲＣを行わなければならず、しかも半導
体装置の高集積化に伴ってレイアウトデータ量も増大し
ているため、ＤＲＣを行うための計算機の処理時間が増
大するという問題がある。

【０００９】本発明は上記問題点を解決するためになさ
れたものであって、下位階層図形データにおいてデザイ
ンルールチェックの対象となるデータを減少させること
により、デザインルールチェックの対象となる全体のレ
イアウトデータ量を減少させてデザインルールチェック
の処理時間を短縮することを目的とする。

【００１０】

【課題を解決するための手段】本発明は上記目的を達成
するため、各下位階層図形データについて当該下位階層
図形データ内でデザインルールチェックを行って設計基
準に適合する下位階層図形データを作成する。

【００１１】次に、任意の階層における設計基準に適合
した下位階層図形データ毎にその外形枠から内側方向に
当該下位階層図形データについて予め定められた設計基
準値の幅を有するデータ抽出領域を設定するとともに、
当該下位階層図形データにおける図形データのうち、そ
のデータ抽出領域に少なくとも一部が含まれる図形デー
タのみを抽出して抽象化データを作成する。

【００１２】そして、階層構造をなす図形データを半導
体チップ上に展開した実レイアウトデータにおいて各抽
象化データに対応する下位階層図形データを当該抽象化
データと入換えることによりチェック対象データを作成
し、この作成したチェック対象データに基づいてデザイ
ンルールチェックを行う。

【００１３】

【作用】各抽象化データは各下位階層図形データの外形
枠から内側方向に予め定められた設計基準値の幅で設定
したデータ抽出領域に少なくとも一部が含まれる図形デ
ータしか持たないため、チェック対象データのデータ量
は実レイアウトデータのデータ量に比べて小さくなり、
デザインルールチェックの処理時間は１チップ分すべて
の実レイアウトデータを対象データとする場合に比べて
短縮される。

【００１４】

【実施例】以下、本発明を具体化した一実施例を図１〜
図４に従って説明する。図１は一実施例のデザインルー
ルチェック（以下、単にＤＲＣという）処理を示す流れ
図である。階層図形データファイル１にはＣＡＤ装置等
のＬＳＩ設計支援装置（図示略）により階層構造をなす
図形データで設計された半導体装置のレイアウトデータ
のうち、図４に示す各下位階層図形データＡ０，Ｂ０，
Ｅ０のように既に当該下位階層図形データ内でＤＲＣが
行なわれて設計基準に適合する多数の下位階層図形デー
タが登録されている。即ち、下位階層図形データＡ０の
パターンデータ１１，１２間の間隔Ｗ１は設計基準値Ｗ
０よりも大きいため、下位階層図形データＡ０は設計基
準に適合する下位階層図形データとして登録されてい
る。又、下位階層図形データＢ０のパターンデータ１
３，１４間の間隔Ｗ２は設計基準値Ｗ０よりも大きいた
め、下位階層図形データＢ０は設計基準に適合する下位
階層図形データとして登録されている。

【００１５】実レイアウトデータファイル４には前記階
層図形データファイル１に登録された下位階層図形デー
タＡ０，Ｂ０，Ｅ０等の下位階層図形データ、及びＬＳ
Ｉ設計支援装置等によりレイアウトされた配線データＣ
０等の図形データを半導体チップ上に展開した図４に示
すような実レイアウトデータＤ０が登録されている。図
２はこの実レイアウトデータＤ０の階層構造を示してお
り、実レイアウトデータＤ０の下位階層に図形データＡ
０，Ｂ０，Ｅ０が存在している。

【００１６】図４に示すように、ＤＲＣ処理８では下位
階層データＥ０，Ｂ０の重なりがある場合は、重なった
領域から外側方向に定められた設計基準値の幅Ｗ０で設
定した領域Ｅ１について予めＤＲＣ処理を行っておく。
また、上位階層Ｄ０で下位階層データＡ０上を少なくと
も一部が含まれる配線データＣ０が展開してある場合
は、配線データＣ０の外側方向に定められた設計基準値
の幅Ｗ０で設定した領域Ｃ１について予めＤＲＣ処理を
行っておく。

【００１７】抽出処理２では階層図形データファイル１
に登録された設計基準に適合した下位階層図形データ毎
にその外形枠から内側方向に当該下位階層図形データに
ついて予め定められた設計基準値の幅を有するデータ抽
出領域を設定する。そして、当該下位階層図形データに
おける図形データのうち、そのデータ抽出領域に少なく
とも一部が含まれる、即ち、データ抽出領域に接触する
か、内包されるか、又は跨がるパターンデータのみを抽
出し、その抽出したパターンデータを当該下位階層図形
データの抽象化データとし、それらを抽象化データファ
イル３に登録する。尚、抽象化データファイル３への抽
象化データの登録は、前記階層図形データファイル１に
登録された下位階層図形データＡ０，Ｂ０，Ｅ０等の下
位階層図形データに基づく展開処理が完了するまでの間
に行われる。

【００１８】従って、例えば、図４に示すように同一階
層の下位階層図形データＡ０，Ｂ０では各外形枠ＡＦ，
ＢＦから内側方向へ設計基準値Ｗ０の幅を有するデータ
抽出領域Ａ１，Ｂ１が設定される。そして、下位階層図
形データＡ０ではパターンデータ１１を含むデータ抽出
領域Ａ１が下位階層図形データＡ０の抽象化データとし
て抽出されて抽象化データファイル３に登録され、パタ
ーンデータ１２はＤＲＣの対象から除かれる。又、下位
階層図形データＢ０ではパターンデータ１４を含むデー
タ抽出領域Ｂ１が下位階層図形データＢ０の抽象化デー
タとして抽出されて抽象化データファイル３に登録さ
れ、パターンデータ１３はＤＲＣの対象から除かれる。

【００１９】そして、データ入換え処理５では実レイア
ウトデータファイル４に登録された実レイアウトデータ
Ｄ０のうち、抽象化データファイル３に登録された各抽
象化データと同一の名前を持つ下位階層図形データを当
該抽象化データと入換えることによりチェック対象デー
タを作成し、それらをチェック対象データファイル６に
登録する。

【００２０】従って、チェック対象データファイル６に
登録されている実レイアウトデータＤ１は、パターンデ
ータ１１を含むデータ抽出領域Ａ１、パターンデータ１
４を含むデータ抽出領域Ｂ１等を配置したものとなる。
図３はこの実レイアウトデータＤ１の階層構造を示して
おり、実レイアウトデータＤ１の下位階層に図形データ
Ａ１，Ｂ１が存在している。

【００２１】そして、ＤＲＣ処理７はこのチェック対象
データファイル６に登録されている実レイアウトデータ
Ｄ１の全てのデータに基づいて行われる。このように、
本実施例では既にＤＲＣを行って設計基準に適合する下
位階層図形データＡ０，Ｂ０に対して設計基準値Ｗ０の
幅を有するデータ抽出領域Ａ１，Ｂ１を設定し、そのデ
ータ抽出領域Ａ１，Ｂ１に少なくとも一部が含まれるパ
ターンデータ１１，１４を抽象化データとして取り出
し、それ以外のパターンデータ１２，１３をＤＲＣの対
象から除くようにしたので、ＤＲＣの対象となるチェッ
ク対象データ量を減少させることができ、ＤＲＣの処理
時間を短縮することができる。

【００２２】

【発明の効果】以上詳述したように、本発明によれば、
デザインルールチェックの対象となる全体のレイアウト
データ量を減少させることができ、デザインルールチェ
ックの処理時間を短縮することができる優れた効果があ
る。

【図面の簡単な説明】

【図１】一実施例のデザインルールチェック処理を示す
流れ図である。

【図２】実レイアウトデータの階層構造を示す図であ
る。

【図３】チェック対象データの階層構造を示す図であ
る。

【図４】作用を示すレイアウト図である。

【図５】従来の作用を示すレイアウト図である。

【符号の説明】

１ 階層図形データファイル ３ 抽象化データファイル ４ 実レイアウトデータファイル ６ チェック対象データファイル

Claims (1)

【特許請求の範囲】
1. 【請求項１】 階層構造をなす図形データで設計された
   半導体装置のレイアウトデータのデザインルールチェッ
   クを行うに際し、 各下位階層図形データについて当該下位階層図形データ
   内でデザインルールチェックを行って設計基準に適合す
   る下位階層図形データを作成し、 任意の階層における設計基準に適合した下位階層図形デ
   ータ毎にその外形枠から内側方向に当該下位階層図形デ
   ータについて予め定められた設計基準値の幅を有するデ
   ータ抽出領域を設定するとともに、当該下位階層図形デ
   ータにおける図形データのうち、そのデータ抽出領域に
   少なくとも一部が含まれる図形データのみを抽出して抽
   象化データを作成し、 階層構造をなす図形データを半導体チップ上に展開した
   実レイアウトデータにおいて各抽象化データに対応する
   下位階層図形データを当該抽象化データと入換えること
   によりチェック対象データを作成し、この作成したチェ
   ック対象データに基づいてデザインルールチェックを行
   うようにしたことを特徴とする半導体装置のレイアウト
   データ検証方法。