JPH06187793A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH06187793A JPH06187793A JP33868492A JP33868492A JPH06187793A JP H06187793 A JPH06187793 A JP H06187793A JP 33868492 A JP33868492 A JP 33868492A JP 33868492 A JP33868492 A JP 33868492A JP H06187793 A JPH06187793 A JP H06187793A
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- JP
- Japan
- Prior art keywords
- column
- bit lines
- pitch
- transistors
- transistor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】ビット線のピツチ間隔は従来と同様のピツチ間
隔を保持したまま、従来よりもサイズの大きなカラムト
ランジスタが配置され、もってセンスアンプによる検出
の高速化を図る。 【構成】カラムトランジスタをビット線の配列ピッチの
ｎ倍のピッチでｎ列配列し、各ビット線を循環的に各列
に属する各カラムトランジスタに接続する。
隔を保持したまま、従来よりもサイズの大きなカラムト
ランジスタが配置され、もってセンスアンプによる検出
の高速化を図る。 【構成】カラムトランジスタをビット線の配列ピッチの
ｎ倍のピッチでｎ列配列し、各ビット線を循環的に各列
に属する各カラムトランジスタに接続する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ、特にＲ
ＯＭメモリに関し、ビット線とセンスアンプとの間に配
置されるカラムトランジスタの工夫に関する。
ＯＭメモリに関し、ビット線とセンスアンプとの間に配
置されるカラムトランジスタの工夫に関する。
【０００２】
【従来の技術】従来よりＲＯＭ等の半導体メモリが多用
されている。このＲＯＭは、トランジスタのゲート電極
を兼用するワード線の下に拡散層を形成するか否かによ
り論理’０’，論理’１’のビット情報を記憶する構造
を有している。図３は、上記のような構造を有するＲＯ
Ｍを模式的に示した回路図（ａ）、および半導体チップ
上のレイアウト図（ｂ）である。
されている。このＲＯＭは、トランジスタのゲート電極
を兼用するワード線の下に拡散層を形成するか否かによ
り論理’０’，論理’１’のビット情報を記憶する構造
を有している。図３は、上記のような構造を有するＲＯ
Ｍを模式的に示した回路図（ａ）、および半導体チップ
上のレイアウト図（ｂ）である。
【０００３】上記のような構造により多数のビット情報
が記憶されたメモリアレイ部１０から、図の上方にアル
ミニウムで配線された多数のビット線１２が延び、これ
らの多数のビット線１２は、多数のカラムトランジスタ
２２からなるカラムトランジスタ群２０を介し、さらに
配線２４を経由して図示しないセンスアンプに接続され
ている。
が記憶されたメモリアレイ部１０から、図の上方にアル
ミニウムで配線された多数のビット線１２が延び、これ
らの多数のビット線１２は、多数のカラムトランジスタ
２２からなるカラムトランジスタ群２０を介し、さらに
配線２４を経由して図示しないセンスアンプに接続され
ている。
【０００４】
【発明が解決しようとする課題】メモリセル部１０は、
高集積化のため極力小さいメモリセルで構成され、した
がってビット線のピツチも狭く、カラムトランジスタ群
２０を構成するカラムトランジスタ２４も狭いピツチで
配列されたサイズの小さなトランジスタで構成される。
高集積化のため極力小さいメモリセルで構成され、した
がってビット線のピツチも狭く、カラムトランジスタ群
２０を構成するカラムトランジスタ２４も狭いピツチで
配列されたサイズの小さなトランジスタで構成される。
【０００５】メモリセルの記憶内容を読み出すには、先
ずビット線１２を充電し、その後のセルトランジスタに
よる放電の有無がセンスアンプで検出されるが、ビット
線２０とセンスアンプ（図示せず）との間にサイズの小
さなカラムトランジスタ２２が配置されているため、ビ
ット線２０に充電された電荷の流れがセンスアンプに伝
わりにくく、センスアンプによる論理’０’，’１’の
検出に時間がかかるという問題がある。
ずビット線１２を充電し、その後のセルトランジスタに
よる放電の有無がセンスアンプで検出されるが、ビット
線２０とセンスアンプ（図示せず）との間にサイズの小
さなカラムトランジスタ２２が配置されているため、ビ
ット線２０に充電された電荷の流れがセンスアンプに伝
わりにくく、センスアンプによる論理’０’，’１’の
検出に時間がかかるという問題がある。
【０００６】本発明は、上記事情に鑑み、ビット線のピ
ツチ間隔は従来と同様のピツチ間隔を保持したまま、従
来よりもサイズの大きなカラムトランジスタが配置さ
れ、もってセンスアンプによる検出の高速化が図られた
半導体メモリを提供することを目的とする。
ツチ間隔は従来と同様のピツチ間隔を保持したまま、従
来よりもサイズの大きなカラムトランジスタが配置さ
れ、もってセンスアンプによる検出の高速化が図られた
半導体メモリを提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成する本発
明の半導体メモリは、 （１）多数の半導体メモリセルを有するメモリアレイ部 （２）メモリアレイ部から所定の第１の方向に互いに並
行に延びる、この第１の方向と直交する第２の方向に所
定の第１のピツチで配列された複数のビット線 （３）上記第２の方向に上記第１のピツチの２以上の整
数ｎ倍の第２のピツチで配列されるとともに上記第１の
方向にｎ列配列された、メモリセルの信号を選択する複
数のカラムトランジスタを備え、かつ （４）複数のビット線が、これら複数のビット線の上記
第２方向への配列順に、上記第１の方向にｎ列並んだ各
列に属する各カラムトランジスタに循環的に接続されて
なることを特徴とするものである。
明の半導体メモリは、 （１）多数の半導体メモリセルを有するメモリアレイ部 （２）メモリアレイ部から所定の第１の方向に互いに並
行に延びる、この第１の方向と直交する第２の方向に所
定の第１のピツチで配列された複数のビット線 （３）上記第２の方向に上記第１のピツチの２以上の整
数ｎ倍の第２のピツチで配列されるとともに上記第１の
方向にｎ列配列された、メモリセルの信号を選択する複
数のカラムトランジスタを備え、かつ （４）複数のビット線が、これら複数のビット線の上記
第２方向への配列順に、上記第１の方向にｎ列並んだ各
列に属する各カラムトランジスタに循環的に接続されて
なることを特徴とするものである。
【０００８】
【作用】本発明の半導体メモリは、複数のカラムトラン
ジスタがビット線の配列ピツチのｎ倍のピツチでｎ列に
配列されたものであり（上記（３））、個々のカラムト
ランジスタとしてサイズの大きなものを備えることがで
きる。各ビット線と各カラムトランジスタは各ビット線
が、ビット線の配列順に、ｎ列並んだ各列に属する各カ
ラムトランジスタに循環的に接続される（上記
（４））。
ジスタがビット線の配列ピツチのｎ倍のピツチでｎ列に
配列されたものであり（上記（３））、個々のカラムト
ランジスタとしてサイズの大きなものを備えることがで
きる。各ビット線と各カラムトランジスタは各ビット線
が、ビット線の配列順に、ｎ列並んだ各列に属する各カ
ラムトランジスタに循環的に接続される（上記
（４））。
【０００９】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の半導体メモリの一実施例の一部を表わし
たレイアウト図である。メモリアレイ部１００に隣接し
てカラムトランジスタ群２００が配置されており、メモ
リアレイ部１００からカラムトランジスタ群２００に向
けて、アルミ配線のうちの最下位層２２２（以下、メタ
ル１層と呼ぶ）で配線された多数のビット線１２０が延
びている。カラムトランジスタ群２００を構成する各カ
ラムトランジスタ２２０は、図の横方向（本発明にいう
第２の方向）にビット線１２０の配列ピツチ（本発明に
いう第１のピツチ）の３倍（ｎ＝３）のピッチ（第２の
ピッチ）で配列されており、各カラムトランジスタ２０
０のサイズは従来例（図３）のカラムトランジスタ２２
のサイズの３倍である。カラムトランジスタ群２２０に
はこのような３倍のサイズのカラムトランジスタ２２０
が３列形成されている。各カラムトランジスタ２２０の
ソース領域およびドレイン領域の上部には、メタル１層
で配線された裏打ち用配線２２２が配置され、この裏打
ち用配線２２２とソース領域，ドレイン領域は第１コン
タクト２２４により接続され、これによるいわゆる裏打
ちが行われている。これに対し、ビット線１２０もメタ
ル１層で配線されているため、これらのビット線１２０
は、メタル１層とこのメタル１層の上に絶縁層を介して
配置されたメタル２層との間を接続する第２コンタクト
２２５によりメタル２層の配線２２８に接続され、これ
らメタル２層の配線２２８は、カラムトランジスタ２２
２のソース領域，ドレイン領域の上の裏打ち用配線２２
２と第２コンタクト２２６で接続されている。これらの
ビット線１２０は、配線２２８を介して、図示のよう
に、これらのビット線１２０の図の横方向の配列順に、
３列並んだ各列に属する各カラムトランジスタ２２０に
循環的に接続されている。また、センスアンプ（図示せ
ず）に向かうアルミ配線２４０もメタル２層で配線され
ており、これらのアルミ配線２４０も、裏打ち用配線２
２２と第２コンタクト２２７により接続されている。
１は、本発明の半導体メモリの一実施例の一部を表わし
たレイアウト図である。メモリアレイ部１００に隣接し
てカラムトランジスタ群２００が配置されており、メモ
リアレイ部１００からカラムトランジスタ群２００に向
けて、アルミ配線のうちの最下位層２２２（以下、メタ
ル１層と呼ぶ）で配線された多数のビット線１２０が延
びている。カラムトランジスタ群２００を構成する各カ
ラムトランジスタ２２０は、図の横方向（本発明にいう
第２の方向）にビット線１２０の配列ピツチ（本発明に
いう第１のピツチ）の３倍（ｎ＝３）のピッチ（第２の
ピッチ）で配列されており、各カラムトランジスタ２０
０のサイズは従来例（図３）のカラムトランジスタ２２
のサイズの３倍である。カラムトランジスタ群２２０に
はこのような３倍のサイズのカラムトランジスタ２２０
が３列形成されている。各カラムトランジスタ２２０の
ソース領域およびドレイン領域の上部には、メタル１層
で配線された裏打ち用配線２２２が配置され、この裏打
ち用配線２２２とソース領域，ドレイン領域は第１コン
タクト２２４により接続され、これによるいわゆる裏打
ちが行われている。これに対し、ビット線１２０もメタ
ル１層で配線されているため、これらのビット線１２０
は、メタル１層とこのメタル１層の上に絶縁層を介して
配置されたメタル２層との間を接続する第２コンタクト
２２５によりメタル２層の配線２２８に接続され、これ
らメタル２層の配線２２８は、カラムトランジスタ２２
２のソース領域，ドレイン領域の上の裏打ち用配線２２
２と第２コンタクト２２６で接続されている。これらの
ビット線１２０は、配線２２８を介して、図示のよう
に、これらのビット線１２０の図の横方向の配列順に、
３列並んだ各列に属する各カラムトランジスタ２２０に
循環的に接続されている。また、センスアンプ（図示せ
ず）に向かうアルミ配線２４０もメタル２層で配線され
ており、これらのアルミ配線２４０も、裏打ち用配線２
２２と第２コンタクト２２７により接続されている。
【００１０】図２は、本発明の半導体メモリの他の実施
例の一部を表わしたレイアウト図である。メモリアレイ
部３００に隣接してカラムトランジスタ群４００が配置
されており、メモリアレイ部３００からカラムトランジ
スタ群４００に向けて多数のビット線３２０が延びてい
る。カラムトランジスタ群４００を構成する各カラムト
ランジスタ４２０は、図の横方向（第２の方向）につい
てはビット線３２０の配列ピッチ（第１のピッチ）の２
倍（ｎ＝２）のピッチ（第２のピッチ）で配列されてお
りまた、これらのカラムトランジスタ４２０が図の縦方
向に２列配列されている。各カラムトランジスタ４２０
のゲート電極は図の縦方向に延び、各カラムトランジス
タ４２０は、図１に示すカラムトランジスタ２２０とは
９０°異なる向きに従来例（図３参照）の３倍のサイズ
で形成されている。各カラムトランジスタ４２０のソー
ス領域，ドレイン領域の上部にはメタル１層からなる裏
打ち用配線４２２が形成され第１コンタクト４２４によ
りソース領域，ドレイン領域と接続されている。またこ
れらの裏打ち用配線４２２は、メタル２層で配線された
ビット線３２０ないしセンスアンプ（図示せず）に接続
されるアルミ配線４４０と第２コンタクト４２６，４２
７で接続されている。
例の一部を表わしたレイアウト図である。メモリアレイ
部３００に隣接してカラムトランジスタ群４００が配置
されており、メモリアレイ部３００からカラムトランジ
スタ群４００に向けて多数のビット線３２０が延びてい
る。カラムトランジスタ群４００を構成する各カラムト
ランジスタ４２０は、図の横方向（第２の方向）につい
てはビット線３２０の配列ピッチ（第１のピッチ）の２
倍（ｎ＝２）のピッチ（第２のピッチ）で配列されてお
りまた、これらのカラムトランジスタ４２０が図の縦方
向に２列配列されている。各カラムトランジスタ４２０
のゲート電極は図の縦方向に延び、各カラムトランジス
タ４２０は、図１に示すカラムトランジスタ２２０とは
９０°異なる向きに従来例（図３参照）の３倍のサイズ
で形成されている。各カラムトランジスタ４２０のソー
ス領域，ドレイン領域の上部にはメタル１層からなる裏
打ち用配線４２２が形成され第１コンタクト４２４によ
りソース領域，ドレイン領域と接続されている。またこ
れらの裏打ち用配線４２２は、メタル２層で配線された
ビット線３２０ないしセンスアンプ（図示せず）に接続
されるアルミ配線４４０と第２コンタクト４２６，４２
７で接続されている。
【００１１】これらの例に示すように、カラムトランジ
スタ２２０，４２０は、ビット線１２０，３２０の配列
方向に対し横向き，縦向きのいずれにも配置することが
できる。また上記各例では従来例（図３）の３倍のサイ
ズのカラムトランジスタを備えた例を示したが、カラム
トランジスタのサイズは従来例（図３）の３倍に限られ
るものではなく、カラムトランジスタに必要とされる駆
動能力等に応じて任意に設計することができる。
スタ２２０，４２０は、ビット線１２０，３２０の配列
方向に対し横向き，縦向きのいずれにも配置することが
できる。また上記各例では従来例（図３）の３倍のサイ
ズのカラムトランジスタを備えた例を示したが、カラム
トランジスタのサイズは従来例（図３）の３倍に限られ
るものではなく、カラムトランジスタに必要とされる駆
動能力等に応じて任意に設計することができる。
【００１２】
【発明の効果】以上説明したように、本発明の半導体メ
モリは、カラムトランジスタをビット線の配列ピッチの
ｎ倍のピッチでｎ列配列し、各ビット線を循環的に各列
に属する各カラムトランジスタに接続する構成を備えた
ものであるため、ビット線の配列ピッチを広げることな
くサイズの大きな、駆動能力の大きいカラムトランジス
タを配置することができる。
モリは、カラムトランジスタをビット線の配列ピッチの
ｎ倍のピッチでｎ列配列し、各ビット線を循環的に各列
に属する各カラムトランジスタに接続する構成を備えた
ものであるため、ビット線の配列ピッチを広げることな
くサイズの大きな、駆動能力の大きいカラムトランジス
タを配置することができる。
【図１】本発明の半導体メモリの一実施例の一部を表わ
したレイアウト図である。
したレイアウト図である。
【図２】本発明の半導体メモリの他の実施例の一部を表
わしたレイアウト図である。
わしたレイアウト図である。
【図３】ＲＯＭを模式的に示した回路図（ａ）、および
半導体チップ上のレイアウト図（ｂ）である。
半導体チップ上のレイアウト図（ｂ）である。
１００，３００ メモリアレイ部 １２０，３２０ ビット線 ２００，４００ カラムトランジスタ群 ２２２，４４２ 裏打ち用配線 ２２４，４２４ 第１コンタクト ２２６，２２７，４２６，４２７ 第２コンタクト ２４０，４４０ アルミ配線
Claims (1)
- 【請求項１】 多数の半導体メモリセルを有するメモリ
アレイ部と、 該メモリアレイ部から所定の第１の方向に互いに並行に
延びる、該第１の方向と直交する第２の方向に所定の第
１のピツチで配列された複数のビット線と、 前記第２の方向に前記第１のピツチの２以上の整数ｎ倍
の第２のピツチで配列されるとともに前記第１の方向に
ｎ列配列された、前記メモリセルの信号を選択する複数
のカラムトランジスタと、 前記複数のビット線が、該複数のビット線の前記第２方
向への配列順に、前記第１の方向にｎ列並んだ各列に属
する各カラムトランジスタに循環的に接続されてなるこ
とを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33868492A JPH06187793A (ja) | 1992-12-18 | 1992-12-18 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33868492A JPH06187793A (ja) | 1992-12-18 | 1992-12-18 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06187793A true JPH06187793A (ja) | 1994-07-08 |
Family
ID=18320486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33868492A Pending JPH06187793A (ja) | 1992-12-18 | 1992-12-18 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06187793A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161061A (ja) * | 1983-02-10 | 1984-09-11 | Fujitsu Ltd | 半導体記憶装置 |
-
1992
- 1992-12-18 JP JP33868492A patent/JPH06187793A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161061A (ja) * | 1983-02-10 | 1984-09-11 | Fujitsu Ltd | 半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980721 |