JPS6323336A - マスタスライス方式半導体集積回路 - Google Patents
マスタスライス方式半導体集積回路Info
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- JPS6323336A JPS6323336A JP61168605A JP16860586A JPS6323336A JP S6323336 A JPS6323336 A JP S6323336A JP 61168605 A JP61168605 A JP 61168605A JP 16860586 A JP16860586 A JP 16860586A JP S6323336 A JPS6323336 A JP S6323336A
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- Japan
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- memory
- circuit
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- memory cell
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 230000015654 memory Effects 0.000 claims abstract description 55
- 239000011159 matrix material Substances 0.000 claims abstract description 15
- 230000010354 integration Effects 0.000 abstract description 4
- 230000002093 peripheral effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 16
- 230000005540 biological transmission Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｌ産業上の利用分野〕
本発明はメモリ内蔵型のマスタスライス方式半導体集積
回路に関する。
回路に関する。
従来、この種のメモリ内蔵型のマスタスライス方式半導
体集積回路（いわゆるメモリ付ゲートアレー）は、第８
図に示すようにメモリ８００がチップ内の大きな部分を
占めているため、内部ゲート列ＧＬ 、〜Ｇ１−０から
メモリ８００を迂回して入出力用セル列ｌ０ＬＩまたは
ｌ０Ｌ４に配線を通ず領域があった。
体集積回路（いわゆるメモリ付ゲートアレー）は、第８
図に示すようにメモリ８００がチップ内の大きな部分を
占めているため、内部ゲート列ＧＬ 、〜Ｇ１−０から
メモリ８００を迂回して入出力用セル列ｌ０ＬＩまたは
ｌ０Ｌ４に配線を通ず領域があった。
また、メモリ８００は第９図に示すようにメモリセル行
列ＭＬ、アドレスデコーダ部６０１、入出力回路部のセ
ンス回路６０２、書き込み回路６０３などの基本のメモ
リ構造及び基本構成より大きなワード・ビ・ソＩ−構成
にするための選択回路部８０１及びそれらの回路間を接
続する配線により構成されていた。このメモリはアドレ
ス（＾ｄｒｓ）がｒｎビット、入出力データ（ＷＤ、Ｒ
Ｄ＞がｎピッＩ〜のメモリが２ケあるので、（２″″ワ
ード×ｎビツト）×２のＦＭ成を有している。
列ＭＬ、アドレスデコーダ部６０１、入出力回路部のセ
ンス回路６０２、書き込み回路６０３などの基本のメモ
リ構造及び基本構成より大きなワード・ビ・ソＩ−構成
にするための選択回路部８０１及びそれらの回路間を接
続する配線により構成されていた。このメモリはアドレ
ス（＾ｄｒｓ）がｒｎビット、入出力データ（ＷＤ、Ｒ
Ｄ＞がｎピッＩ〜のメモリが２ケあるので、（２″″ワ
ード×ｎビツト）×２のＦＭ成を有している。
［発明が解決しようとする問題点〕
上述した従来のメモリ内蔵型のマスタスライス方式半導
体集積回路は、メモリの周囲に配線を通ずための大きな
領域が必要であるため高密度化に不適であるという第１
の欠点及び基本のメモリ構成を単位としての構成しかで
きないので設計の自由度が乏しいという第２の欠点があ
る。
体集積回路は、メモリの周囲に配線を通ずための大きな
領域が必要であるため高密度化に不適であるという第１
の欠点及び基本のメモリ構成を単位としての構成しかで
きないので設計の自由度が乏しいという第２の欠点があ
る。
本発明の目的は、集積度及び設計自由度の改善されたマ
スタスライス方式半導体集積回路を提供することにある
。
スタスライス方式半導体集積回路を提供することにある
。
本発明のマスタスライス方式半導体集積回路は、入出力
セル列と内部基本セル列との間に配置されたメモリセル
行列と、前記内部基本セルにより構成されたアドレスデ
コーダ、センス回路及び入出力制御回路とからなるメモ
リを内蔵しているものである。
セル列と内部基本セル列との間に配置されたメモリセル
行列と、前記内部基本セルにより構成されたアドレスデ
コーダ、センス回路及び入出力制御回路とからなるメモ
リを内蔵しているものである。
次に、本発明について図面を参照して説明する。第１図
は本発明の第１の実施例のブロック図である。
は本発明の第１の実施例のブロック図である。
この実施例は、入出力セル列１０Ｌ、〜■ＯＬ４と内部
基本セル列ＧＬ、〜ＧＬ、との間に配置されたメモリセ
ル行列ＭＬと、内部基本セル列にＬ、〜（＋ ｌ−、内
の幾つかの内部基本セルによりｆｌが成されたアドレス
デコーダ、センス回路及び入出力制御回路とからなるメ
モリを内蔵しているものである。
基本セル列ＧＬ、〜ＧＬ、との間に配置されたメモリセ
ル行列ＭＬと、内部基本セル列にＬ、〜（＋ ｌ−、内
の幾つかの内部基本セルによりｆｌが成されたアドレス
デコーダ、センス回路及び入出力制御回路とからなるメ
モリを内蔵しているものである。
第２図はメモリセル行列ＭＬに使用される基本メモリセ
ルＭＣの一例の回路図である。
ルＭＣの一例の回路図である。
この基本メモリセルＭＣはインバータ２０１゜２０２を
たずきがけ接続したものとｎＭＯ３ＦＥ Ｔからなる伝
達ゲーｌ〜２０３，２０４を有している。
たずきがけ接続したものとｎＭＯ３ＦＥ Ｔからなる伝
達ゲーｌ〜２０３，２０４を有している。
第３図は基本メモリセルＭＣの他の例の回路図である。
この例は第２図の回路に伝達ゲート２０５，２０６が付
は足されている。
は足されている。
第４図はメモリセル行列ＭＬの詳細ブロック図である。
メモリセル行列ＭＬはメモリセル列ＭＬ１〜ＭＬ、から
なり、メモリセル列ＭＬ、（１≦ｉ≦ｎ〉は、負荷セル
ＬＤ、と、メモリセルＭＣ＋＋〜Ｍ Ｃｍ ＋とからな
っている。
なり、メモリセル列ＭＬ、（１≦ｉ≦ｎ〉は、負荷セル
ＬＤ、と、メモリセルＭＣ＋＋〜Ｍ Ｃｍ ＋とからな
っている。
第５図は負荷セルＬＤの回路図である。
第６図は本発明の第１の実施例をより具体的に示すブロ
ック図である。
ック図である。
この具体例はｉワード×ｊビットメモリの構成例である
。アドレスデコーダ６０１、センス回路６０２、書き込
み回路６０３はそれぞれ内部基本セル列ＧＬ、〜ＧＬ
３ 、 （Ｅ Ｌ ４〜ＧＬ、により構成されており、
配線はメモリセル行列ＭＬの空きセルを利用している。
。アドレスデコーダ６０１、センス回路６０２、書き込
み回路６０３はそれぞれ内部基本セル列ＧＬ、〜ＧＬ
３ 、 （Ｅ Ｌ ４〜ＧＬ、により構成されており、
配線はメモリセル行列ＭＬの空きセルを利用している。
図において、簡単のため、ＬＤ６〜ＬＤ、、、、。
Ｍ Ｃｋｒ〜ＭＣｅ 、６＋Ｊ （１≦に、ｆ≦１）は
ＬＤ。
ＬＤ。
〜Ｌ、ＤＪ 、 ＭＣｋ＋〜Ｍ ＣＪ Ｊと書き改めで
ある。
ある。
このようにメモリセル以外の周辺回路を内部基本セルＧ
Ｃにより構成するため、ＣＡＤによる自動レイアウトシ
ステムを使用して配線するならば、メモリのワードピッ
ト横或は非常に自由度が高くなる。
Ｃにより構成するため、ＣＡＤによる自動レイアウトシ
ステムを使用して配線するならば、メモリのワードピッ
ト横或は非常に自由度が高くなる。
第７図は本発明の第２の実施例のブロック図である。
この実施例はチ・ツブ内の入出力セル列１０Ｌと内部基
本セル列ＧＬとの間の対向する２辺にそれぞれメモリセ
ル行列ＭＬ、、ＭＬ２を配置したものである。
本セル列ＧＬとの間の対向する２辺にそれぞれメモリセ
ル行列ＭＬ、、ＭＬ２を配置したものである。
以上説明したように本発明は、入出力セル列を内部基本
セル列との間にメモリセル行列を配置し、アドレスデコ
ーダ回路、センス回路及び制御回路などの周辺回路を全
て内部基本セルにて構成することにより、自由度の高い
ワード・ビット構成をもったメモリを構成できると同時
に、メモリセルの空き領域を配線領域としても使用でき
ることから、従来メモリ部の回りに大きな領域を必要と
していた配線部分もそれ程大きくならず集積度が改善で
きる効果がある。
セル列との間にメモリセル行列を配置し、アドレスデコ
ーダ回路、センス回路及び制御回路などの周辺回路を全
て内部基本セルにて構成することにより、自由度の高い
ワード・ビット構成をもったメモリを構成できると同時
に、メモリセルの空き領域を配線領域としても使用でき
ることから、従来メモリ部の回りに大きな領域を必要と
していた配線部分もそれ程大きくならず集積度が改善で
きる効果がある。
第１図は本発明の第１の実施例のプロ・ツク図、第２図
は第１図のメモリを構成しているメモリセルの一例の回
路図、第３図はメモリセルの他の列の回路図、第７１図
はメモリセル行列のブロック図、第５図は負荷セルの一
例の回路図、第６図は本発明の第１の実施例をより具体
的に示すブロック図、第７図は本発明の第２の実施例の
ブロック図、第８図は従来のメモリ内蔵型のマスタスラ
イス方式半導体集積回路のブロック図、第９図は第８図
のメモリ部の一例のブロック図である。 ２０１．２０２・・・インバータ、２０３．２０４．２
０５，２０６，５０１，５０２・・・伝達ゲー１〜．６
０１・・アドレスデコーダ、６０２・・・センス回路、
６０３・・・書き込み回路、８００・・・メモリ、８０
１・・・遷択回路、ＤＧ、、ＤＧ、・・・ディジット線
、ＧＣ・・・内部基本セル、ＧＬ、〜ＧＬ、・・・内部
基本セル列、ＬＤ、〜ＬＤ、・・・負荷セル、ＩＯＣ・
・・入出力セル、ＩＯＬ、〜ｌ０Ｌ４・・・入出力セル
列、ＭＣ・・・メモリセル、ＭＬ・・・メモリセル行列
、ＭＬ、〜ＭＬｎ・・・メモリセル列、Ｗ Ｌ・・・ワ
ード線。 ＄ ｌ 凹 ＄２ 図 乎３ｗＪ ／−７Ｃメ毛リゼノし ムＤ槓荷ゼル＄−４−凹 Ｄｆｔ ＶｓＳＤｆ ＄ 、ｓ 図 ＄ ｔ 図 ｆｌ／〜ｆｌｙｔ 内部ゲート列 ＩｏＣ入止１ ａＵ １６１／〜Ｉθｌ苓入広カゼｌしグＩ ＄Ｓ 回
は第１図のメモリを構成しているメモリセルの一例の回
路図、第３図はメモリセルの他の列の回路図、第７１図
はメモリセル行列のブロック図、第５図は負荷セルの一
例の回路図、第６図は本発明の第１の実施例をより具体
的に示すブロック図、第７図は本発明の第２の実施例の
ブロック図、第８図は従来のメモリ内蔵型のマスタスラ
イス方式半導体集積回路のブロック図、第９図は第８図
のメモリ部の一例のブロック図である。 ２０１．２０２・・・インバータ、２０３．２０４．２
０５，２０６，５０１，５０２・・・伝達ゲー１〜．６
０１・・アドレスデコーダ、６０２・・・センス回路、
６０３・・・書き込み回路、８００・・・メモリ、８０
１・・・遷択回路、ＤＧ、、ＤＧ、・・・ディジット線
、ＧＣ・・・内部基本セル、ＧＬ、〜ＧＬ、・・・内部
基本セル列、ＬＤ、〜ＬＤ、・・・負荷セル、ＩＯＣ・
・・入出力セル、ＩＯＬ、〜ｌ０Ｌ４・・・入出力セル
列、ＭＣ・・・メモリセル、ＭＬ・・・メモリセル行列
、ＭＬ、〜ＭＬｎ・・・メモリセル列、Ｗ Ｌ・・・ワ
ード線。 ＄ ｌ 凹 ＄２ 図 乎３ｗＪ ／−７Ｃメ毛リゼノし ムＤ槓荷ゼル＄−４−凹 Ｄｆｔ ＶｓＳＤｆ ＄ 、ｓ 図 ＄ ｔ 図 ｆｌ／〜ｆｌｙｔ 内部ゲート列 ＩｏＣ入止１ ａＵ １６１／〜Ｉθｌ苓入広カゼｌしグＩ ＄Ｓ 回
Claims (1)
- 入出力セル列と内部基本セル列との間に配置されたメ
モリセル行列と、前記内部基本セルにより構成されたア
ドレスデコーダ、センス回路及び入出力制御回路とから
なるメモリを内蔵していることを特徴とするマスタスラ
イス方式半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61168605A JPS6323336A (ja) | 1986-07-16 | 1986-07-16 | マスタスライス方式半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61168605A JPS6323336A (ja) | 1986-07-16 | 1986-07-16 | マスタスライス方式半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6323336A true JPS6323336A (ja) | 1988-01-30 |
Family
ID=15871157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61168605A Pending JPS6323336A (ja) | 1986-07-16 | 1986-07-16 | マスタスライス方式半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6323336A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117132A (ja) * | 1982-12-23 | 1984-07-06 | Nec Corp | マスタスライスｌｓｉ基板 |
| JPS61123154A (ja) * | 1984-11-20 | 1986-06-11 | Fujitsu Ltd | ゲ−トアレイｌｓｉ装置 |
-
1986
- 1986-07-16 JP JP61168605A patent/JPS6323336A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117132A (ja) * | 1982-12-23 | 1984-07-06 | Nec Corp | マスタスライスｌｓｉ基板 |
| JPS61123154A (ja) * | 1984-11-20 | 1986-06-11 | Fujitsu Ltd | ゲ−トアレイｌｓｉ装置 |
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