JP2003021666A - マルチチップモジュール及びその接続テスト方法 - Google Patents

マルチチップモジュール及びその接続テスト方法

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Abstract

(57)【要約】 【課題】 ＣＯＣ型のマルチチップモジュールにおい
て、パッド同士の接続状態を簡易迅速に判定するための
接続テスト用回路を提供する。 【解決手段】 大チップ１００において、第１共通配線
１１５から分岐して実使用配線１０５まで延びて接続用
パッド１０２に接続される第１分岐配線１１５ｘには、
接続制御素子１１２と抵抗体１１３とが設けられてい
る。小チップ２００において、第２共通配線２１５から
分岐して実使用配線２０５まで延びて接続用パッド２０
２に接続される第２分岐配線２１５ｘとを備え、各第２
分岐配線２１５ｘには、接続制御素子２１２と、抵抗体
２１３とが配置されている。第１，第２テスト用パッド
１１７，１１８間に電圧を印加して、電流値からパッド
間の接続部の良否を判定する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数のチップ同士
を貼り合わせたチップオンチップ型のマルチチップモジ
ュール及びその接続テスト方法に関する。
【０００２】
【従来の技術】近年、複数の機能を１つのチップ内に組
み込んでなる１チップシステムＬＳＩという概念が提起
されており、１チップシステムＬＳＩの設計手法として
も各種の提案がなされている。特に、１チップシステム
ＬＳＩの利点は、ＤＲＡＭ，ＳＲＡＭなどのメモリや、
ロジック，アナログ回路等の多種多様な機能を１つの半
導体チップ内に集積することにより、高性能かつ多機能
なデバイスが実現できることである。しかし、製造プロ
セスなどが相異なる複数のデバイスを１つの基板上に設
けることには、コスト的，製造技術的に課題も多い。
【０００３】斯かる不具合を是正するものとして、特開
昭５８−９２２３０号公報に開示されているように、複
数チップのモジュール化による，チップオンチップ型の
システムＬＳＩが提案されている。チップオンチップ型
のマルチチップモジュール化技術とは、基板となるチッ
プ（親チップ）の上面に設けられたパッド電極と、搭載
されるチップ（子チップ）の上面に設けられたパッド電
極とをバンプにより接続し、両チップを貼り合わせるこ
とにより、チップ間の電気的接続を行い、複数のチップ
をモジュール化する技術である。チップオンチップ型の
マルチチップモジュール化技術は、１チップシステムＬ
ＳＩと比較して、複数の機能が複数のチップに分散して
組み込まれるため、各チップの小規模化が可能となり、
各チップの歩留まり向上が可能となる。さらに、プロセ
ス世代の異なる異種デバイス同士でも簡単にモジュール
化できるため、多機能化も容易となる。また、チップオ
ンチップ型のマルチチップモジュール化技術を利用した
システムＬＳＩは、他のマルチチップモジュール化技術
と比較し、親子チップ間のインターフェースに要する配
線長が極めて短いため、高速なインターフェースが可能
であり、従来の１チップシステムＬＳＩにおけるブロッ
ク間インターフェースと同等の性能を実現することが可
能である。
【０００４】
【発明が解決しようとする課題】上述のように、チップ
オンチップ型のマルチチップモジュール化技術は、従来
の１チップシステムＬＳＩにとってかわる重要な技術で
あるが、各チップ同士を貼り合わせたときのパッド同士
の接続状態をテストするための適切な手段が未だ確立し
ていないという不具合がある。
【０００５】すなわち、各チップには多数の信号用パッ
ドがあり、各チップのパッド同士を接合することになる
が、その際、極めて多数のパッド間接続部の接続状態を
簡素な構成で迅速に検査するための手段が要請されてい
る。
【０００６】本発明の目的は、インピーダンス体を並列
に接続した構造におけるインピーダンス値の測定感度が
極めて高い点に着目し、多数のパッド間接続部の接続状
態を簡易迅速にテストしうる構成を備えたチップオンチ
ップ型のマルチチップモジュール及びその接続テスト方
法を提供することにある。
【０００７】
【課題を解決するための手段】本発明のマルチチップモ
ジュールは、実使用に用いられる複数の接続用パッドを
有するチップを複数個備え、各チップの接続用パッドを
互いに電気的に接続して構成されたマルチチップモジュ
ールであって、複数の共通配線と、上記複数の共通配線
の間にそれぞれ並列に配置された各々複数の分岐配線
と、上記各分岐配線に介設された接続制御素子とを備
え、上記各接続用パッドは、上記複数の分岐配線のいず
れか１つの分岐配線を通って上記複数の共通配線の１つ
に接続されている。
【０００８】これにより、複数の共通配線間に互いに並
列に配置されている接続用パッド同士の接続部におい
て、いずれか１つの箇所で電気的接続状態が不良の場合
には、不良がない場合よりも、共通配線間に流れる電流
値が小さくなる。したがって、複数のチップの貼り合わ
せにおける接続用パッド同士の接続状態の合否を簡易迅
速に判定することが可能なマルチチップモジュールが得
られる。
【０００９】上記複数のチップは、複数の第１接続用パ
ッドを有する第１チップと、複数の第２接続用パッドと
を有する第２チップとを含み、上記各第１及び第２接続
用パッドが互いに電気的に接続されており、上記複数の
共通配線は、第１共通配線と第２共通配線とを含み、上
記各々複数の分岐配線は、上記第１共通配線から分岐す
る複数の第１分岐配線と、上記第２共通配線から分岐す
る複数の第２分岐配線とを含み、上記複数の第１接続用
パッドは上記複数の第１分岐配線にそれぞれ接続され、
上記複数の第２接続用パッドは上記複数の第２分岐配線
にそれぞれ接続されていることにより、各々内部回路を
有する２つのチップ同士の接合状態を容易に判定しうる
マルチチップモジュールの構造が得られる。
【００１０】上記第１及び第２分岐配線のうちいずれか
１つの分岐配線が、上記第１及び第２チップに亘って設
けられていてもよい。
【００１１】上記複数の第１接続用パッドにそれぞれ接
続される複数の第３接続用パッドと、上記複数の第２接
続用パッドにそれぞれ接続される複数の第４接続用パッ
ドと、上記第３及び第４接続用パッドを互いに接続する
配線とを有する第３のチップをさらに備えることによ
り、第３のチップを配線専用のチップとして用いるのに
適したマルチチップモジュールが得られる。
【００１２】上記複数のチップは、複数の第１接続用パ
ッドを有する第１チップと、複数の第２接続用パッドと
を有する第２チップとを含み、上記各第１及び第２接続
用パッドが互いに電気的に接続されており、上記複数の
共通配線は、第１共通配線と、第２共通配線と、上記第
１及び第２の共通配線に接続される中間共通配線とを含
み、上記各々複数の分岐配線は、上記第１共通配線と上
記中間共通配線との間で互いに並列に配置された複数の
第１分岐配線と、上記第２共通配線と中間共通配線との
間で互いに並列に配置された複数の第２分岐配線と、上
記第１共通配線と上記中間共通配線との間で互いに並列
に、かつ上記複数の第１分岐配線にそれぞれ直列に配置
された複数の第１中間分岐配線と、上記第２共通配線と
上記中間共通配線との間で互いに並列に、かつ上記複数
の第２分岐配線にそれぞれ直列に配置された複数の第２
中間分岐配線とを含み、上記複数の第１接続用パッド
は、上記複数の第１分岐配線又は第２分岐配線にそれぞ
れ接続され、上記複数の第２接続用パッドは、上記複数
の第１中間分岐配線又は第２中間分岐配線にそれぞれ接
続されていることにより、実使用に用いられる接続用パ
ッドだけで接続テストを行なうことが可能な構成が得ら
れる。
【００１３】上記複数のチップは、実使用に用いられる
複数の第１接続用パッドを有する第１チップと、実使用
に用いられる複数の第２接続用パッドとを有する第２チ
ップと、実使用に用いられる複数の第３接続用パッドを
有する第３チップとを含み、上記各第１及び第２接続用
パッドとの間、及び上記第１及び第３チップとの間がそ
れぞれ互いに電気的に接続されており、上記複数の共通
配線は、第１共通配線と、第２共通配線と、上記第１及
び第２の共通配線に接続され、上記第２及び第３のチッ
プの間に亘って設けられた中間共通配線とを含み、上記
各々複数の分岐配線は、上記第１共通配線と上記中間共
通配線との間で互いに並列に配置された複数の第１分岐
配線と、上記第２共通配線と中間共通配線との間で互い
に並列に配置された複数の第２分岐配線と、上記第１共
通配線と上記中間共通配線との間で互いに並列に、かつ
上記複数の第１分岐配線にそれぞれ直列に配置された複
数の第１中間分岐配線と、上記第２共通配線と上記中間
共通配線との間で互いに並列に、かつ上記複数の第２分
岐配線にそれぞれ直列に配置された複数の第２中間分岐
配線とを含み、上記複数の第１接続用パッドは、上記複
数の第１分岐配線又は第２分岐配線にそれぞれ接続さ
れ、上記複数の第２接続用パッドは、上記複数の第１中
間分岐配線にそれぞれ接続され、上記複数の第３接続用
パッドは、上記複数の第２中間分岐配線にそれぞれ接続
されていることにより、３つのチップ同士の接合状態を
簡易迅速にテストしうる構造が得られる。
【００１４】上記複数の分岐配線のうち，互いに接続さ
れる１対の接続用パッドの少なくとも一方に接続される
分岐配線には、抵抗素子が介設されていることにより、
抵抗素子の抵抗値を適宜調整すれば、接続用パッド同士
の接続状態をより高い感度で測定することができる。
【００１５】上記各接続制御素子は、スイッチング素子
でもよいし、接続テスト時に上記各分岐配線に印加され
る電圧に対して順方向となる極性を有する整流素子であ
ってもよい。
【００１６】本発明のマルチチップモジュールの接続テ
スト方法は、実使用に用いられる複数の接続用パッドを
有するチップを複数個備え、各チップの接続用パッドを
互いに電気的に接続して構成されたマルチチップモジュ
ールの接続テスト方法であって、上記複数の共通配線の
間にそれぞれ並列に配置された各々複数の分岐配線と、
上記各分岐配線に介設された接続制御素子とを備え、上
記各接続用パッドが、上記複数の分岐配線のいずれかに
接続されているテスト回路を形成し、実動作時には、１
つの共通配線に接続される上記複数の接続用パッド同士
が電気的に非導通状態となり、接続テスト時には、上記
接続制御素子を通って上記共通配線同士が電気的に導通
状態になるように構成しておいて、上記複数の共通配線
同士の間のインピーダンスを測定することにより、上記
複数のチップ間の上記各接続用パッドの接続状態の良否
を判定する方法である。
【００１７】この方法により、簡易かつ迅速にマルチチ
ップモジュールの接続状態の良否を判定することができ
る。
【００１８】上記接続制御用素子をスイッチング素子と
すれば、実動作時には、上記スイッチング素子を開くこ
とにより、上記１つの共通配線に接続される上記複数の
接続用パッド同士が電気的に非導通状態となり、接続テ
スト時には、上記スイッチング素子を閉じることにより
上記共通配線同士を導通状態になるように制御すること
で、簡易かつ迅速にマルチチップモジュールの接続状態
の良否を判定することができる。
【００１９】１つの共通配線に接続される上記複数の分
岐配線中の上記接続制御用素子を、上記共通配線に対す
る極性が各々同じである整流素子であるとすれば、実動
作時には、上記１つの共通配線に接続される上記複数の
接続用パッド同士の間の経路に介在する上記整流素子の
極性が互いに逆であることで、上記複数の接続パッド同
士が電気的に非導通状態となり、接続テスト時には、上
記各分岐配線中の整流素子に順方向の電圧を印加するこ
とにより上記共通配線同士を導通状態にすることで、簡
易かつ迅速にマルチチップモジュールの接続状態の良否
を判定することができる。
【００２０】
【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態におけるマルチチップモジュールの
接続構成を回路構成と共に示す断面図である。本実施形
態においては、大チップ１００及び小チップ２００の双
方に内部回路が存在している場合を例に採っている。
【００２１】図１に示すように、大チップ１００には多
数の接続用パッド１０２が設けられ、小チップ２００に
は多数の接続用パッド２０２が設けられている。大チッ
プ１００の接続用パッド１０２は、実使用配線１０５に
より大チップ１００内の内部回路１０１に接続されてお
り、小チップ２００の接続用パッド２０２は、実使用配
線２０５により小チップ２００内の内部回路２０１に接
続されている。そして、大チップ１００の接続用パッド
１０２と、小チップ２００の接続用パッド２０２とが、
バンプＢＰによって互いに接合されている。
【００２２】さらに、大チップ１００の接続テスト用回
路においては、第１テスト電圧を印加するための第１テ
スト用パッド１１７と、第２テスト電圧を印加するため
の第２テスト用パッド１１８とが設けられている。第
１，第２テスト電圧は、いずれか一方が高電位側電圧で
他方が低電位側電圧である。そして、第１テスト用パッ
ド１１７から延びる第１共通配線と、第１共通配線１１
５から分岐して延びて各実使用配線１０５に接続される
第１分岐配線１１５ｘとが設けられている。つまり、各
第１分岐配線１１５ｘは、実使用配線１０５を経て接続
用パッド１０２に接続されている。各第１分岐配線１１
５ｘには、接続制御素子１１２が配置されている。さら
に、第２テスト用パッド１１８からテスト配線内パッド
１１６まで延びて、小チップ２００に亘る第２共通配線
２１５とが設けられている。
【００２３】小チップ２００の接続テスト用回路におい
ては、大チップ１００のテスト配線内パッド１１６にバ
ンプＢＰを挟んで接続されるテスト配線内パッド２１６
と、テスト配線内パッド２１６から延びる第２共通配線
２１５と、第２共通配線２１５から分岐してそれぞれ実
使用配線２０５まで延びる第２分岐配線２１５ｘとが設
けられている。つまり、各第２分岐配線２１５ｘは、実
使用配線２０５を経て接続用パッド２０２に接続されて
いる。各第２分岐配線２１５ｘには、接続制御素子２１
２が配置されている。また、大チップ１００のテスト配
線内パッド１１６にバンプＢＰを挟んで接続されるテス
ト配線内パッド２１６が設けられている。
【００２４】そして、小チップ２００を大チップ１００
に搭載し、大チップ１００の接続用パッド１０２と小チ
ップ２００の接続用パッド２０２との間、及び大チップ
１００のテスト配線内パッド１１６と小チップ２００の
テスト配線内パッド２１６との間にバンプＢＰを介在さ
せて、バンプＢＰにより両者を電気的に接続した状態
で、両チップ１００，２００を貼り合わせる。
【００２５】すなわち、大チップ１００の第１テスト用
パッド１１７から第１共通配線１１５，各第１分岐配線
１１５ｘ及び接続用パッド１０２を順次経て、小チップ
２００の接続用パッド２０２，各第２分岐配線２１５
ｘ，第２共通配線２１５，テスト配線内パッド２１６を
順次通過した後、大チップ１００のテスト配線内パッド
１１６から第２テスト用パッド１１８に至る接続テスト
用回路が構成されている。つまり、第２共通配線２１５
の途中に２つのテスト配線内パッド２１６，１１６が介
在している。
【００２６】以上のように、接続用パッド同士はバンプ
を介した接合により電気的に接続され、接続用パッドと
配線層とはプラグにより電気的に接続されて、大チップ
１００上の配線層（又は大チップの内部回路）が小チッ
プ２００の内部回路に接続されている。
【００２７】本実施形態のマルチチップモジュールにお
いて、小チップ２００を大チップ１００に貼り合わせた
ときに、各接続用パッド同士が正常に接続されているか
否かを判断するための接続テストを、以下の手順により
行なうことができる。
【００２８】まず、第１テスト用パッド１１７及び第２
テスト用パッド１１８にテスターのテストピンをそれぞ
れ立てて、各テストピンから、第１テスト用パッド１１
７に第１電圧（例えば２Ｖ程度）を印加し、第２テスト
用パッド１１８に第２電圧（例えば０Ｖ）を印加する。
そして、第１，第２テスト用パッド１１７，１１８間に
流れる電流値を測定して、測定された電流値が、すべて
の接続パッド同士の接続部が正常に接続されているとき
に流れる電流値よりも所定値以上小さいときには、接続
用パッド同士の各接続部のうち一部が正常に接続されて
いないと判定する。これにより、複数のチップを貼り合
わせて構成されるマルチチップモジュールの接続状態を
簡易かつ迅速にテストすることができる。
【００２９】本実施形態における接続制御素子として
は、テスト時に分岐配線に電流が流れる一方、実使用時
には各分岐配線に電流が流れないように制御する機能を
有し、かつ、電流に対するインピーダンス成分を有する
ものであればよい。例えば、ＭＩＳトランジスタなどで
ある。
【００３０】（第２の実施形態）図２は、本発明の第２
の実施形態におけるマルチチップモジュールの接続構成
を回路構成と共に示す断面図である。本実施形態におい
ては、大チップ１００及び小チップ２００の双方に内部
回路が存在している場合を例に採っている。
【００３１】図２に示すように、大チップ１００には多
数の接続用パッド１０２が設けられ、小チップ２００に
は多数の接続用パッド２０２が設けられている。大チッ
プ１００の接続用パッド１０２は、実使用配線１０５に
より大チップ１００内の内部回路１０１に接続されてお
り、小チップ２００の接続用パッド２０２は、実使用配
線２０５により小チップ２００内の内部回路２０１に接
続されている。そして、大チップ１００の接続用パッド
１０２と、小チップ２００の接続用パッド２０２とが、
バンプＢＰによって互いに接合されている。
【００３２】さらに、大チップ１００の接続テスト用回
路においては、第１テスト電圧を印加するための第１テ
スト用パッド１１７と、第２テスト電圧を印加するため
の第２テスト用パッド１１８とが設けられている。第
１，第２テスト電圧は、いずれか一方が高電位側電圧で
他方が低電位側電圧である。そして、第１テスト用パッ
ド１１７から延びる第１共通配線と、各実使用配線１０
５から分岐して延びて第１共通配線１１５に接続される
第１分岐配線１１５ｘとが設けられている。つまり、各
第１分岐配線１１５ｘは、実使用配線１０５を経て接続
用パッド１０２に接続されている。各第１分岐配線１１
５ｘには、接続制御素子１１２と抵抗体１１３とが直列
に配置されている。さらに、第２テスト用パッド１１８
からテスト配線内パッド１１６まで延びる第２共通配線
２１５とが設けられている。
【００３３】小チップ２００の接続テスト用回路におい
ては、大チップ１００のテスト配線内パッド１１６にバ
ンプＢＰを挟んで接続されるテスト配線内パッド２１６
と、テスト配線内パッド２１６から延びる第２共通配線
２１５と、第２共通配線２１５から分岐してそれぞれ実
使用配線２０５まで延びる第２分岐配線２１５ｘとが設
けられている。つまり、各第２分岐配線２１５ｘは、実
使用配線２０５を経て接続用パッド２０２に接続されて
いる。各第２分岐配線２１５ｘには、接続制御素子２１
２と抵抗体２１３とが直列に配置されている。また、大
チップ１００のテスト配線内パッド１１６にバンプＢＰ
を挟んで接続されるテスト配線内パッド２１６が設けら
れている。
【００３４】そして、小チップ２００を大チップ１００
に搭載し、大チップ１００の接続用パッド１０２と小チ
ップ２００の接続用パッド２０２との間、及び大チップ
１００のテスト配線内パッド１１６と小チップ２００の
テスト配線内パッド２１６との間にバンプＢＰを介在さ
せて、バンプＢＰにより両者を電気的に接続した状態
で、両チップ１００，２００を貼り合わせる。
【００３５】本実施形態においても、大チップ１００の
第１テスト用パッド１１７から第１共通配線１１５，各
第１分岐配線１１５ｘ及び接続用パッド１０２を順次経
て、小チップ２００の接続用パッド２０２，各第２分岐
配線２１５ｘ，第２共通配線２１５，テスト配線内パッ
ド２１６を順次通過した後、大チップ１００のテスト配
線内パッド１１６から第２テスト用パッド１１８に至る
接続テスト用回路が構成されている。つまり、第２共通
配線２１５の途中に２つのテスト配線内パッド２１６，
１１６が介在している。
【００３６】以上のように、接続用パッド同士はバンプ
を介した接合により電気的に接続され、接続用パッドと
配線層とはプラグにより電気的に接続されて、大チップ
１００上の配線層（又は大チップの内部回路）が小チッ
プ２００の内部回路に接続されている。
【００３７】本実施形態における接続制御素子として
は、テスト時に分岐配線に電流が流れる一方、実使用時
には各分岐配線に電流が流れないように制御する機能を
有するものであればよい。以下、接続制御素子の構造の
具体例について説明する。
【００３８】−第２の実施形態の第１の具体例− 図３は、本発明の第２の実施形態の第１の具体例におけ
るマルチチップモジュールの接続構成を回路構成と共に
示す断面図である。
【００３９】この具体例は、図２に示す構成とほとんど
共通の構成を有しているが、接続制御素子として、スイ
ッチングトランジスタ１１２Ａ，２１２Ａを備えてい
る。各スイッチングトランジスタ１１２Ａ，２１２Ａ
は、制御回路（図示せず）により、接続テスト時にはオ
ンとなって電流を流す一方、実使用時にはオフとなって
電流を遮断するように構成されている。
【００４０】−第２の実施形態の第２の具体例− 図４は、本発明の第２の実施形態の第２の具体例におけ
るマルチチップモジュールの接続構成を回路構成と共に
示す断面図である。
【００４１】この具体例は、図２に示す構成とほとんど
共通の構成を有しているが、接続制御素子として、接続
テスト時に印加されるテスト電圧に対して順バイアスと
なる極性を有するダイオード１１２Ｂ，２１２Ｂを備え
ている。
【００４２】この構成により、接続制御素子の動作を制
御することなく、接続テスト時には電流を通過させる一
方、実使用時には、各実使用配線（接続用パッド）同士
の間の経路で、極性（ＰＮ方向）が互いに逆向きである
１対のダイオードが必ず存在する構造となることで、各
実使用配線同士（接続用パッド同士）の間の電流を遮断
するように構成されている。ただし、接続テスト時に
は、第１テスト用パッド１１７に高電位側電圧を第２テ
スト用パッド１１８に低電位側電圧を印加する必要があ
る。
【００４３】そして、マルチチップモジュールの接続テ
ストが終了してマルチチップモジュールを製品化する際
には、第１テスト用パッド１１７は接地配線に、第２テ
スト用パッド１１８はＩ／Ｏの電源電圧供給配線に接続
して、接続テスト用回路に電流が流れないようにしてお
く。
【００４４】（第３の実施形態）図５は、本発明の第３
の実施形態におけるマルチチップモジュールの接続構成
を回路構成と共に示す断面図である。本実施形態におい
ては、大チップ１００及び小チップ２００の双方に内部
回路が存在している場合を例に採っている。
【００４５】図５に示すように、大チップ１００には多
数の接続用パッド１０２が設けられ、小チップ２００に
は多数の接続用パッド２０２が設けられている。大チッ
プ１００の接続用パッド１０２は、実使用配線１０５に
より大チップ１００内の内部回路１０１に接続されてお
り、小チップ２００の接続用パッド２０２は、実使用配
線２０５により小チップ２００内の内部回路２０１に接
続されている。そして、大チップ１００の接続用パッド
１０２と、小チップ２００の接続用パッド２０２とが、
バンプＢＰによって互いに接合されている。
【００４６】さらに、大チップ１００の接続テスト用回
路においては、第１テスト電圧を印加するための第１テ
スト用パッド１１７と、第２テスト電圧を印加するため
の第２テスト用パッド１１８とが設けられている。第
１，第２テスト電圧は、いずれか一方が高電位側電圧で
他方が低電位側電圧である。そして、第１テスト用パッ
ド１１７から延びる第１共通配線１１５と、第１共通配
線１１５から分岐して延びて各実使用配線１０５に接続
される第１分岐配線１１５ｘと、第２テスト用パッド１
１８から延びる第２共通配線２１５と、第２共通配線２
１５から分岐して延びて各テスト配線内パッド１１６に
接続される第２分岐配線２１５ｘとが設けられている。
つまり、各第１分岐配線１１５ｘは、実使用配線１０５
を経て接続用パッド１０２に接続されている。各第１分
岐配線１１５ｘには、接続制御素子１１２と抵抗体１１
３とが互いに直列に配置されている。各第２分岐配線２
１５ｘには、接続制御素子２１２と抵抗体２１３とが直
列に配置されている。
【００４７】小チップ２００の接続テスト用回路におい
ては、大チップ１００のテスト配線内パッド１１６にバ
ンプＢＰを挟んで接続されるテスト配線内パッド２１６
と、テスト配線内パッド２１６から延びる第２共通配線
２１５と、第２共通配線２１５から分岐して延びて実使
用配線２０５に接続される第２分岐配線２１５ｘとが設
けられている。つまり、各第２分岐配線２１５ｘは、実
使用配線２０５を経て接続用パッド２０２に接続されて
いる。そして、小チップ２００の各第２分岐配線２１５
ｘには、接続制御素子や抵抗体は配置されていない。ま
た、大チップ１００のテスト配線内パッド１１６にバン
プＢＰを挟んで接続されるテスト配線内パッド２１６が
設けられている。
【００４８】そして、小チップ２００を大チップ１００
に搭載し、大チップ１００の接続用パッド１０２と小チ
ップ２００の接続用パッド２０２との間、及び大チップ
１００のテスト配線内パッド１１６と小チップ２００の
テスト配線内パッド２１６との間にバンプＢＰを介在さ
せて、バンプＢＰにより両者を電気的に接続した状態
で、両チップ１００，２００を貼り合わせる。
【００４９】本実施形態においても、大チップ１００の
第１テスト用パッド１１７から第１共通配線１１５，各
第１分岐配線１１５ｘ及び接続用パッド１０２を順次経
て、小チップ２００の接続用パッド２０２，各第２分岐
配線２１５ｘ，テスト配線内パッド２１６を順次通過し
た後、大チップ１００のテスト配線内パッド１１６から
第２共通配線２１５を経て第２テスト用パッド１１８に
至る接続テスト用回路が構成されている。つまり、第２
共通配線２１５の途中に２つのテスト配線内パッド２１
６，１１６が介在している。
【００５０】このように、複数のチップを貼り合わせて
構成されるマルチチップモジュールにおいて、一方のチ
ップのみに接続テスト用回路を構成する要素を配置し
て、他方のチップには接続テスト用回路の分岐配線のみ
を設けることも可能である。
【００５１】（第４の実施形態）図６は、本発明の第４
の実施形態におけるマルチチップモジュールの接続構成
を回路構成と共に示す断面図である。本実施形態におい
ては、大チップ１００及び小チップ２００の双方に内部
回路が存在している場合を例に採っている。
【００５２】図６に示すように、大チップ１００には多
数の接続用パッド１０２が設けられ、小チップ２００に
は多数の接続用パッド２０２が設けられている。大チッ
プ１００の接続用パッド１０２は、実使用配線１０５に
より大チップ１００内の内部回路１０１に接続されてお
り、小チップ２００の接続用パッド２０２は、実使用配
線２０５により小チップ２００内の内部回路２０１に接
続されている。そして、大チップ１００の接続用パッド
１０２と、小チップ２００の接続用パッド２０２とが、
バンプＢＰによって互いに接合されている。
【００５３】さらに、大チップ１００の接続テスト用回
路においては、第１テスト電圧を印加するための第１テ
スト用パッド１１７と、第２テスト電圧を印加するため
の第２テスト用パッド１１８とが設けられ、大チップ１
００の接続テスト用回路は、第１テスト用パッド１１７
に接続される並列回路Ａと、第２テスト用パッド１１８
に接続される並列回路Ｂとに分かれている。第１，第２
テスト電圧は、いずれか一方が高電位側電圧で他方が低
電位側電圧である。
【００５４】並列回路Ａには、第１テスト用パッド１１
７から延びる第１共通配線１１５ａと、第１共通配線１
１５ａから分岐して延びて各実使用配線１０５に接続さ
れる第１分岐配線１１５ａｘとが設けられている。つま
り、各第１分岐配線１１５ａｘは、実使用配線１０５を
経て接続用パッド１０２に接続されている。各第１分岐
配線１１５ａｘには、接続制御素子１１２ａと抵抗体１
１３ａとが互いに直列に配置されている。
【００５５】並列回路Ｂには、第２テスト用パッド１１
８から延びる第２共通配線１１５ｂと、第２共通配線１
１５ｂから分岐して延びて各実使用配線１０５に接続さ
れる第２分岐配線１１５ｂｘとが設けられている。各第
２分岐配線１１５ｂｘは、実使用配線１０５を経て接続
用パッド１０２に接続されている。各第２分岐配線１１
５ｂｘには、接続制御素子１１２ｂと抵抗体１１３ｂと
が直列に配置されている。
【００５６】一方、小チップ２００の接続テスト用回路
においては、中間共通配線２６５が設けられており、中
間共通配線２６５は、第１テスト用パッド１１７に接続
される並列回路Ａと、第２テスト用パッド１１８に接続
される並列回路Ｂとに亘っている。
【００５７】そして、小チップ２００中の並列回路Ａに
属する部分には、中間共通配線２６５から分岐してそれ
ぞれ実使用配線２０５まで延びる第１中間分岐配線２６
５ａと、各第１中間分岐配線２６５ａに直列に介設され
た接続制御素子２６２ａ及び抵抗体２６３ａとが設けら
れている。つまり、各第１中間分岐配線２６５ａは、実
使用配線２０５を経て接続用パッド２０２に接続されて
いる。
【００５８】また、小チップ２００中の並列回路Ｂに属
する部分には、中間共通配線２６５から分岐してそれぞ
れ実使用配線２０５まで延びる第２中間分岐配線２６５
ｂと、各第２中間分岐配線２６５ｂに直列に介設された
接続制御素子２６２ｂ及び抵抗体２６３ｂとが設けられ
ている。つまり、各第２中間分岐配線２６５ｂは、実使
用配線２０５を経て接続用パッド２０２に接続されてい
る。
【００５９】そして、小チップ２００を大チップ１００
に搭載し、大チップ１００の接続用パッド１０２と小チ
ップ２００の接続用パッド２０２との間にバンプＢＰを
介在させて、バンプＢＰにより両者を電気的に接続した
状態で、両チップ１００，２００を貼り合わせる。
【００６０】この実施形態では、第１テスト用パッド１
１７と第２テスト用パッド１１８との間に並列回路Ａと
並列回路Ｂとが直列に配置された構造となっている。そ
して、本実施形態では第１〜第３の実施形態において必
要であったテスト配線内パッドは必要でない。つまり、
第１，第２テスト用パッド１１７，１１８を除くと、す
べて実使用に用いられる接続用パッド１０２，２０２だ
けで配線接続テストが可能になる。
【００６１】本実施形態における接続制御素子として
は、テスト時に分岐配線に電流が流れる一方、実使用時
には各分岐配線に電流が流れないように制御する機能を
有するものであればよい。
【００６２】−第４の実施形態の変形例− 図７は、本発明の第４の実施形態の変形例におけるマル
チチップモジュールの接続構成を回路構成と共に示す断
面図である。本実施形態においては、大チップ１００及
び２つの小チップ２００ａ，２００ｂのいずれにも内部
回路が存在している場合を例に採っている。
【００６３】図７に示すように、大チップ１００には多
数の接続用パッド１０２が設けられ、２つの小チップ２
００ａ，２００ｂにはそれぞれ多数の接続用パッド２０
２ａ，２０２ｂが設けられている。大チップ１００の接
続用パッド１０２は、実使用配線１０５により大チップ
１００内の内部回路１０１に接続されており、小チップ
２００ａ，２００ｂの接続用パッド２０２ａ，２０２ｂ
は、実使用配線２０５により小チップ２００ａ，２００
ｂ内の内部回路２０１ａ，２０１ｂに接続されている。
そして、大チップ１００の接続用パッド１０２と、小チ
ップ２００ａ，２００ｂの接続用パッド２０２ａ，２０
２ｂとが、バンプＢＰによって互いに接合されている。
【００６４】さらに、大チップ１００の接続テスト用回
路においては、第１テスト電圧を印加するための第１テ
スト用パッド１１７と、第２テスト電圧を印加するため
の第２テスト用パッド１１８とが設けられ、大チップ１
００の接続テスト用回路は、第１テスト用パッド１１７
に接続される並列回路Ａと、第２テスト用パッド１１８
に接続される並列回路Ｂとに分かれている。第１，第２
テスト電圧は、いずれか一方が高電位側電圧で他方が低
電位側電圧である。
【００６５】並列回路Ａには、第１テスト用パッド１１
７から延びる第１共通配線１１５ａと、第１共通配線１
１５ａから分岐して延びて各実使用配線１０５に接続さ
れる第１分岐配線１１５ａｘとが設けられている。つま
り、各第１分岐配線１１５ａｘは、実使用配線１０５を
経て接続用パッド１０２に接続されている。各第１分岐
配線１１５ａｘには、接続制御素子１１２ａと抵抗体１
１３ａとが互いに直列に配置されている。
【００６６】並列回路Ｂには、第２テスト用パッド１１
８から延びる第２共通配線１１５ｂと、第２共通配線１
１５ｂから分岐して延びて各実使用配線１０５に接続さ
れる第２分岐配線１１５ｂｘとが設けられている。各第
２分岐配線１１５ｂｘは、実使用配線１０５を経て接続
用パッド１０２に接続されている。各第２分岐配線１１
５ｂｘには、接続制御素子１１２ｂと抵抗体１１３ｂと
が直列に配置されている。
【００６７】また、大チップ１００には、並列回路Ａと
並列回路Ｂとの接続部に相当する中間共通配線２６５が
設けられており、中間共通配線２６５の両端には、並列
回路Ａに接続されるテスト配線内パッド１１６ａと、並
列回路Ｂに接続されるテスト配線内パッド１１６ｂとが
設けられている。
【００６８】一方、小チップ２００ａの接続テスト用回
路（並列回路Ａの一部）においては、テスト配線内パッ
ド２１６ａから延びる第１中間共通配線２６５ａと、第
１中間共通配線２６５ａから分岐してそれぞれ実使用配
線２０５まで延びる第１中間分岐配線２６５ａｘと、各
第１中間分岐配線２６５ａｘに直列に介設された接続制
御素子２６２ａ及び抵抗体２６３ａとが設けられてい
る。つまり、各第１中間分岐配線２６５ａｘは、実使用
配線２０５を経て接続用パッド２０２ａに接続されてい
る。
【００６９】また、小チップ２００ｂの接続テスト用回
路（並列回路Ｂの一部）においては、テスト配線内パッ
ド２１６ｂから延びる第２中間共通配線２６５ｂと、第
２中間共通配線２６５ｂから分岐してそれぞれ実使用配
線２０５まで延びる第２中間分岐配線２６５ｂｘと、各
第２中間分岐配線２６５ｂｘに直列に介設された接続制
御素子２６２ｂ及び抵抗体２６３ｂとが設けられてい
る。つまり、各第２中間分岐配線２６５ｂｘは、実使用
配線２０５を経て接続用パッド２０２ｂに接続されてい
る。
【００７０】そして、小チップ２００ａ，２００ｂを大
チップ１００に搭載し、大チップ１００の接続用パッド
１０２と小チップ２００ａ，２００ｂの接続用パッド２
０２ａ，２０２ｂとの間にバンプＢＰを介在させて、バ
ンプＢＰにより両者を電気的に接続した状態で、大チッ
プ１００に、各小チップチップ１００ａ，１００ｂを貼
り合わせる。
【００７１】このように、並列回路Ａ，Ｂが２つの小チ
ップ２００ａ，２００ｂに亘っている場合にも、第４の
実施形態と同様に、並列回路Ａ，Ｂを用いて接続テスト
を行なうことができる。なお、小チップ２００ａ，２０
０ｂの各テスト配線内パッド２１６ａ，２１６ｂ同士を
ワイヤなどで接続してもよく、その場合には、大チップ
１００のテスト配線内パッド１１６ａ，１１６ｂは不要
となる。また、図７の破線に示すように、各小チップ２
００ａ，２００ｂのテスト配線内パッド２１６ａ，２１
６ｂを各小チップ２００ａ，２００ｂの側面（又は上
面）に設け、各テスト配線内パッド同士をワイヤ，バン
プなどで接続してもよい。
【００７２】また、小チップ２００の数が３つ以上であ
っても、小チップ２００の数だけ接続テスト用回路内に
組み込まれる並列回路の数を設ければよいことになる。
【００７３】上記各実施形態のマルチチップモジュール
において、小チップ２００を大チップ１００に貼り合わ
せたときに、各接続用パッド同士の接続部が正常に接続
されているか否かを判断するための接続テストを、以下
のように行なうことができる。
【００７４】（第５の実施形態）図８は、本発明の第５
の実施形態における接続テストを行なう方法を説明する
ための図である。ここでは、第２の実施形態の接続テス
ト用回路（図２の説明参照）用いる場合を例にとってい
る。
【００７５】まず、第１テスト用パッド１１７及び第２
テスト用パッド１１８にテスターのテストピンＴＰ１，
ＴＰ２をそれぞれ立てて、第１テストピンＴＰ１から、
第１テスト用パッド１１７に第１電圧（例えば２Ｖ程
度）を印加し、第２テストピンＴＰ２から第２テスト用
パッド１１８に第２電圧（例えば０Ｖ）を印加する。そ
して、第１，第２テスト用パッド１１７，１１８間に流
れる電流値を測定して、測定された電流値が、すべての
接続用パッド同士が正常に接続されているときに流れる
電流値よりも所定値以上小さいときには、接続用パッド
同士の各接続部の一部が正常に接続されていないと判定
する。これにより、複数のチップを貼り合わせて構成さ
れるマルチチップモジュールの接続状態を簡易かつ迅速
にテストすることができる。
【００７６】例えば、各チップ１００，２００の接続テ
スト用回路におけるパッド数が１００個ずつあり、各抵
抗体３の抵抗値が１ｋΩのとき、すべての接続用パッド
同士が正常に接続されている場合には、並列に配置され
た抵抗体３全体の抵抗値は１０Ωになる。したがって、
配線の抵抗値を無視すると、テスト電圧が２Ｖのときに
は、テストピンＴＰ１，ＴＰ２間に２００ｍＡの電流が
流れるはずである。ところが、１００個ある接続用パッ
ド同士の各接続部のうち１箇所だけが非接続状態である
とすると、並列に配置された抵抗体３全体の抵抗値は約
１０．１Ωになり、テストピンＴＰ１，ＴＰ２間に流れ
る電流は１９８ｍＡとなる。この電流値の相違を検出す
ることは、検出感度や検出精度の点からみても容易であ
る。例えば、１９９ｍＡをしきい値として、電流値が１
９９ｍＡ以上か、１９９ｍＡよりも小さいかによって接
続用パッド同士の各接続部の接続状態の良否を判定する
ことができる。
【００７７】本実施形態によると、チップオンチップ型
（いわゆるＣＯＣ型）のマルチチップモジュールにおい
て、小チップと大チップとに互いに接続される多数の信
号用パッドが設けられている場合、各パッドごとに接続
テストを行なうのではなく、多数のパッドに抵抗体を付
加して並列に接続された抵抗体の抵抗値の変化を利用し
て、接続状態の正常，非正常を判定するようにしている
ので、簡素な構成でありながら、多くのパッドの接続状
態を一括して測定することができ、接続用テストを迅速
に行なうことができる。
【００７８】（第６の実施形態）図９は、本発明の第６
の実施形態における接続テストを行なう方法を説明する
ための図である。ここでは、第２の実施形態の第１の具
体例の接続テスト用回路（図３の説明参照）用いる場合
を例にとっている。
【００７９】まず、第１テスト用パッド１１７及び第２
テスト用パッド１１８にテスターのテストピンＴＰ１，
ＴＰ２をそれぞれ立てて、第１テストピンＴＰ１から、
第１テスト用パッド１１７に第１電圧（例えば２Ｖ程
度）を印加し、第２テストピンＴＰ２から第２テスト用
パッド１１８に第２電圧（例えば０Ｖ）を印加する。こ
のとき、制御回路（図示せず）によって各スイッチング
トランジスタ１１２Ａ，２１２Ａを閉じる（オンにす
る）ように制御する。そして、第１，第２テスト用パッ
ド１１７，１１８間に流れる電流値を測定して、測定さ
れた電流値が、すべての接続用パッド同士が正常に接続
されているときに流れる電流値よりも所定値以上小さい
ときには、接続用パッド同士の各接続部の一部が正常に
接続されていないと判定する。具体的には、第５の実施
形態において説明したとおりである。
【００８０】これにより、複数のチップを貼り合わせて
構成されるマルチチップモジュールの接続状態を簡易か
つ迅速にテストすることができる。
【００８１】そして、本実施形態においては、接続テス
トが終了した後は、各スイッチングトランジスタ１１２
Ａ，２１２Ａを開く（オフにする）ように制御する。こ
れにより、実使用時には各分岐配線１１５ｘ，２１５ｘ
に信号が流れることがないので、接続テスト用回路とは
切り離して各内部回路１０１，２０１を動作させること
ができる。
【００８２】（第７の実施形態）図１０は、本発明の第
７の実施形態における接続テストを行なう方法を説明す
るための図である。ここでは、第２の実施形態の第２の
具体例の接続テスト用回路（図４の説明参照）用いる場
合を例にとっている。
【００８３】まず、第１テスト用パッド１１７及び第２
テスト用パッド１１８にテスターのテストピンＴＰ１，
ＴＰ２をそれぞれ立てて、第１テストピンＴＰ１から、
第１テスト用パッド１１７に第１電圧（例えば２Ｖ程
度）を印加し、第２テストピンＴＰ２から第２テスト用
パッド１１８に第２電圧（例えば０Ｖ）を印加する。こ
のとき、本実施形態においては、ダイオード１１２Ｂ，
２１２Ｂ（接続制御素子）は、その極性が第１電圧，第
２電圧に対して順方向になる向きに設置されている。し
たがって、第６の実施形態に比べて、接続制御素子の導
通・非導通を制御する必要はない。そして、第１，第２
テスト用パッド１１７，１１８間に流れる電流値を測定
して、測定された電流値が、すべての接続用パッド同士
の接続部が正常に接続されているときに流れる電流値よ
りも所定値以上小さいときには、接続用パッド同士の各
接続部の一部が正常に接続されていないと判定する。具
体的には、第５の実施形態において説明したとおりであ
る。
【００８４】これにより、複数のチップを貼り合わせて
構成されるマルチチップモジュールの接続状態を簡易か
つ迅速にテストすることができる。
【００８５】そして、本実施形態においては、接続テス
トが終了した後は、接続テスト用回路はそのままの状態
で、各内部回路１０１，２０１を接続テスト用回路とは
切り離して実使用に供することができる。大チップ１０
０の実使用配線１０５同士、又は小チップ２００の実使
用配線２０５同士は２つの分岐配線によって接続されて
いるが、２つの分岐配線に介設されたダイオードが互い
に逆向きの極性になるように配置されているので、大チ
ップ１００の実使用配線１０５同士、又は小チップ２０
０の実使用配線２０５同士の間に接続テスト用回路を通
じて信号が流れることはないからである。
【００８６】すなわち、本実施形態では、接続制御素子
用の制御回路を設けることなく接続テストと実使用との
切り換えを行なうことができる利点がある。
【００８７】そして、マルチチップモジュールの接続テ
ストが終了してマルチチップモジュールを製品化する際
には、第１テスト用パッド１１７は接地配線に、第２テ
スト用パッド１１８はＩ／Ｏの電源電圧供給配線に接続
して、接続テスト用回路に電流が流れないようにしてお
く。
【００８８】（第８の実施形態）図１１は、本発明の第
８の実施形態における接続テストを行なう方法を説明す
るための図であって、図１１には、マルチチップモジュ
ールの接続構成及び回路構成も共に示されている。本実
施形態においては、大チップ１００及び小チップ２００
の双方に内部回路が存在している場合を例に採ってい
る。
【００８９】図１１に示すように、本実施形態の接続テ
スト用回路の構造は、第３の実施形態において説明した
図４に示す構造の変形例ということができる。
【００９０】大チップ１００には多数の接続用パッド１
０２が設けられ、小チップ２００には多数の接続用パッ
ド２０２が設けられている。大チップ１００の接続用パ
ッド１０２は、実使用配線１０５により大チップ１００
内の内部回路１０１に接続されており、小チップ２００
の接続用パッド２０２は、実使用配線２０５により小チ
ップ２００内の内部回路２０１に接続されている。そし
て、大チップ１００の接続用パッド１０２と、小チップ
２００の接続用パッド２０２とが、バンプＢＰによって
互いに接合されている。
【００９１】さらに、大チップ１００の接続テスト用回
路においては、第１テスト電圧を印加するための第１テ
スト用パッド１１７と、第２テスト電圧を印加するため
の第２テスト用パッド１１８とが設けられている。そし
て、第１テスト用パッド１１７に高電圧を印加し、第２
テスト用パッド１１８に低電圧を印加して接続テストを
行なう。
【００９２】また、大チップ１００には、第１テスト用
パッド１１７から延びる第１共通配線１１５と、第１共
通配線１１５中に設けられたテスト配線内パッド１１６
Ａと、第２テスト用パッド１１８から延びる第２共通配
線２１５と、第２共通配線２１５中に設けられたテスト
配線内パッド１１６Ｂと、小チップ２００において第１
共通配線２１５から分岐して延びて実使用配線１０５に
接続される第２分岐配線２１５ｘの一部と、第２分岐配
線２１５ｘ中に設けられたテスト配線内パッド１１６と
が設けられている。
【００９３】一方、小チップ２００には、大チップ１０
０のテスト配線内パッド１１６ＡにバンプＢＰを介して
接続されるテスト配線内パッド２１６Ａと、テスト配線
内パッド２１６Ａから延びる第１共通配線１１５と、第
１共通配線１１５から分岐して延びて各実使用配線１０
５に接続される第１分岐配線１１５ｘと、大チップ１０
０のテスト配線内パッド１１６ＢにバンプＢＰを介して
接続されるテスト配線内パッド２１６Ｂと、テスト配線
内パッド２１６Ｂから延びる第２共通配線２１５と、第
２共通配線２１５から分岐して延びる第２分岐配線２１
５ｘとが設けられている。各第１分岐配線１１５ｘに
は、ダイオード１１２Ｂと抵抗体１１３とが互いに直列
に配置されている。各第２分岐配線２１５ｘには、ダイ
オード２１２Ｂと抵抗体２１３とが直列に配置されてい
る。そして、各第１分岐配線１１５ｘは、実使用配線２
０５を経て接続用パッド２０２に接続されている。ま
た、第２分岐配線２１５ｘは、実使用配線１０５を経て
接続用パッド１０２に接続されている。
【００９４】つまり、第１共通配線１１５は、２つのテ
スト配線内パッド１１６Ａ，２１６Ａ及びバンプＢＰを
挟んで、大チップ１００及び小チップ２００に亘って形
成されている。第２共通配線２１５は、２つのテスト配
線内パッド１１６Ｂ，２１６Ｂ及びバンプＢＰを挟ん
で、大チップ１００及び小チップ２００に亘って形成さ
れている。第２分岐配線２１５ｘは、多数のテスト配線
内パッド１１６，２１６及びバンプＢＰを挟んで、大チ
ップ１００及び小チップ２００に亘って形成されてい
る。そして、第１分岐配線１１５ｘは小チップ２００内
に形成されている。したがって、接続テスト用回路内の
要素はすべて小チップ２００内に収納されていて、大チ
ップ１００内には、接続テスト用回路内の要素は設けら
れておらず接続テスト回路用の配線のみが設けられてい
る。
【００９５】本実施形態においても、接続テスト時に
は、第１テスト用パッド１１７及び第２テスト用パッド
１１８にテスターのテストピンＴＰ１，ＴＰ２をそれぞ
れ立てて、第１テストピンＴＰ１から、第１テスト用パ
ッド１１７に第１電圧（例えば２Ｖ程度）を印加し、第
２テストピンＴＰ２から第２テスト用パッド１１８に第
２電圧（例えば０Ｖ）を印加する。このとき、ダイオー
ド１１２Ｂ，２１２Ｂ（接続制御素子）は、その極性が
第１電圧，第２電圧に対して順方向になる向きに設置さ
れている。したがって、第６の実施形態に比べて、接続
制御素子の導通・非導通を制御する必要はない。そし
て、第１，第２テスト用パッド１１７，１１８間に流れ
る電流値を測定して、測定された電流値が、すべての接
続用パッド同士が正常に接続されているときに流れる電
流値よりも所定値以上小さいときには、接続用パッド同
士の各接続部の一部が正常に接続されていないと判定す
る。具体的には、第５の実施形態において説明したとお
りである。
【００９６】これにより、複数のチップを貼り合わせて
構成されるマルチチップモジュールの接続状態を簡易か
つ迅速にテストすることができる。
【００９７】そして、本実施形態においては、接続テス
トが終了した後は、接続テスト用回路はそのままの状態
で、各内部回路１０１，２０１を接続テスト用回路とは
切り離して実使用に供することができる。大チップ１０
０の実使用配線１０５同士、又は小チップ２００の実使
用配線２０５同士は２つの分岐配線によって接続されて
いるが、２つの分岐配線に介設されたダイオードが互い
に逆向きの極性になるように配置されているので、大チ
ップ１００の実使用配線１０５同士、又は小チップ２０
０の実使用配線２０５同士の間に接続テスト用回路を通
じて信号が流れることはないからである。
【００９８】すなわち、本実施形態においても、第７の
実施形態と同様に、接続制御素子用の制御回路を設ける
ことなく接続テストと実使用との切り換えを行なうこと
ができる利点がある。
【００９９】そして、マルチチップモジュールの接続テ
ストが終了してマルチチップモジュールを製品化する際
には、第１テスト用パッド１１７は接地配線に、第２テ
スト用パッド１１８はＩ／Ｏの電源電圧供給配線に接続
して、接続テスト用回路に電流が流れないようにしてお
く。
【０１００】（第９の実施形態）図１２は、本発明の第
９の実施形態における接続テストを行なう方法を説明す
るための図であって、図１２には、マルチチップモジュ
ールの接続構成及び回路構成も共に示されている。本実
施形態においては、２つの小チップ２００ａ，２００ｂ
の双方に内部回路が存在しているが、大チップ１００に
は内部回路が存在しない場合を例に採っている。
【０１０１】大チップ１００には多数の接続用パッド１
０２が設けられ、小チップ２００ａ，２００ｂには多数
の接続用パッド２０２ａ，２０２ｂが設けられている。
大チップ１００の接続用パッド１０２は、実使用配線１
０５により互いに接続されており、小チップ２００ａ，
２００ｂの接続用パッド２０２ａ，２０２ｂは、それぞ
れ実使用配線２０５ａ，２０５ｂにより小チップ２００
ａ，２００ｂ内の内部回路２０１ａ，２０１ｂに接続さ
れている。そして、大チップ１００の接続用パッド１０
２と、小チップ２００ａ，２００ｂの接続用パッド２０
２ａ，２０２ｂとが、バンプＢＰによって互いに接合さ
れている。すなわち、小チップ２００ａの内部回路２０
１ａと、小チップ２００ｂの内部回路２０１ｂとは、大
チップ１００の実使用配線１０５を通って互いに電気的
に接続されている。
【０１０２】さらに、大チップ１００の接続テスト用回
路においては、第１テスト電圧を印加するための第１テ
スト用パッド１１７と、第２テスト電圧を印加するため
の第２テスト用パッド１１８とが設けられている。第
１，第２テスト電圧は、いずれか一方が高電位側電圧で
他方が低電位側電圧である。
【０１０３】また、大チップ１００には、第１テスト用
パッド１１７から延びる第１共通配線１１５と、第１共
通配線１１５中に設けられたテスト配線内パッド１１６
Ａと、第２テスト用パッド１１８から延びる第２共通配
線２１５と、第２共通配線２１５中に設けられたテスト
配線内パッド１１６Ｂとが設けられている。
【０１０４】一方、小チップ２００ａには、大チップ１
００のテスト配線内パッド１１６ＡにバンプＢＰを介し
て接続されるテスト配線内パッド２１６Ａと、テスト配
線内パッド２１６Ａから延びる第１共通配線１１５と、
第１共通配線１１５から分岐して延びて各実使用配線２
０５ａに接続される第１分岐配線１１５ｘとが設けられ
ている。各第１分岐配線１１５ｘには、ダイオード１１
２Ｂと抵抗体１１３とが互いに直列に配置されている。
そして、各第１分岐配線１１５ｘは、実使用配線２０５
ａを経て接続用パッド２０２ａに接続されている。
【０１０５】また、小チップ２００ｂには、大チップ１
００のテスト配線内パッド１１６ＢにバンプＢＰを介し
て接続されるテスト配線内パッド２１６Ｂと、テスト配
線内パッド２１６Ｂから延びる第２共通配線２１５と、
第２共通配線２１５から分岐して延びて実使用配線２０
５ｂに接続される第２分岐配線２１５ｘとが設けられて
いる。各第２分岐配線２１５ｘには、ダイオード２１２
Ｂと抵抗体２１３とが直列に配置されている。そして、
第２分岐配線２１５ｘは、実使用配線２０５ｂを経て接
続用パッド１０２に接続されている。
【０１０６】つまり、第１共通配線１１５は、２つのテ
スト配線内パッド１１６Ａ，２１６Ａ及びバンプＢＰを
挟んで、大チップ１００及び小チップ２００ａに亘って
形成されている。第２共通配線２１５は、２つのテスト
配線内パッド１１６Ｂ，２１６Ｂ及びバンプＢＰを挟ん
で、大チップ１００及び小チップ２００ｂに亘って形成
されている。第１分岐配線１１５ｘは、小チップ２００
ａ内に形成されており、第２分岐配線２１５ｘは小チッ
プ２００ｂ内に形成されている。したがって、接続テス
ト用回路内の要素はすべて小チップ２００ａ，２００ｂ
内に収納されていて、大チップ１００内には、接続テス
ト用回路内の要素は設けられておらず接続テスト回路用
の配線のみが設けられている。
【０１０７】本実施形態においても、接続テスト時に
は、第１テスト用パッド１１７及び第２テスト用パッド
１１８にテスターのテストピンＴＰ１，ＴＰ２をそれぞ
れ立てて、第１テストピンＴＰ１から、第１テスト用パ
ッド１１７に第１電圧（例えば２Ｖ程度）を印加し、第
２テストピンＴＰ２から第２テスト用パッド１１８に第
２電圧（例えば０Ｖ）を印加する。このとき、ダイオー
ド１１２Ｂ，２１２Ｂ（接続制御素子）は、その極性が
第１電圧，第２電圧に対して順方向になる向きに設置さ
れている。したがって、第６の実施形態に比べて、接続
制御素子の導通・非導通を制御する必要はない。そし
て、第１，第２テスト用パッド１１７，１１８間に流れ
る電流値を測定して、測定された電流値が、すべての接
続用パッド同士が正常に接続されているときに流れる電
流値よりも所定値以上小さいときには、接続用パッド同
士の各接続部の一部が正常に接続されていないと判定す
る。具体的には、第５の実施形態において説明したとお
りである。
【０１０８】これにより、複数のチップを貼り合わせて
構成されるマルチチップモジュールの接続状態を簡易か
つ迅速にテストすることができる。
【０１０９】そして、本実施形態においては、接続テス
トが終了した後は、接続テスト用回路はそのままの状態
で、各内部回路１０１ａ，１０１ｂを接続テスト用回路
とは切り離して実使用に供することができる。小チップ
２００ａの実使用配線２０５ａ同士，又は小チップ２０
０ｂの実使用配線２０５ｂ同士は２つの分岐配線によっ
て接続されているが、２つの分岐配線に介設されたダイ
オードが互いに逆向きの極性になるように配置されてい
るので、小チップ２００ａの実使用配線２０５ａ同士，
又は小チップ２００ｂの実使用配線２０５ｂ同士の間に
接続テスト用回路を通じて信号が流れることはないから
である。
【０１１０】すなわち、本実施形態においても、第７の
実施形態と同様に、接続制御素子用の制御回路を設ける
ことなく接続テストと実使用との切り換えを行なうこと
ができる利点がある。
【０１１１】また、本実施形態においては、大チップ１
００のテスト用回路に素子を形成する必要がないので、
本実施形態は、大チップ１００を配線線用のチップとし
て用いる場合に特に適した構造である。
【０１１２】（その他の実施形態）上記各実施形態にお
いて、各ダイオードの順方向の向きは、テスト電圧に対
して順方向であればよいので、第１テスト用パッド１１
７に低電位側電圧を印加し、第２テスト用パッド１１８
に高電位側電圧を印加する場合には、上記各実施形態と
逆方向を順方向とするダイオードを配置すればよい。
【０１１３】本発明の接続制御素子として、上記各実施
形態のダイオードに代えて、ＮＭＩＳＦＥＴのドレイン
と基板領域とを短絡させたもの（ドレインからソースに
向かう方向が順方向）や、ＰＭＩＳＦＥＴのソースと基
板領域と短絡させたもの（ソースからドレインに向かう
方向が順方向）を用いることもできる。
【０１１４】そして、マルチチップモジュールの接続テ
ストが終了してマルチチップモジュールを製品化する際
には、第１テスト用パッド１１７は接地配線に、第２テ
スト用パッド１１８はＩ／Ｏの電源電圧供給配線に接続
して、接続テスト用回路に電流が流れないようにしてお
く。
【０１１５】なお、上記各実施形態においては、分岐配
線における接続制御素子−分岐部間に抵抗体を配置した
が、抵抗体を配置する部位は上記各実施形態に示す位置
に限られるものではない。すなわち、抵抗体は分岐配線
中のいずれかの部位に配置されていればよい。また、上
記第２〜第８の実施形態においては、互いに接続される
１対の接続用パッドにつながる２つの分岐配線にそれぞ
れ抵抗体を設けたが、互いに接続される１対の接続用パ
ッドにつながる２つの分岐配線のうちいずれか一方に抵
抗体が設けられていれば、接続用パッド同士の接続状態
の良否を判定することができる。
【０１１６】上記各実施形態においては、第１，第２テ
スト用パッド１１７，１１８を設けたが、テスト用パッ
ドは必ずしもなくてもよい。共通配線が広いときには直
接共通配線にテストピンをあてて電圧を印加することも
可能だからである。
【０１１７】また、上記各実施形態において、図示され
ているチップ以外のチップをマルチチップモジュールが
含んでいてもよいので、その場合には、テスト用パッド
は必ずしも接続テストを行なう対象となっている２つの
チップ又は３つのチップのいずれかに配置されていなく
てもよい。接続テストを行なう対象以外のチップにテス
ト用パッドが設けられていても、テスト用パッドが配線
を介して共通配線に接続されていれば、テスト電圧の印
加に支障を来すことはないからである。
【０１１８】また、上記各実施形態では、分岐配線が実
使用配線に接続され、実使用配線を通って接続用パッド
に接続される構成を採ったが、分岐配線が実使用配線に
直接接続されることなく接続用パッドに直接接続されて
いてもよい。
【０１１９】
【発明の効果】本発明のマルチチップモジュール及びそ
の接続テスト方法によれば、接続用パッド同士を接続し
て構成されるマルチチップモジュールにおいて、複数の
共通配線の間に、接続用パッドに接続される分岐配線を
設けたので、共通配線同士の間のインピーダンスの測定
を通じて接続用パッド同士の電気的接続状態の良否を簡
易迅速に判定することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態におけるマルチチップ
モジュールの接続構成を回路構成と共に示す断面図であ
る。
【図２】本発明の第２の実施形態におけるマルチチップ
モジュールの接続構成を回路構成と共に示す断面図であ
る。
【図３】本発明の第２の実施形態の第１の具体例におけ
るマルチチップモジュールの接続構成を回路構成と共に
示す断面図である。
【図４】本発明の第２の実施形態の第２の具体例におけ
るマルチチップモジュールの接続構成を回路構成と共に
示す断面図である。
【図５】本発明の第３の実施形態におけるマルチチップ
モジュールの接続構成を回路構成と共に示す断面図であ
る。
【図６】本発明の第４の実施形態におけるマルチチップ
モジュールの接続構成を回路構成と共に示す断面図であ
る。
【図７】本発明の第４の実施形態の変形例におけるマル
チチップモジュールの接続構成を回路構成と共に示す断
面図である。
【図８】本発明の第５の実施形態における接続テストを
行なう方法を説明するための図である。
【図９】本発明の第６の実施形態における接続テストを
行なう方法を説明するための図である。
【図１０】本発明の第７の実施形態における接続テスト
を行なう方法を説明するための図である。
【図１１】本発明の第８の実施形態における接続テスト
を行なう方法を説明するための図である。
【図１２】本発明の第９の実施形態における接続テスト
を行なう方法を説明するための図である。
【符号の説明】
１００ 大チップ １０１ 内部回路 １０２ 接続用パッド １０５ 実使用配線 １１２ 接続制御素子 １１２Ａ スイッチングトランジスタ １１２Ｂ ダイオード １１３ 抵抗体 １１５ 第１共通配線 １１５ｘ 第１分岐配線 １１６ テスト配線内パッド １１７ 第１テスト用パッド １１８ 第２テスト用パッド ２００ 大チップ ２０１ 内部回路 ２０２ 接続用パッド ２０５ 実使用配線 ２１２ 接続制御素子 ２１２Ａ スイッチングトランジスタ ２１２Ｂ ダイオード ２１３ 抵抗体 ２１５ 第２共通配線 ２１５ｘ 第２分岐配線 ２１６ テスト配線内パッド ＢＰ バンプ
フロントページの続き (72)発明者 崎山 史朗 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2G132 AA14 AD15 AK07 AK11 AL09

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 複数の接続用パッドを有するチップを複
    数個備え、各チップの接続用パッドを互いに電気的に接
    続して構成されたマルチチップモジュールであって、 複数の共通配線と、 上記複数の共通配線の間にそれぞれ並列に配置された各
    々複数の分岐配線と、 上記各分岐配線に介設された接続制御素子とを備え、 上記各接続用パッドは、上記複数の分岐配線のいずれか
    １つの分岐配線を通って上記複数の共通配線の１つに接
    続されていることを特徴とするマルチチップモジュー
    ル。
  2. 【請求項２】 請求項１記載のマルチチップモジュール
    において、 上記複数のチップは、複数の第１接続用パッドを有する
    第１チップと、複数の第２接続用パッドとを有する第２
    チップとを含み、 上記各第１及び第２接続用パッドが互いに電気的に接続
    されており、 上記複数の共通配線は、第１共通配線と第２共通配線と
    を含み、 上記各々複数の分岐配線は、上記第１共通配線から分岐
    する複数の第１分岐配線と、上記第２共通配線から分岐
    する複数の第２分岐配線とを含み、 上記複数の第１接続用パッドは上記複数の第１分岐配線
    にそれぞれ接続され、 上記複数の第２接続用パッドは上記複数の第２分岐配線
    にそれぞれ接続されていることを特徴とするマルチチッ
    プモジュール。
  3. 【請求項３】 請求項２記載のマルチチップモジュール
    において、 上記第１及び第２分岐配線のうちいずれか１つの分岐配
    線は、上記第１及び第２チップに亘って設けられている
    ことを特徴とするマルチチップモジュール。
  4. 【請求項４】 請求項２記載のマルチチップモジュール
    において、 上記複数の第１接続用パッドにそれぞれ接続される複数
    の第３接続用パッドと、上記複数の第２接続用パッドに
    それぞれ接続される複数の第４接続用パッドと、 上記第３及び第４接続用パッドを互いに接続する配線と
    を有する第３のチップをさらに備えていることを特徴と
    するマルチチップモジュール。
  5. 【請求項５】 請求項１記載のマルチチップモジュール
    において、 上記複数のチップは、複数の第１接続用パッドを有する
    第１チップと、複数の第２接続用パッドとを有する第２
    チップとを含み、 上記各第１及び第２接続用パッドが互いに電気的に接続
    されており、 上記複数の共通配線は、第１共通配線と、第２共通配線
    と、上記第１及び第２の共通配線に接続される中間共通
    配線とを含み、 上記各々複数の分岐配線は、上記第１共通配線と上記中
    間共通配線との間で互いに並列に配置された複数の第１
    分岐配線と、上記第２共通配線と中間共通配線との間で
    互いに並列に配置された複数の第２分岐配線と、上記第
    １共通配線と上記中間共通配線との間で互いに並列に、
    かつ上記複数の第１分岐配線にそれぞれ直列に配置され
    た複数の第１中間分岐配線と、上記第２共通配線と上記
    中間共通配線との間で互いに並列に、かつ上記複数の第
    ２分岐配線にそれぞれ直列に配置された複数の第２中間
    分岐配線とを含み、 上記複数の第１接続用パッドは、上記複数の第１分岐配
    線又は第２分岐配線にそれぞれ接続され、 上記複数の第２接続用パッドは、上記複数の第１中間分
    岐配線又は第２中間分岐配線にそれぞれ接続されている
    ことを特徴とするマルチチップモジュール。
  6. 【請求項６】 請求項１記載のマルチチップモジュール
    において、 上記複数のチップは、複数の第１接続用パッドを有する
    第１チップと、複数の第２接続用パッドとを有する第２
    チップと、複数の第３接続用パッドを有する第３チップ
    とを含み、 上記各第１及び第２接続用パッドとの間、及び上記第１
    及び第３チップとの間がそれぞれ互いに電気的に接続さ
    れており、 上記複数の共通配線は、第１共通配線と、第２共通配線
    と、上記第１及び第２の共通配線に接続され、上記第２
    及び第３のチップの間に亘って設けられた中間共通配線
    とを含み、 上記各々複数の分岐配線は、上記第１共通配線と上記中
    間共通配線との間で互いに並列に配置された複数の第１
    分岐配線と、上記第２共通配線と中間共通配線との間で
    互いに並列に配置された複数の第２分岐配線と、上記第
    １共通配線と上記中間共通配線との間で互いに並列に、
    かつ上記複数の第１分岐配線にそれぞれ直列に配置され
    た複数の第１中間分岐配線と、上記第２共通配線と上記
    中間共通配線との間で互いに並列に、かつ上記複数の第
    ２分岐配線にそれぞれ直列に配置された複数の第２中間
    分岐配線とを含み、 上記複数の第１接続用パッドは、上記複数の第１分岐配
    線又は第２分岐配線にそれぞれ接続され、 上記複数の第２接続用パッドは、上記複数の第１中間分
    岐配線にそれぞれ接続され、 上記複数の第３接続用パッドは、上記複数の第２中間分
    岐配線にそれぞれ接続されていることを特徴とするマル
    チチップモジュール。
  7. 【請求項７】 請求項１〜６のうちいずれか１つに記載
    のマルチチップモジュールにおいて、 上記複数の分岐配線のうち，互いに接続される１対の接
    続用パッドの少なくとも一方に接続される分岐配線に
    は、抵抗素子が介設されていることを特徴とするマルチ
    チップモジュール。
  8. 【請求項８】 請求項１〜６のうちいずれか１つに記載
    のマルチチップモジュールにおいて、 上記各接続制御素子は、スイッチング素子であることを
    特徴とするマルチチップモジュール。
  9. 【請求項９】 請求項１〜６のうちいずれか１つに記載
    のマルチチップモジュールにおいて、 上記各接続制御素子は、接続テスト時に上記各分岐配線
    に印加される電圧に対して順方向となる極性を有する整
    流素子であることを特徴とするマルチチップモジュー
    ル。
  10. 【請求項１０】 実使用に用いられる複数の接続用パッ
    ドを有するチップを複数個備え、各チップの接続用パッ
    ドを互いに電気的に接続して構成されたマルチチップモ
    ジュールの接続テスト方法であって、 上記複数の共通配線の間にそれぞれ並列に配置された各
    々複数の分岐配線と、上記各分岐配線に介設された接続
    制御素子とを備え、上記各接続用パッドが、上記複数の
    分岐配線のいずれかに接続されているテスト回路を形成
    し、 実動作時には、１つの共通配線に接続される上記複数の
    接続用パッド同士が電気的に非導通状態となり、 接続テスト時には、上記接続制御素子を通って上記共通
    配線同士が電気的に導通状態になるように構成しておい
    て、 上記複数の共通配線同士の間のインピーダンスを測定す
    ることにより、上記複数のチップ間の上記各接続用パッ
    ドの接続状態の良否を判定することを特徴とするマルチ
    チップモジュールの接続テスト方法。
  11. 【請求項１１】 請求項１０記載のマルチチップモジュ
    ールの接続テスト方法において、 上記接続制御用素子は、スイッチング素子であり、 実動作時には、上記スイッチング素子を開くことによ
    り、上記１つの共通配線に接続される上記複数の接続用
    パッド同士が電気的に非導通状態となり、 接続テスト時には、上記スイッチング素子を閉じること
    により上記共通配線同士を導通状態になるように制御す
    ることを特徴とするマルチチップモジュールの接続テス
    ト方法。
  12. 【請求項１２】 請求項１０記載のマルチチップモジュ
    ールの接続テスト方法において、 １つの共通配線に接続される上記複数の分岐配線中の上
    記接続制御用素子は、上記共通配線に対する極性が各々
    同じである整流素子であり、 実動作時には、上記１つの共通配線に接続される上記複
    数の接続用パッド同士の間の経路に介在する上記整流素
    子の極性が互いに逆であることで、上記複数の接続パッ
    ド同士が電気的に非導通状態となり、 接続テスト時には、上記各分岐配線中の整流素子に順方
    向の電圧を印加することにより上記共通配線同士を導通
    状態にすることを特徴とするマルチチップモジュールの
    接続テスト方法。
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