JP2012004383A - 半導体集積回路装置の検査方法及び半導体集積回路装置 - Google Patents

半導体集積回路装置の検査方法及び半導体集積回路装置 Download PDF

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Abstract

【課題】複数の集積回路層が厚さ方向に積層されて成る半導体集積回路装置の層間接続不良の有無を、一層積層する毎に短時間で検査することが可能な検査方法及び半導体集積回路装置を提供する。
【解決手段】互いに積層される集積回路層１０及び２０に、複数の検査用整流素子部１５及び２５をそれぞれ形成する。複数の検査用整流素子部１５（２５）は、複数の接続用端子１４（２４）のそれぞれと正電源配線１３ａ（２３ａ）及び接地配線１３ｂ（２３ｂ）との間に接続され、整流素子１５ａ，１５ｂ（２５ａ，２５ｂ）を含み電流により発光する。複数の接続用端子１４及び２４を互いに電気的に接続したのち、正電源配線１３ａ（又は接地配線１３ｂ）と接地配線２３ｂ（又は正電源配線２３ａ）との間にバイアス電圧を印加し、検査用整流素子部１５又は２５の発光に基づいて、接続用端子１４及び２４の接続状態を検査する。
【選択図】図１

Description

本発明は、半導体集積回路装置の検査方法及び半導体集積回路装置に関するものである。
特許文献１には、親チップと子チップとが接合されて成る、いわゆるチップ・オン・チップ構造を有する半導体装置が開示されている。親チップおよび子チップの電源部および接地部は電気的に分離されている。各チップの接地配線と信号配線との間、および電源配線と信号配線との間にはダイオード（保護ダイオードまたは寄生ダイオード）が逆方向に接続されている。信号接続バンプ間の接合の良否を検査する際、親チップの信号接続バンプと子チップに接地電位を供給するための接地接続バンプとにそれぞれテストプローブを当てて検査電圧を印加し、ダイオードを介する回路が形成されているかどうかを検査する。
特許文献２には、複数のチップを積層して構成する積層モジュールに関する技術が開示されている。この積層モジュールは、積層された複数のチップと、該複数のチップの下方に配置された基板とを有する。各チップは、実装用パッド及び検査用導通パッドをその上面に有し、実装用端子、検査用導通パッドと電気的に接続させた検査用導通端子、及び検査用導通端子に隣接した検査信号用端子をその下面に有する。基板の上面には、チップ下面の検査用導通端子と接合される検査用接合部が配置され、基板の下面には、実装用端子及び検査用導通端子が配置されている。この積層モジュールでは、実装済みのチップの検査用パッドと、積層するチップの検査用端子とを接合し、検査用パッドと電気的に導通した実装済みチップの検査用端子から検査用信号を入力して導通検査が行われる。
特許文献３には、複数のメモリモジュールをそれぞれメモリサブシステムとして含むメモリシステムに関する技術が開示されている。このメモリシステムは、ＩＯチップ上に積層された複数のＤＲＡＭチップと、各ＤＲＡＭチップとＩＯチップとを接続する貫通電極とを備えており、システムデータ信号と各ＤＲＡＭチップ内の内部データ信号とをＩＯチップで相互に変換する。
特許文献４には、発光顕微鏡等を用いて検出した反応箇所から反応の要因である不良位置を推定するＣＡＤツール等のプログラム、及びこれを用いた不良解析方法に関する技術が開示されている。この不良解析方法では、回路内に形成されたトランジスタの発光を検出することにより、回路の故障箇所を絞り込む。
特開２００１−１３５７７８号公報 特開２００４−２８１６３３号公報 特開２００４−３２７４７４号公報 特開２００３−８６６８９号公報
現在、半導体集積回路の微細化技術は格段に進歩したが、更なる微細化は次第に困難になってきている。そこで、回路の集積密度を更に向上させるため、集積回路が形成された基板や層が厚さ方向に多数積層されて成る半導体集積回路装置が開発されつつある。この半導体集積回路装置は、複数の集積回路層間で信号の授受を行う必要性から、各集積回路層の間にバンプ電極等の電気的な接続用端子を備える。
このような半導体集積回路装置では、各集積回路層の集積回路が大規模であるほど、集積回路層同士を接続するための接続用端子の数が多くなる。従って、接続不良が発生する確率が増すので、接続用端子に対する導通検査が不可欠である。特に、一層積層する毎に導通検査を行うことができれば、接続不良箇所を有する集積回路層の上に新たな集積回路層を積層する無駄を効果的に防ぐことが可能となる。
しかしながら、例えば特許文献１に開示された方法のように接続用端子毎にプロービングを行う方法では、半導体集積回路装置が多数の接続用端子を有する場合には検査に多大な時間と手間を要してしまう。また、プロービングによってパッド表面に傷や塵が発生し、接続不良が生じるおそれがあるので、一層積層する毎に導通検査を行うインライン検査への適用は困難である。
本発明は、このような問題点に鑑みてなされたものであり、複数の集積回路層が厚さ方向に積層されて成る半導体集積回路装置の層間接続不良の有無を、一層積層する毎に短時間で検査することが可能な検査方法及び半導体集積回路装置を提供することを目的とする。
上述した課題を解決するために、本発明による半導体集積回路装置の検査方法は、表面及び裏面を有する支持層と、該支持層の表面に形成された半導体素子群及び配線とを各々有する複数の集積回路層が厚さ方向に積層されて成る半導体集積回路装置を検査する方法であって、一の集積回路層を作製する際に、別の集積回路層に電気的に接続される為の複数の接続用端子のそれぞれと配線との間に接続され、整流素子を含み電流により発光する複数の第１の検査用整流素子部を表面に形成し、別の集積回路層を作製する際に、一の集積回路層に電気的に接続される為の複数の接続用端子のそれぞれと配線との間に接続され、整流素子を含み電流により発光する複数の第２の検査用整流素子部を表面に形成し、一の集積回路層と別の集積回路層とを互いに積層する際に、該別の集積回路層の表面と一の集積回路層とを対向させ、一の集積回路層の複数の接続用端子と別の集積回路層の複数の接続用端子とを互いに電気的に接続したのち、一の集積回路層の配線と別の集積回路層の配線とを介して第１及び第２の検査用整流素子部にバイアス電圧を印加し、別の集積回路層の裏面側において観察される第１及び第２の検査用整流素子部の発光に基づいて、一の集積回路層の複数の接続用端子と別の集積回路層の複数の接続用端子との接続状態を検査することを特徴とする。
この半導体集積回路装置の検査方法では、一の集積回路層を作製する際に、複数の（層間）接続用端子のそれぞれと配線との間に、第１の検査用整流素子部を接続する。同様に、別の集積回路層を作製する際に、複数の（層間）接続用端子のそれぞれと配線との間に第２の検査用整流素子部を接続する。これら第１及び第２の検査用整流素子部は、整流素子を含んでおり、電流の供給を受けて発光する。なお、検査用整流素子部において、整流素子自体が発光してもよいし、整流素子とは別に設けられた発光素子が発光してもよい。
そして、上記一の集積回路層の複数の接続用端子と、上記別の集積回路層の複数の接続用端子とを例えばバンプ等によって互いに電気的に接続したのち、一の集積回路層の配線と、別の集積回路層の配線とを介して、第１及び第２の検査用整流素子部にバイアス電圧を印加する。このとき、一の集積回路層の接続用端子と別の集積回路層の接続用端子とが良好に接続されている場合には、一の集積回路層の配線〜第１の検査用整流素子部〜一の集積回路層の接続用端子〜別の集積回路層の接続用端子〜第２の検査用整流素子部〜別の集積回路層の配線という電流経路が構成されるので、第１及び第２の検査用整流素子部が発光することとなる。しかし、一の集積回路層の接続用端子と別の集積回路層の接続用端子とが接続不良を生じている場合には、上記電流経路が接続用端子間で遮断されるので、第１及び第２の検査用整流素子部は、発光しないか、或いは所定の発光量に達しない。
すなわち、上述した半導体集積回路装置の検査方法によれば、第１及び第２の検査用整流素子部のうち少なくとも一方の発光に基づいて、一の集積回路層の複数の接続用端子と別の集積回路層の複数の接続用端子との接続状態を検査できる。従って、多数の接続用端子のそれぞれに対応する発光の有無を一括して観察することによって、接続不良の有無を容易に判断することができるので、集積回路層を一層積層する毎に接続不良の有無を短時間で検査することができる。
また、半導体集積回路装置の検査方法は、第１及び第２の検査用整流素子部が、整流素子と直列に接続された発光素子を更に含むことを特徴としてもよい。或いは、半導体集積回路装置の検査方法は、第１及び第２の検査用整流素子部の整流素子が電流により発光することを特徴としてもよい。これらの何れかの構成によって、上述した第１及び第２の検査用整流素子部を好適に実現できる。
また、半導体集積回路装置の検査方法は、一の集積回路層及び別の集積回路層の少なくとも一方に、当該半導体集積回路装置の外部からのエネルギー入力によってバイアス電圧を発生する電圧印加部を更に形成することを特徴としてもよい。これにより、バイアス電圧の印加をプロービングを用いて行わずに済むので、検査におけるプロービング回数を更に少なくする（或いは、プロービングを無くす）ことが可能になる。この場合、電圧印加部は、当該半導体集積回路装置の外部から照射される光によって起電力を発生する光電変換素子を含んでもよい。これにより、電圧印加部を好適に実現できる。
また、半導体集積回路装置の検査方法は、一の集積回路層の配線が、半導体素子群に電源電圧を供給する為に支持層の表面上に形成された正電源配線及び接地配線のうち一方の配線であり、別の集積回路層の配線が、半導体素子群に電源電圧を供給する為に支持層の表面上に形成された正電源配線及び接地配線のうち他方の配線であり、一の集積回路層を作製する際に、複数の第１の検査用整流素子部の整流素子を一方の配線に対して逆方向に接続し、別の集積回路層を作製する際に、複数の第２の検査用整流素子部の整流素子を他方の配線に対して逆方向に接続することを特徴としてもよい。
この検査方法では、一の集積回路層において、第１の検査用整流素子部の整流素子を正電源配線及び接地配線のうち一方の配線に対して逆方向に接続するので、通常の動作時には第１の検査用整流素子部に電流は流れない。同様に、別の集積回路層において、第２の検査用整流素子部の整流素子を正電源配線及び接地配線のうち他方の配線に対して逆方向に接続するので、通常の動作時には第２の検査用整流素子部にも電流は流れない。そして、検査の際に、一の集積回路層の上記一方の配線と、別の集積回路層の上記他方の配線との間に、第１及び第２の検査用整流素子部に対して順方向となる（すなわち、通常の動作時における電源電圧とは正負が逆の）検査用電圧を印加することにより、第１及び第２の検査用整流素子部に電流を供給して発光させることができる。従って、この検査方法によれば、既存の電源配線および接地配線を利用して層間接続不良の有無を検査することができる。但し、複数の集積回路層の配線は、半導体素子群から独立して検査用に設けられたものであってもよい。
本発明による半導体集積回路装置は、表面及び裏面を有する支持層と、該支持層の表面に形成された半導体素子群及び配線とを各々有する複数の集積回路層が厚さ方向に積層されて成る半導体集積回路装置であって、一の集積回路層が、別の集積回路層に電気的に接続される為の複数の接続用端子と、表面に形成され、複数の接続用端子のそれぞれと配線との間に接続され、整流素子を含み電流により発光する複数の第１の検査用整流素子部とを有し、別の集積回路層が、一の集積回路層に電気的に接続される為の複数の接続用端子と、表面に形成され、複数の接続用端子のそれぞれと配線との間に接続され、整流素子を含み電流により発光する複数の第２の検査用整流素子部とを有し、別の集積回路層の表面と一の集積回路層とが互いに対向しており、一の集積回路層の複数の接続用端子と別の集積回路層の複数の接続用端子とが互いに電気的に接続されており、一の集積回路層の配線と別の集積回路層の配線とを介して第１及び第２の検査用整流素子部にバイアス電圧を印加する電圧印加部を更に備えることを特徴とする。
この半導体集積回路装置においては、一の集積回路層が、複数の（層間）接続用端子のそれぞれと配線との間に接続された第１の検査用整流素子部を有する。同様に、別の集積回路層が、複数の（層間）接続用端子のそれぞれと配線との間に接続された第２の検査用整流素子部を有する。これら第１及び第２の検査用整流素子部は、整流素子を含んでおり、電流の供給を受けて発光する。
そして、上記一の集積回路層の複数の接続用端子と、上記別の集積回路層の複数の接続用端子とは、例えばバンプ等によって互いに電気的に接続される。更に、電圧印加部が、一の集積回路層の配線と、別の集積回路層の配線とを介して、第１及び第２の検査用整流素子部にバイアス電圧を印加する。このとき、一の集積回路層の接続用端子と別の集積回路層の接続用端子とが良好に接続されている場合には、上述した検査方法において説明したように、第１及び第２の検査用整流素子部が発光することとなる。しかし、一の集積回路層の接続用端子と別の集積回路層の接続用端子とが接続不良を生じている場合には、第１及び第２の検査用整流素子部は発光しない。
すなわち、上述した半導体集積回路装置によれば、第１及び第２の検査用整流素子部のうち少なくとも一方の発光に基づいて、一の集積回路層の複数の接続用端子と別の集積回路層の複数の接続用端子との接続状態を検査できる。従って、多数の接続用端子のそれぞれに対応する発光の有無を一括して観察することによって、接続不良の有無を容易に判断することができるので、集積回路層を一層積層する毎に接続不良の有無を短時間で検査することができる。
また、半導体集積回路装置は、第１及び第２の検査用整流素子部が、整流素子と直列に接続された発光素子を更に含むことを特徴としてもよい。或いは、半導体集積回路装置は、第１及び第２の検査用整流素子部の整流素子が電流により発光することを特徴としてもよい。これらの何れかの構成によって、上述した第１及び第２の検査用整流素子部を好適に実現できる。
また、半導体集積回路装置は、電圧印加部が、一の集積回路層及び別の集積回路層の少なくとも一方に設けられ、当該半導体集積回路装置の外部からのエネルギー入力によってバイアス電圧を発生することを特徴としてもよい。これにより、バイアス電圧の印加をプロービングを用いて行わずに済むので、検査におけるプロービング回数を更に少なくする（或いは、プロービングを無くす）ことが可能になる。この場合、電圧印加部は、当該半導体集積回路装置の外部から照射される光によって起電力を発生する光電変換素子を含んでもよい。これにより、電圧印加部を好適に実現できる。
また、半導体集積回路装置は、一の集積回路層の配線が、半導体素子群に電源電圧を供給する為に支持層の表面上に形成された正電源配線及び接地配線のうち一方の配線であり、別の集積回路層の配線が、半導体素子群に電源電圧を供給する為に支持層の表面上に形成された正電源配線及び接地配線のうち他方の配線であり、複数の第１の検査用整流素子部の整流素子が一方の配線に対して逆方向に接続されており、複数の第２の検査用整流素子部の整流素子が他方の配線に対して逆方向に接続されていることを特徴としてもよい。
この半導体集積回路装置では、一の集積回路層において、第１の検査用整流素子部の整流素子が正電源配線及び接地配線のうち一方の配線に対して逆方向に接続されているので、通常の動作時には第１の検査用整流素子部に電流は流れない。同様に、別の集積回路層において、第２の検査用整流素子部の整流素子が正電源配線及び接地配線のうち他方の配線に対して逆方向に接続されているので、通常の動作時には第２の検査用整流素子部にも電流は流れない。そして、検査の際に、一の集積回路層の上記一方の配線と、別の集積回路層の上記他方の配線との間に、第１及び第２の検査用整流素子部に対して順方向となる（すなわち、通常の動作時における電源電圧とは正負が逆の）検査用電圧が印加されることにより、第１及び第２の検査用整流素子部に電流を供給して発光させることができる。従って、この半導体集積回路装置によれば、既存の電源配線および接地配線を利用して層間接続不良の有無を検査することができる。但し、複数の集積回路層の配線は、半導体素子群から独立して検査用に設けられたものであってもよい。
本発明によれば、複数の集積回路層が厚さ方向に積層されて成る半導体集積回路装置の層間接続不良の有無を、一層積層する毎に短時間で検査することができる。
本発明に係る半導体集積回路装置の第１実施形態の構成を示す断面図である。 検査用整流素子部の構成を示す図である。 半導体集積回路装置の検査方法を示すフローチャートである。 検査用整流素子部の構成を示す図である。 検査用整流素子部の構成を示す図である。 検査用整流素子部の構成を示す図である。 第２実施形態としての半導体集積回路装置の構成を示す断面図である。 第３実施形態としての半導体集積回路装置の構成を示す断面図である。 第４実施形態としての半導体集積回路装置の構成を示す断面図である。 第５実施形態としての半導体集積回路装置の構成を示す断面図である。 第６実施形態としての半導体集積回路装置の構成を示す断面図である。 第７実施形態としての半導体集積回路装置の構成を示す断面図である。 第８実施形態としての電源配線及び接地配線の構成を示す図である。 第９実施形態としての電圧印加部の構成を示す図である。 第１０実施形態としての検査装置の構成を示す図である。 第１１実施形態としての検査装置の構成を示す図である。
以下、添付図面を参照しながら本発明による半導体集積回路装置の検査方法及び半導体集積回路装置の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
（第１の実施の形態）
図１は、本発明に係る半導体集積回路装置の第１実施形態の構成を示す断面図である。図１に示されるように、本実施形態の半導体集積回路装置１Ａは、第１の集積回路層１０と第２の集積回路層２０とが厚さ方向に積層されて成る。なお、本実施形態では、集積回路層１０が有する半導体基板１１の表面（デバイス形成面）１１ａと、集積回路層２０が有する半導体基板２１の表面（デバイス形成面）２１ａとが互いに対向するように、集積回路層１０，２０が互いに接合されている。
集積回路層１０は、表面１１ａ及び裏面１１ｂを有する半導体基板１１と、半導体基板１１の表面１１ａに設けられたデバイス層１２と、デバイス層１２上に設けられた配線層１３と、集積回路層２０に電気的に接続される為の複数の接続用端子（電極）１４とを有する。同様に、集積回路層２０は、表面２１ａ及び裏面２１ｂを有する半導体基板２１と、半導体基板２１の表面２１ａに設けられたデバイス層２２と、デバイス層２２上に設けられた配線層２３と、集積回路層１０に電気的に接続される為の複数の接続用端子（電極）２４とを有する。
半導体基板１１，２１は、例えばシリコンからなる。半導体基板１１，２１は、集積回路層１０，２０の支持層である。デバイス層１２，２２は、例えばトランジスタ等の複数の半導体素子からなる半導体素子群を含む。複数の半導体素子は、半導体基板１１，２１の表面１１ａ，２１ａにおいてイオン注入といった半導体プロセスを経て形成されたものである。なお、複数の半導体素子は、半導体基板１１，２１上に半導体結晶がエピタキシャル成長されることによって形成されたものであってもよい。また、複数の半導体素子は、例えばＡＬＤ（Atomic Layer Deposition）といった、イオン注入を用いない半導体プロセスによって形成されたものであってもよい。
配線層１３，２３は、デバイス層１２，２２に含まれる複数の半導体素子を電気的に相互に接続するための複数の配線を含む。これら複数の配線には、半導体素子同士を接続する信号配線の他、複数の半導体素子に電源電圧を印加するための正電源配線１３ａ，２３ａおよび接地配線１３ｂ，２３ｂも含まれる。本実施形態において、集積回路層１０の正電源配線１３ａおよび接地配線１３ｂと、集積回路層２０の正電源配線２３ａおよび接地配線２３ｂとは互いに独立して配置されており、検査時には、相互の接続はなされていない。
複数の接続用端子１４，２４は、それぞれ配線層１３，２３上に設けられる。集積回路層１０の複数の接続用端子１４それぞれと、集積回路層２０の複数の接続用端子２４それぞれとは、表面１１ａ上及び表面２１ａ上において互いに対向する位置に配置され、且つ互いに接することにより電気的に接続されている。複数の接続用端子１４，２４のそれぞれは、例えばバンプ電極によって好適に構成される。
また、集積回路層１０は、複数の第１の検査用整流素子部１５を更に有する。複数の検査用整流素子部１５それぞれは、デバイス層１２に形成され、信号配線用の複数の接続用端子１４それぞれに一対一で対応する。複数の検査用整流素子部１５は、整流素子１５ａ及び１５ｂをそれぞれ有する。整流素子１５ａ及び１５ｂは、例えばダイオードである。整流素子１５ａは、集積回路層１０の正電源配線１３ａと接続用端子１４との間に逆方向接続されており、整流素子１５ｂは、集積回路層１０の接地配線１３ｂと接続用端子１４との間に逆方向接続されている。より具体的には、整流素子１５ａのカソードと正電源配線１３ａとが互いに接続されており、整流素子１５ａのアノードと接続用端子１４とが互いに接続されている。また、整流素子１５ｂのアノードと接地配線１３ｂとが互いに接続されており、整流素子１５ｂのカソードと接続用端子１４とが互いに接続されている。なお、図１では理解を容易にするため、整流素子（ダイオード）１５ａ，１５ｂの回路記号を明示している。
検査用整流素子部１５は、電流によって発光するための構成を有する。このような構成は、例えば整流素子１５ａ及び１５ｂ自体が電流によって発光することにより好適に実現される。或いは、検査用整流素子部１５が、整流素子１５ａ及び１５ｂとそれぞれ直列に接続された２つの発光素子を更に有することによっても好適に実現される。
集積回路層２０は、複数の第２の検査用整流素子部２５を更に有する。複数の検査用整流素子部２５それぞれは、デバイス層２２に形成され、信号配線用の複数の接続用端子２４それぞれに一対一で対応する。複数の検査用整流素子部２５は、整流素子２５ａ及び２５ｂをそれぞれ有する。整流素子２５ａ及び２５ｂは、例えばダイオードである。整流素子２５ａは、集積回路層２０の正電源配線２３ａと接続用端子２４との間に逆方向接続されており、整流素子２５ｂは、集積回路層２０の接地配線２３ｂと接続用端子２４との間に逆方向接続されている。より具体的には、整流素子２５ａのカソードと正電源配線２３ａとが互いに接続されており、整流素子２５ａのアノードと接続用端子２４とが互いに接続されている。また、整流素子２５ｂのアノードと接地配線２３ｂとが互いに接続されており、整流素子２５ｂのカソードと接続用端子２４とが互いに接続されている。なお、図１では理解を容易にするため、整流素子（ダイオード）２５ａ，２５ｂの回路記号を明示している。
検査用整流素子部２５は、電流によって発光するための構成を有する。このような構成は、例えば整流素子２５ａ及び２５ｂ自体が電流によって発光することにより好適に実現される。或いは、検査用整流素子部２５が、整流素子２５ａ及び２５ｂとそれぞれ直列に接続された２つの発光素子を更に有することによっても好適に実現される。
ここで、整流素子と直列に接続された発光素子を有する検査用整流素子部を例示する。図２は、検査用整流素子部３５Ａの構成を示す図である。この検査用整流素子部３５Ａは、図１に示された検査用整流素子部１５及び２５と置き換えられることができる。
図２に示されるように、検査用整流素子部３５Ａは、接続用端子１４又は２４と、正電源配線１３ａ又は２３ａとの間に逆方向接続された整流素子３５ａと、この整流素子３５ａに対して直列に接続された発光素子としての発光用ダイオード３５ｃとを有する。また、検査用整流素子部３５Ａは、接続用端子１４又は２４と、接地配線１３ｂ又は２３ｂとの間に逆方向接続された整流素子３５ｂと、この整流素子３５ｂに対して直列に接続された発光素子としての発光用ダイオード３５ｄとを有する。
再び図１を参照する。集積回路層２０は、半導体基板２１の表面２１ａ上の配線層２３の配線と裏面２１ｂ上の複数の接続用端子（電極）２６とを相互に接続するために、複数の貫通配線（Through Silicon Via：ＴＳＶ）２７を更に有する。複数の接続用端子２６のうち一つの接続用端子２６ａは、貫通配線２７を介して集積回路層２０の正電源配線２３ａと電気的に接続されている。複数の接続用端子２６のうち一つの接続用端子２６ｂは、貫通配線２７を介して集積回路層２０の接地配線２３ｂと電気的に接続されている。複数の接続用端子２６のうち一つの接続用端子２６ｃは、貫通配線２７、接続用端子２４及び１４を介して集積回路層１０の正電源配線１３ａと電気的に接続されている。複数の接続用端子２６のうち一つの接続用端子２６ｄは、貫通配線２７、接続用端子２４及び１４を介して集積回路層１０の接地配線１３ｂと電気的に接続されている。このように、本実施形態では、集積回路層１０及び２０の電源系統を互いに独立して配設するために、接続用端子２６ａ〜２６ｄが設けられている。接続用端子２６ａ〜２６ｄ及びこれらに接続された貫通配線２７は、集積回路層１０の正電源配線１３ａ（又は接地配線１３ｂ）と集積回路層２０の接地配線２３ｂ（又は正電源配線２３ａ）とを介して検査用整流素子部１５，２５にバイアス電圧を印加するための電圧印加部を構成する。
半導体集積回路装置１Ａは、接着層７ａを更に備える。接着層７ａは、集積回路層１０と集積回路層２０との隙間に設けられており、集積回路層１０及び集積回路層２０を機械的に接合する。なお、この接着層７ａは、検査用整流素子部１５からの光を遮蔽し得る材料を含むことが好ましい。
以上に説明した半導体集積回路装置１Ａの検査方法について説明する。図３は、この検査方法を示すフローチャートである。
まず、集積回路層１０及び２０の各々を個別に作製する（集積回路層形成ステップＳ１１）。具体的には、集積回路層１０のための半導体基板１１を用意し、半導体基板１１の表面１１ａにデバイス層１２を形成する。このとき、半導体素子群と共に、検査用整流素子部１５（整流素子１５ａ，１５ｂ）をデバイス層１２に形成する。次に、デバイス層１２上に配線層１３を形成する。このとき、集積回路層２０に電気的に接続される為の複数の接続用端子１４と、正電源配線１３ａと、接地配線１３ｂとを配線層１３の内部や配線層１３上に形成する。また、接続用端子１４と正電源配線１３ａとの間に整流素子１５ａを接続するための配線、並びに接続用端子１４と接地配線１３ｂとの間に整流素子１５ｂを接続するための配線を形成する。なお、このステップＳ１１において、集積回路層１０の動作テストを行うことにより、デバイス層１２の半導体素子群に異常がないことを検査しておくことが望ましい。
集積回路層２０も集積回路層１０と同様に形成する。すなわち、集積回路層２０のための半導体基板２１を用意し、半導体基板２１の表面２１ａにデバイス層２２を形成する。このとき、半導体素子群と共に、検査用整流素子部２５（整流素子２５ａ，２５ｂ）をデバイス層２２に形成する。次に、デバイス層２２上に配線層２３を形成する。このとき、集積回路層１０に電気的に接続される為の複数の接続用端子２４と、正電源配線２３ａと、接地配線２３ｂとを配線層２３の内部や配線層２３上に形成する。また、接続用端子２４と正電源配線２３ａとの間に整流素子２５ａを接続するための配線、並びに接続用端子２４と接地配線２３ｂとの間に整流素子２５ｂを接続するための配線を形成する。なお、このステップＳ１１において、集積回路層２０の動作テストを行うことにより、デバイス層２２の半導体素子群に異常がないことを検査しておくことが望ましい。
続いて、集積回路層１０と集積回路層２０とを互いに接合する（接合ステップＳ１２）。すなわち、半導体基板１１の表面１１ａと半導体基板２１の表面２１ａとが互いに対向するように、集積回路層１０と集積回路層２０とを接着層７ａを介して貼り合わせる。同時に、集積回路層１０の複数の接続用端子１４それぞれと、集積回路層２０の複数の接続用端子２４それぞれとを接合することにより、これらを電気的に接続する。なお、この接合段階において、集積回路層１０，２０は、ウエハから分割された単一のチップであってもよく、複数のチップを含む集合体であってもよく、或いは分割前のウエハの状態であってもよい。
続いて、検査用整流素子部１５，２５にバイアス電圧を印加する（第１の検査用電圧印加ステップＳ１３）。すなわち、接続用端子２６ａ及び２６ｄにプローブを当て、集積回路層１０の正電源配線１３ａと集積回路層２０の接地配線２３ｂとの間に、接地配線２３ｂ側が正の電位となる検査用のバイアス電圧を印加する。これにより、検査用整流素子部１５の整流素子１５ａ及び検査用整流素子部２５の整流素子２５ｂには、順方向のバイアス電圧が印加される。従って、整流素子１５ａ及び２５ｂに順方向電流が流れ、接続用端子１４と接続用端子２４との接続が正常であれば整流素子１５ａ及び２５ｂ（或いは、整流素子１５ａ及び２５ｂと直列に接続された別の発光素子）が発光する。
続いて、集積回路層２０の裏面２１ｂ側において観察される検査用整流素子部２５の発光、及び集積回路層１０の裏面１１ｂ側において観察される検査用整流素子部１５の発光のうち少なくとも一方に基づいて、集積回路層１０の複数の接続用端子１４と集積回路層２０の複数の接続用端子２４との接続状態を検査する（第１の検査ステップＳ１４）。具体的には、集積回路層２０の裏面２１ｂ側から若しくは集積回路層１０の裏面１１ｂ側から半導体集積回路装置１Ａを撮像する。そして、撮像データに含まれる輝点（検査用整流素子部１５又は２５の発光）と、予め準備しておいた検査用整流素子部１５又は２５の発光位置に関するデータとを比較する。この比較により、発光すべき位置において検査用整流素子部１５又は２５が発光していない場合、或いは所定の発光量に達していない場合には、該検査用整流素子部１５又は２５と対応する接続用端子１４及び２４が接続不良と判定される。
続いて、検査用整流素子部１５，２５にバイアス電圧を印加する（第２の検査用電圧印加ステップＳ１５）。すなわち、接続用端子２６ｂ及び２６ｃにプローブを当て、集積回路層１０の接地配線１３ｂと集積回路層２０の正電源配線２３ａとの間に、接地配線１３ｂ側が正の電位となる検査用のバイアス電圧を印加する。これにより、検査用整流素子部１５の整流素子１５ｂ及び検査用整流素子部２５の整流素子２５ａには、順方向のバイアス電圧が印加される。従って、整流素子１５ｂ及び２５ａに順方向電流が流れ、接続用端子１４と接続用端子２４との接続が正常であれば整流素子１５ｂ及び２５ａ（或いは、整流素子１５ｂ及び２５ａと直列に接続された別の発光素子）が発光する。
続いて、集積回路層２０の裏面２１ｂ側において観察される検査用整流素子部２５の発光、及び集積回路層１０の裏面１１ｂ側において観察される検査用整流素子部１５の発光のうち少なくとも一方に基づいて、集積回路層１０の複数の接続用端子１４と集積回路層２０の複数の接続用端子２４との接続状態を検査する（第２の検査ステップＳ１６）。具体的には、集積回路層２０の裏面２１ｂ側から若しくは集積回路層１０の裏面１１ｂ側から半導体集積回路装置１Ａを撮像する。そして、撮像データに含まれる輝点（検査用整流素子部１５又は２５の発光）と、予め準備しておいた検査用整流素子部１５又は２５の発光位置に関する基準データ上の輝点とを対比する。この対比により、発光すべき位置において検査用整流素子部１５又は２５が発光していない場合、或いは所定の発光量に達していない場合には、該検査用整流素子部１５又は２５と対応する接続用端子１４及び２４が接続不良と判定される。
撮像データと基準データとを対比する際、これらの位置を合わせることが必要となる。そのため、検査用整流素子部１５又は２５からの発光像と、集積回路層１０又は２０が有する集積回路の裏面パターン像とを順に又は同時に取得し、集積回路層１０又は２０のレイアウトデータと裏面パターン像との間で位置合わせを行うとよい。なお、検査用整流素子部１５又は２５からの発光像のみ取得して、該発光位置と、発光位置の特徴的な配置に関するデータとを対比することにより、位置合わせを行ってもよい。
本実施形態の検査方法においては、上述したステップＳ１３及びＳ１４と、ステップＳ１５及びＳ１６の組み合わせのうち、いずれか一方の組み合わせのみを行っても良い。換言すれば、検査用整流素子部１５及び２５は、それぞれ整流素子１５ａ及び２５ｂのみを有しても良く、或いはそれぞれ整流素子１５ｂ及び２５ａのみを有しても良い。また、ステップＳ１３において得られる撮像データと、ステップＳ１４において得られる撮像データとを比較（或いは重畳）し、その比較データ（或いは重畳データ）と基準データとを対比することにより、接続不良の有無を検査してもよい。例えば整流素子１５ａ及び１５ｂの位置が互いに近い場合などに、整流素子１５ａからの光と整流素子１５ｂからの光とを合わせて観察することで、撮像データの信頼度を高めることができる。
以上に説明した、本実施形態による半導体集積回路装置１Ａの検査方法及び半導体集積回路装置１Ａによって得られる効果を、従来技術の課題と共に述べる。
近年、回路の集積密度を更に向上させるため、集積回路が形成された基板や層が厚さ方向に多数積層されて成る半導体集積回路装置が開発されつつある。この半導体集積回路装置は、各集積回路層の間にバンプ電極等の電気的な（層間）接続用端子を備える。各集積回路層の集積回路が大規模であるほど接続用端子の数は多くなるので、接続用端子に対する導通検査が不可欠である。また、半導体集積回路装置の製造と並行して接続不良の原因を分析し、これを製造技術にフィードバックすることが望ましい。
しかし、半導体集積回路装置が完成した後では、層間接続用端子が積層構造の内部に隠れてしまい、接続不良の発生箇所を特定することは容易ではない。従って、集積回路層を一層積層する毎に層間接続用端子の導通検査を行うことができれば、接続不良の発生箇所を特定することができる。更には、接続不良箇所を有する集積回路層の上に新たな集積回路層を積層する無駄を効果的に防ぐことが可能となる。
上述した本実施形態による半導体集積回路装置１Ａの検査方法では、集積回路層１０の複数の接続用端子１４と、上記集積回路層２０の複数の接続用端子２４とを例えばバンプ等によって互いに電気的に接続したのち、集積回路層１０の正電源配線１３ａ（又は接地配線１３ｂ）と、集積回路層２０の接地配線２３ｂ（又は正電源配線２３ａ）とを介して、検査用整流素子部１５，２５にバイアス電圧を印加している。このとき、集積回路層１０の接続用端子１４と集積回路層２０の接続用端子２４とが良好に接続されている場合には、集積回路層１０の正電源配線１３ａ（又は接地配線１３ｂ）〜検査用整流素子部１５〜集積回路層１０の接続用端子１４〜集積回路層２０の接続用端子２４〜検査用整流素子部２５〜集積回路層２０の接地配線２３ｂ（又は正電源配線２３ａ）という電流経路が構成される。
従って、この電流経路を流れる電流の大きさは、正電源配線１３ａ（又は接地配線１３ｂ）及び接地配線２３ｂ（又は正電源配線２３ａ）が有する抵抗値、接続用端子１４及び２４の抵抗値、並びに検査用整流素子部１５及び２５の抵抗値を合計した抵抗値に反比例する。多くの場合、電源配線及び接地配線の抵抗値は層間接続用端子の抵抗値と比べて格段に小さく、また検査用整流素子部（整流素子）の抵抗値は既知である。従って、検査用整流素子部１５，２５の発光量は接続用端子１４，２４の抵抗値に主に依存し、接続用端子１４，２４が互いに非接続の状態（すなわち、抵抗値が無限大）であれば、検査用整流素子部１５，２５は発光しない。そこで、検査用整流素子部１５，２５の発光の有無を観察することによって接続用端子１４，２４の接続不良を検出し、また発光量を観察することによって接続用端子１４と接続用端子２４との間の抵抗値を推定できる。
すなわち、上述した半導体集積回路装置１Ａの検査方法、及び半導体集積回路装置１Ａによれば、検査用整流素子部１５，２５のうち少なくとも一方の発光に基づいて、集積回路層１０の複数の接続用端子１４と集積回路層２０の複数の接続用端子２４との接続状態を検査できる。従って、多数の接続用端子１４，２４のそれぞれに対応する発光の有無を一括して観察することによって、接続不良の有無を容易に判断することができるので、従来のようにプロービングによって複数の端子を逐次的に検査する方法と比較して、集積回路層を一層積層する毎に接続不良の有無を短時間で検査することができる。
また、３層以上の集積回路層を積層する場合、集積回路層を一層積層する毎にプロービングによる検査を行うと、パッドの傷や凹凸、塵などがその後の積層工程において不良の原因と成り得る。本実施形態によれば、積層毎のプロービング本数を格段に低減し、または全く無くすこともできるので、接続不良を低減できる。
また、本実施形態によれば、集積回路層を一層積層する毎に接続不良の有無を検査することが容易にできるので、接続不良が生じた集積回路層の上に正常な集積回路層を積層する無駄を防ぐことができる。また、接続不良の箇所をインラインで簡易に検出できるので、集積回路層の改良のためのフィードバックを早め、歩留まりの向上に繋げることが可能となる。
また、本実施形態のように、検査用整流素子部１５に検査用のバイアス電圧を印加するための配線が、デバイス層１２の半導体素子群に電源電圧を供給する為の正電源配線１３ａであり、且つ、検査用整流素子部２５に検査用のバイアス電圧を印加するための配線が、デバイス層２２の半導体素子群に電源電圧を供給する為の接地配線２３ｂであることが好ましい。そして、検査用整流素子部１５の整流素子１５ａを正電源配線１３ａに対して逆方向に接続し、検査用整流素子部２５の整流素子２５ｂを接地配線２３ｂに対して逆方向に接続することが好ましい。
或いは、検査用整流素子部１５に検査用のバイアス電圧を印加するための配線が、デバイス層１２の半導体素子群に電源電圧を供給する為の接地配線１３ｂであり、且つ、検査用整流素子部２５に検査用のバイアス電圧を印加するための配線が、デバイス層２２の半導体素子群に電源電圧を供給する為の正電源配線２３ａであることが好ましい。そして、検査用整流素子部１５の整流素子１５ｂを接地配線１３ｂに対して逆方向に接続し、検査用整流素子部２５の整流素子２５ａを正電源配線２３ａに対して逆方向に接続することが好ましい。
半導体集積回路装置１Ａが上記構成を有する場合、集積回路層１０において、検査用整流素子部１５の整流素子１５ａ及び１５ｂを正電源配線１３ａ及び接地配線１３ｂに対してそれぞれ逆方向に接続するので、通常の動作時には検査用整流素子部１５に電流は流れない。同様に、集積回路層２０において、検査用整流素子部２５の整流素子２５ａ，２５ｂを正電源配線２３ａ及び接地配線２３ｂに対してそれぞれ逆方向に接続するので、通常の動作時には検査用整流素子部２５にも電流は流れない。そして、検査の際に、検査用整流素子部１５，２５に対して順方向となる（すなわち、通常の動作時における電源電圧とは正負が逆の）検査用バイアス電圧を、正電源配線１３ａ及び接地配線２３ｂを介して、或いは接地配線１３ｂ及び正電源配線２３ａを介して印加することにより、検査用整流素子部１５，２５に電流を供給して発光させることができる。従って、半導体集積回路装置１Ａが上記構成を有することにより、既存の電源配線および接地配線を利用して層間接続不良の有無を検査することができる。
なお、検査用整流素子部１５及び２５に関し、整流素子と直列に接続された発光素子を有する構成の例を図２に示したが、発光素子は発光用ダイオード以外のものであってもよい。例えば、図４は、検査用整流素子部３５Ｂの構成を示す図である。この検査用整流素子部３５Ｂは、図１に示された検査用整流素子部１５及び２５と置き換えられることができる。図４に示されるように、検査用整流素子部３５Ｂは、整流素子３５ａと、この整流素子３５ａに対して直列に接続された発光素子としての発光用トランジスタ３５ｅとを有する。また、検査用整流素子部３５Ｂは、整流素子３５ｂと、この整流素子３５ｂに対して直列に接続された発光素子としての発光用トランジスタ３５ｆとを有する。
図５は、検査用整流素子部３５Ｃの構成を示す図である。この検査用整流素子部３５Ｃは、図１に示された検査用整流素子部１５及び２５と置き換えられることができる。図５に示されるように、検査用整流素子部３５Ｃは、整流素子３５ａと、この整流素子３５ａに対して直列に接続され、且つ接続用端子１４又は２４と正電源配線１３ａ又は２３ａとの間に順方向接続された発光素子としての低耐圧ダイオード３５ｇとを有する。また、検査用整流素子部３５Ｃは、整流素子３５ｂと、この整流素子３５ｂに対して直列に接続され、且つ接続用端子１４又は２４と接地配線１３ｂ又は２３ｂとの間に順方向接続された発光素子としての低耐圧ダイオード３５ｈとを有する。
図６は、検査用整流素子部３５Ｄの構成を示す図である。この検査用整流素子部３５Ｄは、図１に示された検査用整流素子部１５及び２５と置き換えられることができる。図６に示されるように、検査用整流素子部３５Ｄは、整流素子３５ａと、この整流素子３５ａに対して直列に接続された発光素子としてのトンネル電流コンデンサ３５ｉとを有する。また、検査用整流素子部３５Ｄは、整流素子３５ｂと、この整流素子３５ｂに対して直列に接続された発光素子としてのトンネル電流コンデンサ３５ｊとを有する。
検査用の整流素子の追加による付加容量を低減するためには、接続用端子や貫通配線の直近に整流素子を配置することが望ましいが、接続用端子や貫通配線が発光検出の妨げに成り得る。したがって、図２及び図４〜図６に示したように、発光素子を整流素子とは別に設けることによって、この発光素子を貫通配線や接続用端子から離して配置することが可能となり、発光を観察し易くなる。なお、発光素子としては、電流に応じて発光する全ての半導体素子を適用できる。また、各発光素子の発光波長を互いに異ならせてもよい。
整流素子１５ａ及び１５ｂ、２５ａ及び２５ｂ、並びに３５ａ及び３５ｂとしては、次に挙げる各素子が好適である。すなわち、ここでいう整流素子とは、バイアス電圧に対して非線形に応答して電流が流れる接合構造を有する素子（ダイオード、トランジスタ、サイリスタ等）である。この様な接合構造としては、Ｐ型半導体とＮ型半導体との接合であるＰＮ接合、Ｐ型半導体と不純物を含まないＩ（イントリンジック）型半導体との接合、Ｉ型半導体とＮ型半導体との接合、Ｐ型半導体とＮ型半導体との間にＩ型半導体が挟まれたＰＩＮ接合、半導体と金属との接合であるショットキー接合、および、境界部分にトンネル電流が流れる薄い絶縁膜や空隙、点接触部分を挟んだトンネル接合が挙げられる。この中では、ＰＮ接合が最も好適である。なお、ＰＮ接合及びＰＩＮ接合における順バイアス時の発光は再結合発光が主であり、ＰＮ接合及びＰＩＮ接合における逆バイアス時の発光、並びにＭＯＳトランジスタのチャネルからの発光はホットキャリア発光が主である。トンネル接合においては、ホットキャリア発光および再結合発光の双方が生じ得る。本実施形態における整流素子としては、発光機能も兼ね備えるＰＮダイオードが最も好ましい。
なお、トンネル接合素子には、その順方向電流の大きさと逆方向電流の大きさとが殆ど等しい場合がある。しかし、トンネル接合には、低バイアス時には電流が流れず、高バイアス時には大きな電流を流す特性がある。従って、検査の際に高いバイアス電圧を印加したときに電流が流れ、通常の使用条件では電流が流れないようにすることが可能である。また、トンネル接合部分には与えられた電圧差に応じたホットキャリア発光が生じ、且つ、トンネル接合部分を構成する一方の半導体がＰ型であり他方の半導体がＮ型であれば再結合発光も生じる。従って、発光機能を兼ねる整流素子として用いることができ、或いは発光素子として用いることもできる。
また、本実施形態による半導体集積回路装置１Ａの検査方法では、集積回路層１０の検査用整流素子部１５と集積回路層２０の検査用整流素子部２５とが同時に発光するが、これらの検査用整流素子部１５と検査用整流素子部２５との間には各集積回路層１０，２０の配線層１３，２３が存在する。また、集積回路層１０と集積回路層２０との間には、接続用端子１４，２４としてのバンプ等も存在する。従って、検査用整流素子部１５，２５からの光は配線層１３，２３や接続用端子１４，２４によって遮蔽されるので、検査用整流素子部１５（又は２５）からの光をそれぞれの側から観察する際に、検査用整流素子部２５（又は１５）からの光は観察の妨げとなりにくい。なお、これらの光を効果的に遮蔽するように、配線層１３，２３の配線密度分布や配線形状を工夫してもよい。また、これらの光を効果的に遮蔽するように、接着層７ａの材料や成分を選択してもよい。
（第２の実施の形態）
図７は、第２実施形態としての半導体集積回路装置１Ｂの構成を示す断面図である。本実施形態に係る半導体集積回路装置１Ｂは、集積回路層２０及び３０を備える。なお、本実施形態では、集積回路層３０が有する半導体基板１１の裏面１１ｂと、集積回路層２０が有する半導体基板２１の表面２１ａとが互いに対向するように、集積回路層３０，２０が互いに接合されている。集積回路層３０において、以下に述べる構成を除く他の構成は、上記実施形態の集積回路層１０と同様である。
集積回路層３０は、表面１１ａ及び裏面１１ｂを有する半導体基板（支持層）１１と、半導体基板１１の表面１１ａに設けられたデバイス層１２と、デバイス層１２上に設けられた配線層１３と、集積回路層２０に電気的に接続される為の複数の接続用端子（電極）３４とを有する。配線層１３の複数の配線には、複数の半導体素子に電源電圧を印加するための正電源配線１３ａおよび接地配線１３ｂも含まれる。
複数の接続用端子３４は、半導体基板１１の裏面１１ｂ上に設けられる。集積回路層３０の複数の接続用端子３４それぞれと、集積回路層２０の複数の接続用端子２４それぞれとは、裏面１１ｂ上及び表面２１ａ上において互いに対向する位置に配置され、且つ互いに接することにより電気的に接続されている。複数の接続用端子３４は、例えばバンプ電極によって好適に構成される。
また、集積回路層３０は、信号配線用の複数の接続用端子３４それぞれと一対一で対応する複数の第１の検査用整流素子部１５を有する。検査用整流素子部１５の構成は、第１実施形態と同様である。但し、整流素子１５ａは、集積回路層１０の正電源配線１３ａと接続用端子３４との間に逆方向接続されており、整流素子１５ｂは、集積回路層１０の接地配線１３ｂと接続用端子３４との間に逆方向接続されている。整流素子１５ａ及び１５ｂと、接続用端子３４とは貫通配線３７を介して接続されている。貫通配線３７は、配線層１３の配線と裏面１１ｂ上の複数の接続用端子３４とを相互に接続するためのＴＳＶである。
半導体集積回路装置１Ｂは、ハンドリング基板８を更に備える。ハンドリング基板８は、接着層７ｂを介して集積回路層３０の表面１１ａ側に接合されている。
本実施形態に係る半導体集積回路装置１Ｂでは、図３に示された検査方法によって、接続用端子３４と接続用端子１４との接続状態が好適に検査される。但し、集積回路層３０の検査用整流素子部１５からの光は、配線層１３及びハンドリング基板８によって遮蔽されるので、集積回路層２０の検査用整流素子部２５からの光を裏面２１ｂ側から観察するとよい。これにより、上記第１実施形態と同様の作用及び効果を得ることができる。
（第３の実施の形態）
図８は、第３実施形態としての半導体集積回路装置１Ｃの構成を示す断面図である。本実施形態に係る半導体集積回路装置１Ｃは、集積回路層１０、２０及び４０が厚さ方向に積層されて成る。なお、本実施形態では、集積回路層１０及び２０の各構成および接続構造は第１実施形態と同様であり、集積回路層２０が有する半導体基板２１の裏面２１ｂと、集積回路層４０が有する半導体基板４１の表面４１ａとが互いに対向するように、集積回路層２０，４０が互いに接合されている。
集積回路層４０は、表面４１ａ及び裏面４１ｂを有する半導体基板（支持層）４１と、半導体基板４１の表面４１ａに設けられたデバイス層４２と、デバイス層４２上に設けられた配線層４３と、集積回路層２０に電気的に接続される為の複数の接続用端子（電極）４４とを有する。デバイス層４２は、複数の半導体素子からなる半導体素子群を含む。
配線層４３は、デバイス層４２に含まれる複数の半導体素子を電気的に相互に接続するための複数の配線を含む。これら複数の配線には、複数の半導体素子に電源電圧を印加するための正電源配線４３ａおよび接地配線４３ｂが含まれる。本実施形態において、集積回路層４０の正電源配線４３ａおよび接地配線４３ｂと、集積回路層１０，２０の正電源配線１３ａ，２３ａおよび接地配線１３ｂ，２３ｂとは互いに独立して配置されており、相互の接続はなされていない。
複数の接続用端子４４は、配線層４３上に設けられる。集積回路層２０の複数の接続用端子２６それぞれと、複数の接続用端子４４それぞれとは、裏面２１ｂ上及び表面４１ａ上において互いに対向する位置に配置され、且つ互いに接することにより電気的に接続されている。複数の接続用端子４４のそれぞれは、例えばバンプ電極によって好適に構成される。
また、集積回路層４０は、複数の検査用整流素子部４５を更に有する。複数の検査用整流素子部４５それぞれは、デバイス層４２に形成され、信号配線用の複数の接続用端子４４それぞれに一対一で対応する。複数の検査用整流素子部４５は、整流素子４５ａ及び４５ｂをそれぞれ有する。整流素子４５ａは、集積回路層４０の正電源配線４３ａと接続用端子４４との間に逆方向接続されており、整流素子４５ｂは、集積回路層４０の接地配線４３ｂと接続用端子４４との間に逆方向接続されている。なお、検査用整流素子部４５の詳細な構成例及び変形例は、第１実施形態の検査用整流素子部１５，２５と同様である。
集積回路層４０は、半導体基板４１の表面４１ａ上の配線層４３の配線と裏面４１ｂ上の複数の接続用端子（電極）４６とを相互に接続するために、複数の貫通配線（ＴＳＶ）４７を更に有する。複数の接続用端子４６は、接続用端子４６ａ〜４６ｆを含む。接続用端子４６ａ及び４６ｂは、それぞれ貫通配線４７を介して正電源配線４３ａ及び接地配線４３ｂと電気的に接続されている。接続用端子４６ｃは、貫通配線４７、接続用端子４４、接続用端子２６ａ、及び貫通配線２７を介して集積回路層２０の正電源配線２３ａと電気的に接続されている。接続用端子４６ｄは、貫通配線４７、接続用端子４４、接続用端子２６ｂ、及び貫通配線２７を介して集積回路層２０の接地配線２３ｂと電気的に接続されている。接続用端子４６ｅは、貫通配線４７、接続用端子４４、接続用端子２６ｃ、貫通配線２７、接続用端子２４及び１４を介して集積回路層１０の正電源配線１３ａと電気的に接続されている。接続用端子４６ｆは、貫通配線４７、接続用端子４４、接続用端子２６ｄ、貫通配線２７、接続用端子２４及び１４を介して集積回路層１０の接地配線１３ｂと電気的に接続されている。このように、集積回路層１０、２０及び４０の各電源系統を互いに独立して配設するために、接続用端子４６ａ〜４６ｆが設けられている。接続用端子４６ａ〜４６ｆ及びこれらに接続された貫通配線や接続用端子は、検査用整流素子部１５，２５及び４５にバイアス電圧を印加するための電圧印加部を構成する。
半導体集積回路装置１Ｃは、接着層６を更に備える。接着層６は、集積回路層２０と集積回路層４０との隙間に設けられており、集積回路層２０及び集積回路層４０を機械的に接合する。なお、この接着層６は、検査用整流素子部２５からの光を遮蔽し得る材料を含むことが好ましい。
本実施形態に係る半導体集積回路装置１Ｃでは、図３に示された検査方法において、集積回路層１０を集積回路層２０に、集積回路層２０を集積回路層４０にそれぞれ置き換えることによって、接続用端子４４と接続用端子２４との接続状態が好適に検査される。但し、集積回路層２０の検査用整流素子部２５からの光は、配線層４３によって遮蔽されるので、集積回路層４０の検査用整流素子部４５からの光を裏面４１ｂ側から観察するとよい。これにより、上記第１実施形態と同様の作用及び効果を得ることができる。
（第４の実施の形態）
図９は、第４実施形態としての半導体集積回路装置１Ｄの構成を示す断面図である。本実施形態に係る半導体集積回路装置１Ｄは、集積回路層１０、５０及び４０が厚さ方向に積層されて成る。なお、本実施形態では、集積回路層１０の構成は第１実施形態と同様であり、集積回路層４０の構成は第３実施形態と同様である。本実施形態では、集積回路層１０の半導体基板１１の表面１１ａと、集積回路層５０の半導体基板５１の裏面５１ｂとが互いに対向し、半導体基板５１の表面５１ａと、集積回路層４０の半導体基板４１の表面４１ａとが互いに対向するように、集積回路層１０，５０及び４０が互いに接合されている。
集積回路層５０は、表面５１ａ及び裏面５１ｂを有する半導体基板（支持層）５１と、半導体基板５１の表面５１ａに設けられたデバイス層５２と、デバイス層５２上に設けられた配線層５３と、集積回路層４０に電気的に接続される為の複数の接続用端子（電極）４４とを有する。デバイス層５２は、複数の半導体素子からなる半導体素子群を含む。
配線層５３は、デバイス層５２に含まれる複数の半導体素子を電気的に相互に接続するための複数の配線を含む。これら複数の配線には、複数の半導体素子に電源電圧を印加するための正電源配線５３ａおよび接地配線５３ｂが含まれる。本実施形態において、集積回路層１０，４０及び５０の各正電源配線１３ａ，４３ａ及び５３ａ、並びに各接地配線１３ｂ，４３ｂ及び５３ｂは互いに独立して配置されており、相互の接続はなされていない。
複数の接続用端子５４は、配線層５３上に設けられる。複数の接続用端子５４それぞれと、集積回路層４０の複数の接続用端子４４それぞれとは、表面５１ａ上及び表面４１ａ上において互いに対向する位置に配置され、且つ互いに接することにより電気的に接続されている。複数の接続用端子５４のそれぞれは、例えばバンプ電極によって好適に構成される。
また、集積回路層５０は、複数の検査用整流素子部５５を更に有する。複数の検査用整流素子部５５それぞれは、デバイス層５２に形成され、信号配線用の複数の接続用端子５４それぞれに一対一で対応する。複数の検査用整流素子部５５は、整流素子５５ａ及び５５ｂをそれぞれ有する。整流素子５５ａは、集積回路層５０の正電源配線５３ａと接続用端子５４との間に逆方向接続されており、整流素子５５ｂは、集積回路層５０の接地配線５３ｂと接続用端子５４との間に逆方向接続されている。なお、検査用整流素子部５５の詳細な構成例及び変形例は、第１実施形態の検査用整流素子部１５，２５と同様である。
集積回路層５０は、半導体基板５１の表面５１ａ上の配線層５３の配線と裏面５１ｂ上の複数の接続用端子（電極）５６とを相互に接続するために、複数の貫通配線（ＴＳＶ）５７を更に有する。集積回路層４０の接続用端子４６ｃ及び４６ｄのそれぞれは、貫通配線４７、接続用端子４４、接続用端子５４を介して集積回路層５０の正電源配線５３ａ及び接地配線５３ｂのそれぞれと電気的に接続されている。また、集積回路層４０の接続用端子４６ｅ及び４６ｆのそれぞれは、貫通配線４７、接続用端子４４、接続用端子５４、貫通配線５７、接続用端子５６、接続用端子１４を介して集積回路層１０の正電源配線１３ａ及び接地配線１３ｂのそれぞれと電気的に接続されている。このように、集積回路層１０、５０及び４０の各電源系統を互いに独立して配設するために、接続用端子４６ａ〜４６ｆが設けられている。接続用端子４６ａ〜４６ｆ及びこれらに接続された貫通配線や接続用端子は、検査用整流素子部１５，５５及び４５にバイアス電圧を印加するための電圧印加部を構成する。
本実施形態に係る半導体集積回路装置１Ｄでは、図３に示された検査方法において、集積回路層１０を集積回路層５０に、集積回路層２０を集積回路層４０にそれぞれ置き換えることによって、接続用端子５４と接続用端子４４との接続状態が好適に検査される。但し、集積回路層５０の検査用整流素子部５５からの光は、配線層４３及び５３によって遮蔽されるので、集積回路層４０の検査用整流素子部４５からの光を裏面４１ｂ側から観察するとよい。これにより、上記第１実施形態と同様の作用及び効果を得ることができる。
（第５の実施の形態）
図１０は、第５実施形態としての半導体集積回路装置１Ｅの構成を示す断面図である。本実施形態に係る半導体集積回路装置１Ｅは、集積回路層１０Ａ、２０Ａ、１０Ｂ、及び２０Ｂが厚さ方向に積層されて成る。本実施形態では、集積回路層１０Ａ及び２０Ａそれぞれの構成及び互いの接合構造は、第１実施形態の集積回路層１０及び２０と同様である。また、集積回路層１０Ｂ及び２０Ｂそれぞれの構成及び互いの接合構造は、下記の点を除いて第１実施形態の集積回路層１０及び２０と同様である。
すなわち、集積回路層１０Ｂは、その半導体基板１１の裏面１１ｂが集積回路層２０Ａの半導体基板２１の裏面２１ｂと対向するように、接着層７ｃを介して集積回路層２０Ａと接合されている。
また、集積回路層１０Ｂは、半導体基板１１の表面１１ａ上の配線層１３の配線と裏面１１ｂ上の複数の接続用端子（電極）１６とを相互に接続するために、複数の貫通配線（ＴＳＶ）１７を有する。複数の接続用端子１６は、集積回路層２０Ａの信号配線用の複数の接続用端子２６と一対一で対応して配置され、集積回路層１０Ｂの複数の接続用端子１６と集積回路層２０Ａの複数の接続用端子２６とが互いに電気的に接続される。
集積回路層２０Ｂの複数の接続用端子２６は、端子電極２６ａ〜２６ｆを含む。接続用端子２６ａ及び２６ｂのそれぞれは、貫通配線２７を介して集積回路層２０Ｂの正電源配線２３ａ及び接地配線２３ｂのそれぞれと電気的に接続されている。接続用端子２６ｃは、集積回路層２０Ｂの貫通配線２７及び接続用端子２４、集積回路層１０Ｂの接続用端子１４、貫通配線１７及び接続用端子１６、並びに集積回路層２０Ａの接続用端子２６及び貫通配線２７を介して、集積回路層２０Ａの正電源配線２３ａと電気的に接続されている。接続用端子２６ｄも同様の構成により、集積回路層２０Ａの接地配線２３ｂと電気的に接続されている。また、接続用端子２６ｅは、集積回路層２０Ｂの貫通配線２７及び接続用端子２４、集積回路層１０Ｂの接続用端子１４、貫通配線１７及び接続用端子１６、集積回路層２０Ａの接続用端子２６、貫通配線２７及び接続用端子２４、並びに集積回路層１０Ａの接続用端子１４を介して、集積回路層１０Ａの正電源配線１３ａと電気的に接続されている。接続用端子２６ｆも同様の構成により、集積回路層１０Ａの接地配線１３ｂと電気的に接続されている。
このように、本実施形態では、集積回路層１０Ａ、２０Ａ及び２０Ｂの各電源系統を互いに独立して配設するために、集積回路層２０Ｂに接続用端子２６ａ〜２６ｆが設けられている。接続用端子２６ａ〜２６ｆ及びこれらに接続された貫通配線や接続用端子は、検査用整流素子部１５及び２５にバイアス電圧を印加するための電圧印加部を構成する。
本実施形態に係る半導体集積回路装置１Ｅでは、図３に示された検査方法において、集積回路層１０を集積回路層２０Ａに、集積回路層２０を集積回路層２０Ｂにそれぞれ置き換えることによって、集積回路層２０Ｂの接続用端子２４から集積回路層２０Ａの接続用端子２６に至る信号経路の接続状態が好適に検査される。但し、集積回路層２０Ａの検査用整流素子部２５からの光は、集積回路層１０Ｂの配線層１３及び集積回路層２０Ｂの配線層２３によって遮蔽されるので、集積回路層２０Ｂの検査用整流素子部２５からの光を集積回路層２０Ｂの裏面２１ｂ側から観察するとよい。これにより、上記第１実施形態と同様の作用及び効果を得ることができる。
特に、集積回路層が３層以上積層され、且つ集積回路層間に共通して設けられるバス配線といった基板間配線が３層以上にわたって連続する場合には、本実施形態のように最上部の集積回路層２０Ｂと３層目以降の集積回路層２０Ａとの間に検査用のバイアス電圧を印加することによって、３層以上の集積回路層２０Ａ、１０Ｂ及び２０Ｂにわたる接続不良の検出や抵抗値の推測を行うことができる。本実施形態では、集積回路層１０Ａ及び２０Ａが接合されて成る積層物と、集積回路層１０Ｂ及び２０Ｂが接合されて成る積層物とで個別に検査を行ったのち、一の積層物の上に他の積層物を積層し、接続用端子２６ａ及び２６ｄの間、または接続用端子２６ｂ及び２６ｃの間に検査用のバイアス電圧を印加することにより、最上層（集積回路層２０Ｂ）と第２層（集積回路層１０Ｂ）との層間接続、第２層（集積回路層１０Ｂ）と第３層（集積回路層２０Ａ）との層間接続、並びに第２層内及び第３層内のＴＳＶの接続不良を一括して検出することが可能となる。
なお、本実施形態は第１実施形態に係る２個の半導体集積回路装置１Ａを接合した構成を備えているが、このように接合される２個の半導体集積回路装置は、上述した第１実施形態ないし第４実施形態のいずれの構成を備えてもよく、また互いに異なる構成のものを組み合わせてもよい。
（第６の実施の形態）
図１１は、第６実施形態としての半導体集積回路装置１Ｆの構成を示す断面図である。本実施形態に係る半導体集積回路装置１Ｆは、集積回路層１０Ｃ及び２０Ｃが厚さ方向に積層されて成る。本実施形態において、集積回路層１０Ｃ及び２０Ｃそれぞれの構成及び互いの接合構造は、下記の点を除いて第１実施形態の集積回路層１０及び２０それぞれの構成と同様である。
本実施形態の集積回路層１０Ｃ及び２０Ｃは、第１実施形態の接続用端子１４及び２４に代えて、接続用端子１４Ａ及び２４Ａをそれぞれ有する。接続用端子１４Ａは、第１実施形態のようなバンプ電極ではなく、パッド状の電極である。また、接続用端子２４ＡとしてＴＳＶ２８ａの一端が集積回路層２０Ｃの表面２１ａに突出しており、該一端が接続用端子１４Ａと接している。ＴＳＶ２８ａの他端は、信号配線の場合には半導体基板２１の裏面２１ｂ上に設けられた再配線２９と接しており、この再配線２９と接する別のＴＳＶ２８ｂを介して配線層２３の配線に接続されている。また、ＴＳＶ２８ａの他端は、電源配線または接地配線の場合には、半導体基板２１の裏面２１ｂ上に設けられた接続用端子２６と接している。
本実施形態のような層間接続構造は、例えば表面１１ａ及び２１ａが互いに対向する向きで集積回路層１０Ｃと集積回路層２０Ｃとを接合したのち、半導体基板２１の裏面２１ｂから集積回路層１０Ｃの接続用端子１４Ａに達する第１の孔、および裏面２１ｂから配線層２３に達する第２の孔をエッチング等により形成し、第１及び第２の孔に金属材料を埋め込んだのち、その上に再配線２９を形成することによって作製される。或いは、集積回路層１０Ｃと集積回路層２０Ｃとを接合したのち、裏面２１ｂから接続用端子１４Ａに達する孔を形成し、この孔に金属材料を埋め込んだのち、その上に接続用端子２６を形成することによって作製される。第１実施形態において説明した作用及び効果は、本実施形態のような層間接続構造においても好適に得ることができる。
（第７の実施の形態）
図１２は、第７実施形態としての半導体集積回路装置１Ｇの構成を示す断面図である。本実施形態に係る半導体集積回路装置１Ｇは、集積回路層２０Ｄ及び３０Ｄが厚さ方向に積層されて成る。本実施形態において、集積回路層２０Ｄ及び３０Ｄそれぞれの構成及び互いの接合構造は、下記の点を除いて第１変形例の集積回路層２０及び３０それぞれの構成と同様である。
本実施形態の集積回路層２０Ｄ及び３０Ｄは、いわゆるＳＯＩ（Silicon On Insulator）構造を有する基板からシリコン層を除去して作製されたものであり、支持層として酸化膜層２１Ｄ及び１１Ｄをそれぞれ有する。集積回路層２０Ｄの複数の貫通配線２７は酸化膜層２１Ｄを貫通して形成されており、それらの裏面２１ｂ側の一端は、複数の接続用端子２６Ａとして酸化膜層２１Ｄから露出している。同様に、集積回路層３０Ｄの複数の貫通配線３７は酸化膜層１１Ｄを貫通して形成されており、それらの裏面３１ｂ側の一端は、複数の接続用端子３４Ａとして酸化膜層１１Ｄから露出している。複数の接続用端子３４Ａのそれぞれは、集積回路層２０Ｄの複数の接続用端子２４のそれぞれと電気的に接続されている。なお、複数の貫通配線２７及び３７は、上記各実施形態のようなＴＳＶではなく、単なるビアコンタクトとなる。
本実施形態のように、集積回路層２０Ｄ及び３０Ｄが支持層として酸化膜層２１Ｄ及び１１Ｄを有する場合であっても、第１実施形態において説明した作用及び効果を好適に得ることができる。
なお、上述した第１実施形態ないし第７実施形態において、接続用端子としてのバンプ電極は片側バンプであってもよいし、バンプ電極に代えてＴＳＶを用いてもよい。また、バンプ電極を設けずに、接続用端子としての金属膜同士を直接的に接合してもよい。また、上記各実施形態では集積回路層同士の接合のために接着層が用いられているが、各集積回路層の接続用端子以外の領域に金属膜をそれぞれ形成し、この金属膜同士を直接的に接合してもよい。また、各集積回路層の機械的強度が十分であるなら、２つの集積回路層の間を空隙としてもよい。
（第８の実施の形態）
図１３は、第８実施形態としての電源配線及び接地配線の構成を示す図である。図１３に示されるように、本実施形態では、複数の検査用整流素子部６５にバイアス電圧を印加するために、一つの集積回路層６０につき少なくとも２系統（本実施形態では２系統）の電源配線６３ａ及び６３ｂが設けられている。また、集積回路層６０の複数の接続用端子６４は、互いに直交する二方向に沿って二次元状に配列されている。なお、図１３には、別の集積回路層の検査用整流素子部６６及び接地配線６７が併せて示されている。
一方の電源配線６３ａは、複数の接続用端子６４のうち、格子縞状に配置される一部の接続用端子６４と電気的に接続された検査用整流素子部６５にバイアス電圧を印加する。また、他方の電源配線６３ｂは、複数の接続用端子６４のうち、残りの接続用端子６４と電気的に接続された検査用整流素子部６５にバイアス電圧を印加する。従って、電源配線６３ａからバイアス電圧が印加される検査用整流素子部６５に接続された接続用端子６４と、電源配線６３ｂからバイアス電圧が印加される検査用整流素子部６５に接続された接続用端子６４とは、上記二方向において隣り合うことはない。
本実施形態のように電源配線を構成することによって、上記一部の接続用端子６４に接続された検査用整流素子部６５からの発光と、残りの接続用端子６４に接続された検査用整流素子部６５からの発光とを分けて観察することができる。隣り合う接続用端子６４同士の短絡がなければ、各検査用整流素子部６５は対応する電源配線６３ａ又は６３ｂからバイアス電圧が印加されたときのみ発光するが、隣り合う接続用端子６４同士が短絡している場合には、当該検査用整流素子部６５は電源配線６３ａ及び６３ｂの何れにバイアス電圧を印加しても発光する。この発光を観察することによって、隣り合う接続用端子６４同士が短絡していることを検出することができる。
なお、電源配線を少なくとも２系統設ける例について説明したが、接地配線を少なくとも２系統設けるか、或いは各２系統以上の電源配線及び接地配線を組み合わせることによって、上記と同様の効果を奏することができる。
（第９の実施の形態）
図１４は、第９実施形態としての電圧印加部６８の構成を示す図である。電圧印加部６８は、図１に示された集積回路層２０の正電源配線２３ａと集積回路層１０の接地配線１３ｂとの間（もしくは、正電源配線１３ａと接地配線２３ｂとの間）に接続される。この電圧印加部６８は、一つ以上の光電変換素子（ダイオード）６８ａを含む。図１４に示される例では、２つの光電変換素子６８ａが直列に接続されている。光電変換素子６８ａのアノード側は正電源配線２３ａ（又は正電源配線１３ａ）と接続され、光電変換素子６８ａのカソード側は接地配線１３ｂ（又は接地配線２３ｂ）と接続される。光電変換素子６８ａは、半導体集積回路装置１Ａの外部からのエネルギー入力（光入力）によって、検査用のバイアス電圧を発生する。
本実施形態のような電圧印加部６８を、集積回路層１０、２０及び４０のうち少なくとも一層に設けることにより、検査用整流素子部１５，２５へのバイアス電圧の印加をプロービングを用いて行わずに済むので、検査におけるプロービング回数を更に少なくする（或いは、プロービングを無くす）ことが可能になる。なお、このような電圧印加部を実現する素子は光電変換素子に限られるものではなく、外部からのエネルギー線の入射によって起電力を発生し得るものであれば、他の種類の素子を適用してもよい。例えば、起電力素子としてのコイル部を集積回路層１０、２０及び４０のうち少なくとも一層に設けてもよい。この場合、コイル部に磁場を照射することによりバイアス電圧を発生させることができる。
（第１０の実施の形態）
図１５は、第１０実施形態としての検査装置１００Ａの構成を示す図である。この検査装置１００Ａは、上述した第１実施形態ないし第９実施形態に係る半導体集積回路装置（図中には第１実施形態に係る半導体集積回路装置１Ａを代表して示す）の検査方法を好適に実施するための装置である。
検査装置１００Ａは、半導体集積回路装置１Ａの検査用整流素子部１５又は２５からの発光を画像として撮像するために、該発光を含む像を撮像するカメラ１０１と、検査用の十分な大きさのバイアス電圧を発生する電源１０２と、このバイアス電圧を検査用整流素子部１５又は２５に対して順方向に印加するためのプローブ（電圧印加手段）１０３ａ及び１０３ｂと、カメラ１０１からの画像に基づいて接続不良の有無を検査する制御システム１０４とを備える。カメラ１０１と半導体集積回路装置１Ａとの間には対物レンズ１０９及び結像レンズ１１０が設けられ、カメラ１０１は検査用整流素子部１５又は２５からの発光を対物レンズ１０９及び結像レンズ１１０を介して撮像する。カメラ１０１は、カメラケーブル１０１ａを介して制御システム１０４と電気的に接続されており、制御システム１０４によってその動作が制御されるとともに、撮像データを制御システム１０４へ送る。
また、検査装置１００Ａは、集積回路のパターンを観察するための照明系１０５を更に備える。照明系１０５は、ライトガイド１０６、ランプ光源１０７、及びビームスプリッタ１０８を含む。ランプ光源１０７から出射された光は、ライトガイド１０６を通ってビームスプリッタ１０８に達する。ビームスプリッタ１０８は、対物レンズ１０９と結像レンズ１１０との間に配置されており、ランプ光源１０７からの光を半導体集積回路装置１Ａへ向けて反射するとともに、半導体集積回路装置１Ａから出た光を透過する。この照明系１０５により、カメラ１０１は、検査用整流素子部１５又は２５からの発光に加えて、最上層の集積回路層２０の集積回路パターンを撮像することができる。この集積回路パターンを含む画像は、撮像データと基準データとを対比する際に、レイアウトデータと裏面パターン像との間で位置合わせを行う際に使用される。
なお、上述した検査装置１００Ａの構成要素のうち、制御システム１０４及びランプ光源１０７を除く構成要素は、暗箱１２０の内部に収容されていることが好ましい。本実施形態ではカメラ１０１が半導体集積回路装置１Ａの上方に配置されているが、カメラ１０１は、半導体集積回路装置１Ａの下方に配置されてもよい。
（第１１の実施の形態）
図１６は、第１１実施形態としての検査装置１００Ｂの構成を示す図である。この検査装置１００Ｂは、上述した第１実施形態ないし第９実施形態に係る半導体集積回路装置の検査方法を好適に実施するための装置である。
この検査装置１００Ｂは、上述した検査装置１００Ａ（図１５）の構成に加えて、レーザ光源１１２、レーザスキャナ１１３、及び波長選択ミラー１１４を備える。これらの構成要素は、例えば図１４に示した構成を有する電圧印加部にエネルギー線としてのレーザ光を照射するためのものである。レーザ光源１１２は、電圧印加部の起電力発生に好適な波長のレーザ光を生成する。このレーザ光源１１２はレーザコントロールケーブル１１２ａによって制御システム１０４と電気的に接続されており、その出射タイミング等が制御システム１０４によって制御される。レーザスキャナ１１３は、レーザ光源１１２から光ファイバケーブル１１３ａを介してレーザ光を受け、半導体集積回路装置１Ａへのレーザ光の照射位置を変更する。レーザスキャナ１１３は、スキャナコントロールケーブル１１３ｂによってレーザ光源１１２と電気的に接続されており、そのスキャン方向が制御される。
波長選択ミラー１１４は、ビームスプリッタ１０８と結像レンズ１１０との間に配置されている。波長選択ミラー１１４は、レーザスキャナ１１３から出射されたレーザ光を、半導体集積回路装置１Ａへ向けて反射する。また、波長選択ミラー１１４は、半導体集積回路装置１Ａからの光像を、カメラ１０１へ向けて通過させる。
本実施形態のように、半導体集積回路装置を検査するための検査装置は、図１５に示されたプローブ１０３ａ及び１０３ｂ並びにバイアス電源１０２に代えて、半導体集積回路装置の起電力発生のためのエネルギー線を照射する構成を備えても良い。なお、レーザ光の反射光がカメラ１０１に入射することを防ぐため、ノッチフィルタ１１５を波長選択ミラー１１４とカメラ１０１との間に設けるとよい。或いは、レーザ光をレーザ顕微鏡としても用いるために、レーザ光の反射光を検出するセンサを別途設けてもよい。また、本実施形態では、半導体集積回路装置１Ａの上方（カメラ１０１と同じ側）からレーザ光を照射しているが、半導体集積回路装置１Ａの下方（カメラ１０１とは反対側）からレーザ光を照射する構成としてもよい。また、レーザ光の照射位置（電圧印加部の位置）を特定するために、半導体集積回路装置１Ａからのレーザ光の反射を利用してもよい。具体的には、レーザスキャナ１１３とレーザ光源１１２とを接続する別の光ファイバケーブルを用意し、この光ファイバケーブルにより半導体集積回路装置１Ａからの反射光をレーザ光源１１２に伝達し、スキャナ位置情報と組み合わせて画像化することにより適切な照射位置を判断するとよい。或いは、本実施形態のレーザ光源１１２、レーザスキャナ１１３、及び波長選択ミラー１１４によってＬＳＭ（レーザスキャニングマイクロスコピー）を構成し、このＬＳＭを用いて半導体集積回路装置１Ａからの反射画像を取得し、この反射画像に基づいて適切な照射位置（電圧印加部の位置）を検出し、当該位置にレーザ光を照射してもよい。
本発明による半導体集積回路装置及びその検査方法は、上述した各実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上述した各実施形態では、検査用整流素子部にバイアス電圧を印加するための配線として電源配線および接地配線を用いているが、半導体集積回路装置は、検査用整流素子部にバイアス電圧を印加するための専用配線を備えても良い。バイアス電圧を印加するための配線が各集積回路層の半導体素子群から独立して検査用に設けられたものであっても、上記各実施形態と同様の効果を好適に得ることができる。また、本発明による半導体集積回路装置をＯＢＩＲＣＨ（Optical Beam Induced Resistance CHange）検査やＯＢＩＣ（Optical Beam Induced Current）検査などに用いることもできる。
また、上述した各実施形態の半導体集積回路装置が備える検査用整流素子部は、検査のためだけに各集積回路層に設けられたものであってもよく、或いは、集積回路層内の半導体素子群を含む集積回路に寄生して形成される整流素子（ダイオード等）を利用したものであってもよい。
また、上述した各実施形態の半導体集積回路装置が備える検査用整流素子部の整流素子は、シリコン基板上に絶縁薄膜及び電極膜が順に積層された構成を有しても良い。電極膜とシリコン基板との間にバイアス電圧を印加した際の絶縁薄膜におけるトンネル効果と、絶縁薄膜を電流が通過する際の発光とを利用することによって、本発明に係る検査用整流素子部を好適に実現することができる。
また、上述した各実施形態では、検査用整流素子部の整流素子に順バイアス電圧を印加する構成を例示しているが、整流素子の逆バイアス耐圧を低くすることにより、検査時及び通常動作時の双方において整流素子へのバイアス電圧が逆バイアスとなるようにしてもよい。この場合、検査用整流素子部にバイアス電圧を印加するための配線として、一の集積回路層の電源配線と、別の集積回路層の電源配線とを用いるとよい。或いは、検査用整流素子部にバイアス電圧を印加するための配線として、一の集積回路層の接地配線と、別の集積回路層の接地配線とを用いるとよい。観察側の整流素子が逆バイアスとなるようにバイアス電圧を印加し、ホットキャリア発光もしくはトンネル電流による発光を観察することによって、ダイオードに順方向電流を流した場合の再結合発光と比較して、発光サイズを小さくできる。
また、上述した各実施形態では、一方の集積回路層の検査用整流素子部からの発光を接着層や配線層によって遮光することにより、他方の集積回路層の検査用整流素子部からの発光を観察し易くしているが、このような遮光手段は接着層や配線層に限られず、他の遮光部材を用いても良い。
また、上述した各実施形態において、一つの検査用整流素子部当たりの発光範囲を小さくすることで、複数の検査用整流素子部からの発光が観察し易くなる。そのため、例えば検査用整流素子部の整流素子（或いは整流素子とは別に設けられた発光素子）のキャリア拡散を防ぐための構造を検査用整流素子部が有することが好ましい。
１Ａ〜１Ｇ…半導体集積回路装置、６，７ａ〜７ｃ…接着層、８…ハンドリング基板、１０，２０…集積回路層、１１，２１…半導体基板、１２，２２…デバイス層、１３，２３…配線層、１３ａ，２３ａ…正電源配線、１３ｂ，２３ｂ…接地配線、１４，２４…接続用端子、１５，２５…検査用整流素子部、１５ａ，１５ｂ，２５ａ，２５ｂ…整流素子、１６，２６…接続用端子、１７，２７…貫通配線、６８…電圧印加部、６８ａ…光電変換素子、１００Ａ，１００Ｂ…検査装置、１０１…カメラ、１０２…バイアス電源、１０３ａ，１０３ｂ…プローブ、１０４…制御システム、１０５…照明系、１０７…ランプ光源、１０８…ビームスプリッタ、１０９…対物レンズ、１１０…結像レンズ、１１２…レーザ光源、１１３…レーザスキャナ、１１４…波長選択ミラー、１１５…ノッチフィルタ。

Claims (14)

  1. 表面及び裏面を有する支持層と、該支持層の前記表面に形成された半導体素子群及び配線とを各々有する複数の集積回路層が厚さ方向に積層されて成る半導体集積回路装置を検査する方法であって、
    一の前記集積回路層を作製する際に、別の前記集積回路層に電気的に接続される為の複数の接続用端子のそれぞれと前記配線との間に接続され、整流素子を含み電流により発光する複数の第１の検査用整流素子部を前記表面に形成し、
    前記別の集積回路層を作製する際に、前記一の集積回路層に電気的に接続される為の複数の接続用端子のそれぞれと前記配線との間に接続され、整流素子を含み電流により発光する複数の第２の検査用整流素子部を前記表面に形成し、
    前記一の集積回路層と前記別の集積回路層とを互いに積層する際に、該別の集積回路層の前記表面と前記一の集積回路層とを対向させ、
    前記一の集積回路層の前記複数の接続用端子と前記別の集積回路層の前記複数の接続用端子とを互いに電気的に接続したのち、前記一の前記集積回路層の前記配線と前記別の前記集積回路層の前記配線とを介して前記第１及び第２の検査用整流素子部にバイアス電圧を印加し、
    前記別の集積回路層の前記裏面側において観察される前記第１及び第２の検査用整流素子部のうち少なくとも一方の発光に基づいて、前記一の集積回路層の前記複数の接続用端子と前記別の集積回路層の前記複数の接続用端子との接続状態を検査する
    ことを特徴とする、半導体集積回路装置の検査方法。
  2. 前記第１及び第２の検査用整流素子部が、前記整流素子と直列に接続された発光素子を更に含むことを特徴とする、請求項１に記載の半導体集積回路装置の検査方法。
  3. 前記第１及び第２の検査用整流素子部の前記整流素子が電流により発光することを特徴とする、請求項１に記載の半導体集積回路装置の検査方法。
  4. 前記一の集積回路層及び前記別の集積回路層の少なくとも一方に、当該半導体集積回路装置の外部からのエネルギー入力によって前記バイアス電圧を発生する電圧印加部を更に形成することを特徴とする、請求項１〜３のいずれか一項に記載の半導体集積回路装置の検査方法。
  5. 前記電圧印加部は、当該半導体集積回路装置の外部から照射される光によって起電力を発生する光電変換素子を含むことを特徴とする、請求項４に記載の半導体集積回路装置の検査方法。
  6. 前記一の集積回路層の前記配線が、前記半導体素子群に電源電圧を供給する為に前記支持層の前記表面上に形成された正電源配線及び接地配線のうち一方の配線であり、
    前記別の集積回路層の前記配線が、前記半導体素子群に電源電圧を供給する為に前記支持層の前記表面上に形成された正電源配線及び接地配線のうち他方の配線であり、
    前記一の集積回路層を作製する際に、前記複数の第１の検査用整流素子部の前記整流素子を前記一方の配線に対して逆方向に接続し、
    前記別の集積回路層を作製する際に、前記複数の第２の検査用整流素子部の前記整流素子を前記他方の配線に対して逆方向に接続する
    ことを特徴とする、請求項１〜５のいずれか一項に記載の半導体集積回路装置の検査方法。
  7. 前記複数の集積回路層の前記配線が、前記半導体素子群から独立して検査用に設けられたものであることを特徴とする、請求項１〜５のいずれか一項に記載の半導体集積回路装置の検査方法。
  8. 表面及び裏面を有する支持層と、該支持層の前記表面に形成された半導体素子群及び配線とを各々有する複数の集積回路層が厚さ方向に積層されて成る半導体集積回路装置であって、
    一の前記集積回路層が、
    別の前記集積回路層に電気的に接続される為の複数の接続用端子と、
    前記表面に形成され、前記複数の接続用端子のそれぞれと前記配線との間に接続され、整流素子を含み電流により発光する複数の第１の検査用整流素子部とを有し、
    前記別の集積回路層が、
    前記一の集積回路層に電気的に接続される為の複数の接続用端子と、
    前記表面に形成され、前記複数の接続用端子のそれぞれと前記配線との間に接続され、整流素子を含み電流により発光する複数の第２の検査用整流素子部とを有し、
    前記別の集積回路層の前記表面と前記一の集積回路層とが互いに対向しており、
    前記一の集積回路層の前記複数の接続用端子と前記別の集積回路層の前記複数の接続用端子とが互いに電気的に接続されており、
    前記一の前記集積回路層の前記配線と前記別の前記集積回路層の前記配線とを介して前記第１及び第２の検査用整流素子部にバイアス電圧を印加する電圧印加部を更に備える
    ことを特徴とする、半導体集積回路装置。
  9. 前記第１及び第２の検査用整流素子部が、前記整流素子と直列に接続された発光素子を更に含むことを特徴とする、請求項８に記載の半導体集積回路装置。
  10. 前記第１及び第２の検査用整流素子部の前記整流素子が電流により発光することを特徴とする、請求項８に記載の半導体集積回路装置。
  11. 前記電圧印加部は、一の集積回路層及び前記別の集積回路層の少なくとも一方に設けられ、当該半導体集積回路装置の外部からのエネルギー入力によって前記バイアス電圧を発生することを特徴とする、請求項８〜１０のいずれか一項に記載の半導体集積回路装置。
  12. 前記電圧印加部は、当該半導体集積回路装置の外部から照射される光によって起電力を発生する光電変換素子を含むことを特徴とする、請求項１１に記載の半導体集積回路装置。
  13. 前記一の集積回路層の前記配線が、前記半導体素子群に電源電圧を供給する為に前記支持層の前記表面上に形成された正電源配線及び接地配線のうち一方の配線であり、
    前記別の集積回路層の前記配線が、前記半導体素子群に電源電圧を供給する為に前記支持層の前記表面上に形成された正電源配線及び接地配線のうち他方の配線であり、
    前記複数の第１の検査用整流素子部の前記整流素子が前記一方の配線に対して逆方向に接続されており、
    前記複数の第２の検査用整流素子部の前記整流素子が前記他方の配線に対して逆方向に接続されている
    ことを特徴とする、請求項８〜１２のいずれか一項に記載の半導体集積回路装置。
  14. 前記複数の集積回路層の前記配線が、前記半導体素子群から独立して検査用に設けられたものであることを特徴とする、請求項８〜１２のいずれか一項に記載の半導体集積回路装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015023091A (ja) * 2013-07-17 2015-02-02 信越半導体株式会社 半導体素子の評価方法及び半導体素子の評価装置
JP2015176958A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置及びその製造方法
KR20160066120A (ko) * 2014-12-01 2016-06-10 삼성전자주식회사 적층 구조를 갖는 반도체 소자 및 그 제조방법
JP2018037687A (ja) * 2017-11-28 2018-03-08 東芝メモリ株式会社 半導体装置及びその製造方法
US10229948B2 (en) 2012-09-28 2019-03-12 Canon Kabushiki Kaisha Semiconductor apparatus

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101949503B1 (ko) * 2012-04-18 2019-02-18 에스케이하이닉스 주식회사 적층형 반도체 장치, 그 제조 방법 및 테스트 방법
KR102345675B1 (ko) * 2015-07-13 2021-12-31 에스케이하이닉스 주식회사 스위치드-커패시터 디시-디시 컨버터 및 그 제조방법
CN109196647B (zh) * 2016-03-31 2023-08-22 株式会社尼康 摄像元件以及摄像装置
US10431614B2 (en) * 2017-02-01 2019-10-01 Semiconductor Components Industries, Llc Edge seals for semiconductor packages
US11088038B2 (en) 2018-10-26 2021-08-10 Samsung Electronics Co., Ltd. Semiconductor package including test pad
KR102611983B1 (ko) * 2018-10-29 2023-12-08 삼성전자주식회사 배선 회로 테스트 장치 및 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02144867A (ja) * 1988-11-24 1990-06-04 Nec Corp 不完全実装判別用接点付きパッケージ
JP2003021666A (ja) * 2001-07-09 2003-01-24 Matsushita Electric Ind Co Ltd マルチチップモジュール及びその接続テスト方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61203656A (ja) * 1985-03-06 1986-09-09 Nec Corp 集積回路ケ−ス
JPH01301188A (ja) * 1988-05-30 1989-12-05 Sony Corp 半導体装置の検査方法
GB2249428A (en) * 1988-08-11 1992-05-06 Plessey Co Plc Connections for led arrays
US5198963A (en) * 1991-11-21 1993-03-30 Motorola, Inc. Multiple integrated circuit module which simplifies handling and testing
JP3939057B2 (ja) 1999-11-04 2007-06-27 ローム株式会社 半導体装置
JP4190748B2 (ja) 2001-06-27 2008-12-03 株式会社ルネサステクノロジ 半導体不良解析用のｃａｄツール及び半導体不良解析方法
JP2004281633A (ja) 2003-03-14 2004-10-07 Olympus Corp 積層モジュール
JP4419049B2 (ja) 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
KR100961483B1 (ko) * 2004-06-30 2010-06-08 서울옵토디바이스주식회사 다수의 셀이 결합된 발광 소자 및 이의 제조 방법 및 이를이용한 발광 장치
WO2007013386A1 (ja) * 2005-07-26 2007-02-01 Matsushita Electric Industrial Co., Ltd. 半導体装置の検査方法、半導体装置、半導体集積回路、半導体集積回路のテスト方法およびテスト装置
US7598523B2 (en) * 2007-03-19 2009-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Test structures for stacking dies having through-silicon vias
KR100997272B1 (ko) * 2008-07-17 2010-11-29 주식회사 동부하이텍 반도체칩 및 반도체칩 적층 패키지
TW201129228A (en) * 2010-02-09 2011-08-16 Everlight Electronics Co Ltd Light emitting diode lighting apparatus

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02144867A (ja) * 1988-11-24 1990-06-04 Nec Corp 不完全実装判別用接点付きパッケージ
JP2003021666A (ja) * 2001-07-09 2003-01-24 Matsushita Electric Ind Co Ltd マルチチップモジュール及びその接続テスト方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10229948B2 (en) 2012-09-28 2019-03-12 Canon Kabushiki Kaisha Semiconductor apparatus
JP2015023091A (ja) * 2013-07-17 2015-02-02 信越半導体株式会社 半導体素子の評価方法及び半導体素子の評価装置
JP2015176958A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置及びその製造方法
US9721935B2 (en) 2014-03-14 2017-08-01 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US10128223B2 (en) 2014-03-14 2018-11-13 Toshiba Memory Corporation Semiconductor device and manufacturing method thereof
KR20160066120A (ko) * 2014-12-01 2016-06-10 삼성전자주식회사 적층 구조를 갖는 반도체 소자 및 그 제조방법
KR102360381B1 (ko) * 2014-12-01 2022-02-11 삼성전자주식회사 적층 구조를 갖는 반도체 소자 및 그 제조방법
JP2018037687A (ja) * 2017-11-28 2018-03-08 東芝メモリ株式会社 半導体装置及びその製造方法

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