KR20160066120A - 적층 구조를 갖는 반도체 소자 및 그 제조방법 - Google Patents

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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/732—Location after the connecting process
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
    • H01L2224/80907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/92—Specific sequence of method steps
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    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
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    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
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    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
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    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Abstract

본 발명은 적층 구조를 갖는 반도체 소자 및 그 제조방법에 관한 것으로, 반도체 소자는 제1 반도체 칩 상에 제2 반도체 칩이 적층된 적어도 하나의 싱글 블록을 포함한다. 제1 및 제2 반도체 칩 각각은 관통전극을 갖는 반도체 기판, 상기 반도체 기판의 전면 상에 제공된 회로층, 및 상기 회로층 내에 제공되고 상기 관통전극과 전기적으로 연결된 전면패드를 포함한다. 상기 제1 반도체 기판의 전면은 상기 제2 반도체 기판의 전면을 마주보며 그리고 상기 제1 회로층과 상기 제2 회로층이 직접 접촉되어, 상기 제1 반도체 칩과 상기 제2 반도체 칩이 결합된다.

Description

적층 구조를 갖는 반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICES HAVING STACKING STRUCTURES AND METHODS FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 적층 구조를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 많아져 이에 관련된 다양한 패키지 기술이 속속 등장하고 있다. 그 중의 하나가 여러 가지 반도체 칩을 수직 적층시켜 고밀도 칩 적층을 구현할 수 있는 패키지 기술이다. 이 기술은 하나의 반도체 칩으로 구성된 일반적인 패키지보다 적은 면적에 다양한 기능을 가진 반도체 칩들을 집적시킬 수 있다는 장점을 가질 수 있다.
본 발명의 목적은 복수개의 반도체 칩들이 다양한 방식으로 적층되는 반도체 소자 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 적층 높이를 최소화활 수 있는 반도체 소자 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 적층 구조를 갖는 반도체 소자 및 그 제조방법은 웨이퍼 레벨 적층을 1회 실시하여 웨이퍼 소모를 줄이고, 다이싱 이전이나 이후에 양호한 칩을 선별하여 양호한 칩들이 적층된 싱글 블록을 형성하여 수율을 향상시키는 것을 특징으로 한다.
본 발명은 싱글 블록을 칩 레벨 적층하여 더블 블록을 형성하여 다단 적층 칩을 구현하는 것을 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 소자는: 제1 반도체 칩 상에 제2 반도체 칩이 적층된 적어도 하나의 싱글 블록을 포함할 수 있다. 상기 제1 반도체 칩은: 제1 관통전극을 갖는 제1 반도체 기판; 상기 제1 반도체 기판의 전면 상에 제공된 제1 회로층; 및 상기 제1 회로층 내에 제공되고 상기 제1 관통전극과 전기적으로 연결된 제1 전면패드를 포함할 수 있다. 상기 제2 반도체 칩은: 제2 관통전극을 갖는 제2 반도체 기판; 상기 제2 반도체 기판의 전면 상에 제공된 제2 회로층; 및 상기 제2 회로층 내에 제공되고 상기 제2 관통전극과 전기적으로 연결된 제2 전면패드를 포함할 수 있다. 상기 제1 반도체 기판의 전면은 상기 제2 반도체 기판의 전면을 마주보며 그리고 상기 제1 회로층과 상기 제2 회로층이 직접 접촉되어, 상기 제1 반도체 칩과 상기 제2 반도체 칩이 결합될 수 있다.
일 실시예의 반도체 소자에 있어서, 상기 제1 반도체 칩은 상기 제1 관통전극과 전기적으로 연결된 그리고 상기 제1 반도체 칩을 전기적 테스트하는데 사용되는 적어도 하나의 제1 테스트 패드를 더 포함할 수 있다. 상기 제2 반도체 칩은 상기 제2 관통전극과 전기적으로 연결된 그리고 상기 제1 반도체 칩을 전기적 테스트하는데 사용되는 적어도 하나의 제2 테스트 패드를 더 포함할 수 있다.
일 실시예의 반도체 소자에 있어서, 상기 제1 회로층은 상기 제1 전면패드의 표면과 공면을 이루는 표면을 갖는 그리고 상기 제1 전면패드의 구성 성분이 확산하는 것을 저지하는 제1 상부절연막을 포함할 수 있다. 상기 제2 회로층은 상기 제2 전면패드의 표면과 공면을 이루는 표면을 갖는 그리고 상기 제2 전면패드의 구성 성분이 확산하는 것을 저지하는 제2 상부절연막을 포함할 수 있다. 상기 제1 상부절연막의 표면은 상기 제2 상부절연막의 표면과 직접 접촉할 수 있다.
일 실시예의 반도체 소자에 있어서, 상기 제1 회로층은 상기 제1 반도체 기판과 상기 제1 상부절연막 사이에 제공되어 상기 제1 집적회로를 덮는 제1 층간절연막을 더 포함할 수 있다. 상기 제2 회로층은 상기 제2 반도체 기판과 상기 제2 상부절연막 사이에 제공되어 상기 제2 집적회로를 덮는 제2 층간절연막을 더 포함할 수 있다.
일 실시예의 반도체 소자에 있어서, 상기 제1 및 제2 전면패드들이 직접 접촉되어 상기 제1 및 제2 관통전극들이 전기적으로 연결될 수 있다.
일 실시예의 반도체 소자에 있어서, 상기 제1 반도체 칩은 상기 제1 반도체 기판의 후면 상에 제공되어 상기 제1 관통전극과 전기적으로 연결된 제1 후면패드를 더 포함할 수 있다. 상기 제2 반도체 칩은 상기 제2 반도체 기판의 후면 상에 제공되어 상기 제2 관통전극과 전기적으로 연결된 제2 후면패드를 더 포함할 수 있다.
일 실시예의 반도체 소자에 있어서, 상기 제1 및 제2 반도체 칩들 중 적어도 어느 하나는 해당하는 반도체 기판의 후면 상에 제공된 후면절연막을 더 포함할 수 있다. 상기 후면절연막의 표면은 해당하는 후면패드의 표면과 공면을 이룰 수 있다.
일 실시예의 반도체 소자에 있어서, 상기 제1 및 제2 후면패드 중 적어도 어느 하나에 접속되는 연결단자를 더 포함할 수 있다.
일 실시예의 반도체 소자에 있어서, 상기 적어도 하나의 싱글 블록은 제1 싱글 블록 그리고 상기 제1 싱글 블록 상에 적층된 제2 싱글 블록을 포함할 수 있다. 상기 제1 및 제2 싱글 블록들 각각은 해당하는 제1 반도체 칩의 제1 회로층 및 해당하는 제2 반도체 칩의 제2 회로층이 직접 접촉되어 결합된 전면 대 전면 구조를 가질 수 있다. 상기 제1 및 제2 싱글 블록들은 상기 제1 싱글 블록의 제1 반도체 기판의 후면이 상기 제2 싱글 블록의 제2 반도체 기판의 후면을 바라보는 후면 대 후면 구조를 가질 수 있다.
일 실시예의 반도체 소자에 있어서, 상기 제1 및 제2 싱글 블록들 사이에 제공되어 상기 제1 싱글 블록을 상기 제2 싱글 블록에 전기적으로 연결하는 연결단자를 더 포함할 수 있다.
일 실시예의 반도체 소자에 있어서, 상기 제1 및 제2 싱글 블록들 각각은 해당하는 제1 반도체 칩의 제1 회로층 및 해당하는 제2 반도체의 제2 회로층이 이격 간격없이 결합된 상기 전면 대 전면 구조를 이룰 수 있다. 상기 제1 및 제2 싱글 블록들은 상기 연결단자에 의해 이격 결합되어 상기 후면 대 후면 구조를 이룰 수 있다.
일 실시예의 반도체 소자에 있어서, 상기 적어도 하나의 싱글 블록이 실장되는 전면과 그 반대면인 후면을 갖는 제3 반도체 칩을 더 포함할 수 있다. 상기 제3 반도체 칩은: 제3 관통전극을 갖는 제3 반도체 기판; 상기 제3 반도체 기판의 전면 상에 배치된 제3 회로층; 및 상기 제3 회로층 내에 배치되고 상기 제3 관통전극과 전기적으로 연결된 제3 전면패드를 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 다른 실시예에 따른 반도체 소자는: 집적회로가 배치된 활성면을 갖는 반도체 기판, 상기 반도체 기판의 활성면 상에 제공되어 상기 집적회로를 덮는 층간절연막과 상기 층간절연막 상에 제공된 상부절연막을 포함하는 회로층, 그리고 상기 회로층 내에 제공되어 상기 집적회로와 전기적으로 연결된 전면패드들을 포함하는 두 개의 반도체 칩들이 적층된 적어도 하나의 싱글 블록을 포함할 수 있다. 상기 두 개의 반도체 칩들은 해당하는 반도체 기판들의 활성면들이 서로 바라보는 전면 대 전면 구조로 적층될 수 있다. 상기 전면패드들의 표면은 해당하는 상부절연막들의 표면들과 공면을 이루어, 상기 두 개의 반도체 칩들의 상부절연막들이 그리고 상기 전면패드들이 직접 접촉될 수 있다.
다른 실시예의 반도체 소자에 있어서, 상기 두 개의 반도체 칩들은: 상기 상부절연막들 사이의 그리고 상기 전면패드들 사이의 이격 간격없이 결합되고 상기 직접 접촉된 전면패드들을 매개로 서로 전기적으로 연결될 수 있다.
다른 실시예의 반도체 소자에 있어서, 상기 두 개의 반도체 칩들은: 해당하는 반도체 기판들을 관통하여 해당하는 집적회로들과 전기적으로 연결된 관통전극들; 및 상기 해당하는 반도체 기판들의 비활성면들 상에 제공되어 상기 관통전극들과 전기적으로 연결된 후면패드들을 더 포함할 수 있다.
다른 실시예의 반도체 소자에 있어서, 상기 두 개의 반도체 칩들 각각은 해당하는 관통전극과 전기적으로 연결된 적어도 하나의 테스트 패드를 더 포함할 수 있다.
다른 실시예의 반도체 소자에 있어서, 상기 두 개의 반도체 칩들 각각은: 해당하는 반도체 기판을 관통하는 적어도 하나의 테스트 관통전극과, 그리고 상기 적어도 하나의 테스트 관통전극과 전기적으로 연결된 적어도 하나의 테스트 패드를 더 포함할 수 있다.
다른 실시예의 반도체 소자에 있어서, 상기 적어도 하나의 싱글 블록은, 제1 싱글 블록과 상기 제1 싱글 블록 상에 적층된 제2 싱글 블록을 포함할 수 있다. 상기 제1 및 제2 싱글 블록들 각각은 상기 전면 대 전면 구조를 가지도록 적층된 상기 두 개의 반도체 칩들을 포함할 수 있다.
다른 실시예의 반도체 소자에 있어서, 상기 제1 및 제2 싱글 블록들 각각에 해당하는 후면패드들 사이에 제공되어 상기 제1 및 제2 싱글 블록들을 전기적으로 연결하는 연결단자들을 더 포함할 수 있다.
다른 실시예의 반도체 소자에 있어서, 상기 두 개의 반도체 칩들은 상기 해당하는 반도체 기판들의 비활성면들 상에 제공된 후면절연막들을 더 포함하고, 상기 후면절연막들의 표면들은 해당하는 후면패드들의 표면과 공면을 이룰 수 있다.
다른 실시예의 반도체 소자에 있어서, 상기 적어도 하나의 싱글 블록은 제1 싱글 블록과 상기 제1 싱글 블록 상에 적층된 제2 싱글 블록을 포함할 수 있다. 상기 제1 및 제2 싱글 블록들 각각은 상기 전면 대 전면 구조를 가지도록 적층된 상기 두 개의 반도체 칩들을 포함하할 수 있다. 상기 제1 및 제2 싱글 블록들은, 상기 해당하는 후면절연막들이 직접 접촉되어 상기 후면절연막들 사이에 그리고 상기 후면패드들 사이에 이격 간격없이 서로 결합될 수 있다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법은: 전면 상에 회로층이 제공되고 후면에 이르지 않는 관통전극들을 각각 포함하는 그리고 상기 회로층 내에 제공되고 상기 관통전극들과 전기적으로 연결된 전면패드들을 각각 포함하는 두 개의 웨이퍼들을 제공하고; 상기 웨이퍼들을 적층하여 해당하는 회로층들을 접촉시키고; 상기 웨이퍼들의 후면들을 연마하여 해당하는 연마된 후면들을 통해 해당하는 관통전극들을 노출시키고; 상기 해당하는 연마된 후면들 상에 해당하는 관통전극들과 전기적으로 연결되는 후면패드들을 형성하고; 그리고 상기 적층된 웨이퍼들을 다이싱하여, 제1 반도체 칩 상에 제2 반도체 칩이 적층된 그리고 상기 제1 및 제2 반도체 칩들의 회로층들이 직접 접촉되어 결합된 싱글 블록을 형성하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 회로층은 상기 웨이퍼의 전면 상에 제공된 집적회로를 덮는 층간절연막과 상기 층간절연막 상에 제공되어 상기 전면패드의 구성 성분이 확산하는 것을 저지하는 상부절연막을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 웨이퍼들을 적층하여 해당하는 회로층들을 접촉시키는 것은; 상기 웨이퍼들을 해당하는 회로층을 마주보도록 적층시켜 상기 상부절연막들을 그리고 상기 전면패드들을 직접 접촉시키는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 싱글 블록을 형성하는 것은: 상기 상부절연막들 및 상기 전면패드들이 직접 접촉되어 결합된 그리고 상기 제1 및 제2 반도체 칩의 전면들이 마주보는 전면 대 전면 구조를 갖는 적층 칩을 형성하는 것을 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 웨이퍼들 중 적어도 어느 하나에 형성된 후면패드들에 접속되는 연결단자들을 형성하는 것을 더 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 싱글 블록들을 적층하여 더블 블록을 형성하는 것을 더 포함할 수 있다. 상기 싱글 블록들 각각은 해당하는 제1 및 제2 반도체 칩들의 전면들이 서로 마주보는 전면 대 전면 구조를 이룰 수 있다. 상기 싱글 블록들 간에는 어느 하나의 싱글 블록에 해당하는 제1 반도체 칩의 후면과 다른 하나의 싱글 블록에 해당하는 제2 반도체 칩의 후면이 서로 바라보는 후면 대 후면 구조를 이룰 수 있다.
일 실시예의 방법에 있어서, 상기 더블 블록을 형성하는 것은: 상기 싱글 블록들 사이에 어느 하나의 싱글 블록에 해당하는 관통전극들과 다른 하나의 싱글 블록에 해당하는 관통전극들을 전기적으로 연결하는 연결단자들을 형성하는 것을 더 포함할 수 있다.
일 실시예의 방법에 있어서, 상기 후면패드들을 형성하는 것은 상기 연마된 후면들 상에 후면절연막들을 형성하는 것을 더 포함할 수 있다. 상기 후면절연막들은 해당하는 후면패드들의 표면들과 공면을 이루는 표면들을 가질 수 있다.
일 실시예의 방법에 있어서, 상기 싱글 블록들을 적층하여 더블 블록을 형성하는 것을 더 포함할 수 있다. 상기 싱글 블록들 각각은 해당하는 제1 및 제2 반도체 칩들의 전면들이 서로 마주보는 전면 대 전면 구조를 이룰 수 있다. 상기 싱글 블록들 간에는 어느 하나의 싱글 블록에 해당하는 제1 반도체 칩의 후면과 다른 하나의 싱글 블록에 해당하는 제2 반도체 칩의 후면이 서로 바라보며, 그리고 상기 후면절연막들 및 상기 후면패드들이 직접 접촉된 후면 대 후면 구조를 이룰 수 있다.
일 실시예의 방법에 있어서, 적어도 하나의 상기 싱글 블록을 제3 반도체 칩 상에 실장하는 것을 더 포함할 수 있다. 상기 제3 반도체 칩은 상기 적어도 하나의 싱글 블록에 비해 큰 크기를 가질 수 있다.
일 실시예의 방법에 있어서, 상기 두 개의 웨이퍼들 각각은 상기 관통전극들 중 적어도 어느 하나에 전기적으로 연결된 테스트 패드를 더 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은: 제1 전면 상에 제1 회로층이 제공되고 제1 후면에 이르지 않는 제1 관통전극들을 포함하며, 상기 제1 회로층 내에 제공되어 상기 제1 관통전극들과 전기적으로 연결된 제1 전면패드들을 포함하는 제1 웨이퍼를 제공하고; 제2 전면 상에 제2 회로층이 제공되고 제2 후면에 이르지 않는 제2 관통전극들을 포함하며, 상기 제2 회로층 내에 제공되어 상기 제2 관통전극들과 전기적으로 연결된 제2 전면패드들을 포함하는 제2 웨이퍼를 제공하고; 상기 제1 웨이퍼 상에 상기 제2 웨이퍼를 적층하여 상기 제1 회로층과 상기 제2 회로층을 서로 접촉시키고; 상기 제1 및 제2 후면들을 연마하여 상기 제1 관통전극들 및 상기 제2 관통전극들을 각각 노출시키고; 상기 연마된 제1 및 제2 후면들 각각 상에 상기 제1 및 제2 관통전극들과 전기적으로 연결되는 제1 후면패드들 및 제2 후면패드들을 각각 형성하고; 그리고 상기 적층된 제1 및 제2 웨이퍼들을 다이싱하여, 상기 다이싱된 제1 웨이퍼 상에 상기 다이싱된 제2 웨이퍼가 적층된 그리고 상기 다이싱된 제1 회로층이 상기 다이싱된 제2 회로층이 직접 접촉된 적어도 하나의 싱글 블록을 형성하는 것을 포함할 수 있다.
다른 실시예의 방법에 있어서, 상기 적어도 하나의 싱글 블록은: 상기 제1 웨이퍼가 다이싱되어 형성된 제1 반도체 기판, 상기 제1 반도체 기판을 관통하는 상기 제1 관통전극들 중 적어도 하나, 상기 제1 전면패드들 중 적어도 하나, 그리고 상기 제1 후면패드들 적어도 하나를 갖는 제1 반도체 칩; 그리고 상기 제2 웨이퍼가 다이상되어 형성된 상기 제2 관통전극들 중 적어도 하나, 상기 제2 전면패드들 중 적어도 하나, 그리고 상기 제2 후면패드들 적어도 하나를 갖는 제2 반도체 칩을 포함할 수 있다. 상기 적어도 하나의 제1 관통전극은 상기 적어도 하나의 제2 관통전극과 전기적으로 연결되고, 상기 적어도 하나의 제1 전면패드는 상기 적어도 하나의 제2 전면패드와 직접 접촉될 수 있다.
다른 실시예의 방법에 있어서, 상기 제1 반도체 칩은: 상기 제1 반도체 기판 상에 제공된 제1 집적회로를 덮는 제1 층간절연막; 그리고 상기 제1 층간절연막 상에 제공되어 상기 적어도 하나의 제1 전면패드의 구성 성분이 확산하는 것을 저지하는 제1 상부절연막을 더 포함할 수 있다. 상기 제2 반도체 칩은: 상기 제2 반도체 기판 상에 제공된 제2 집적회로를 덮는 제2 층간절연막; 그리고 상기 제2 층간절연막 상에 제공되어 상기 적어도 하나의 제2 전면패드의 구성 성분이 확산하는 것을 저지하는 제2 상부절연막을 더 포함할 수 있다. 상기 제1 상부절연막은 상기 제2 상부절연막과 직접 접촉할 수 있다.
다른 실시예의 방법에 있어서, 상기 제1 반도체 칩은 상기 적어도 하나의 제1 관통전극과 전기적으로 연결된 적어도 하나의 제1 테스트 패드를 더 포함할 수 있다. 상기 제2 반도체 칩은 상기 적어도 하나의 제2 관통전극과 전기적으로 연결된 적어도 하나의 제2 테스트 패드를 더 포함할 수 있다.
다른 실시예의 방법에 있어서, 상기 싱글 블록들을 적층하여 더블 블록을 형성하는 것을 더 포함할 수 있다. 상기 싱글 블록들 중 어느 하나에 해당하는 상기 적어도 하나의 제1 후면패드는 상기 싱글 블록들 중 다른 하나에 해당하는 상기 적어도 하나의 제2 후면패드와 대면할 수 있다.
다른 실시예의 방법에 있어서, 상기 더블 블록을 형성하는 것은: 상기 싱글 블록들 사이에 상기 제1 후면패드와 상기 제2 후면패드를 전기적으로 연결하는 연결단자를 형성하는 것을 더 포함할 수 있다. 상기 싱글 블록들은 상기 연결단자를 사이에 두고 이격될 수 있다.
다른 실시예의 방법에 있어서, 상기 적어도 하나의 싱글 블록 상에 제2 싱글 블록을 형성하는 것을 더 포함할 수 있다. 상기 제2 싱글 블록은 상기 제1 반도체 칩 상에 적층된 제3 반도체 칩을 포함할 수 있다. 상기 제3 반도체 칩은: 제3 반도체 기판; 및 상기 제1 반도체 칩의 제1 전면패드와 직접 접촉하는 제3 전면패드를 포함할 수 있다. 상기 제3 반도체 기판은, 상기 제1 및 제2 반도체 기판들 적어도 어느 하나에 비해 큰 두께를 가질 수 있다.
상기 특징을 구현할 수 있는 본 발명의 또 다른 실시예에 따른 반도체 소자는: 두 개의 제1 반도체 칩들이 적층되고, 상기 제1 반도체 칩들의 전면들이 서로 마주보는 제1 전면 대 전면 구조를 갖는 제1 싱글 블록; 및 두 개의 제2 반도체 칩들이 적층되고, 상기 제2 반도체 칩들의 전면들이 서로 마주보는 제2 전면 대 전면 구조를 가지며, 상기 제1 싱글 블록 상에 적층된 제2 싱글 블록을 포함할 수 있다. 상기 제1 싱글 블록의 제1 반도체 칩들 각각은: 회로층이 제공된 상면과 그 반대면인 하면을 갖는 반도체 기판; 상기 반도체 기판을 관통하여 상기 회로층에 전기적으로 연결된 관통전극; 상기 회로층 내에 제공되고 상기 관통전극과 전기적으로 연결된 전면패드; 상기 반도체 기판의 상면 상에 제공되어 상기 회로층을 덮는 층간절연막; 및 상기 층간절연막 상에 제공되어 상기 전면패드의 구성 성분이 확산하는 것을 저지하는 상부절연막을 포함할 수 있다. 상기 제1 싱글 블록에 해당하는 반도체 기판들의 상면들이 서로 마주보아 상기 제1 전면 대 전면 구조를 이루어, 상기 제1 반도체 칩들의 상부절연막들이 직접 접촉되고 그리고 상기 제1 반도체 칩들의 전면패드들이 직접 접촉될 수 있다.
또 다른 실시예의 반도체 소자에 있어서, 상기 제1 반도체 칩들은, 해당하는 관통전극들과 전기적으로 연결된 테스트 패드들을 더 포함할 수 있다.
또 다른 실시예의 반도체 소자에 있어서, 상기 제2 싱글 블록의 제2 반도체 칩들 각각은: 회로층이 제공된 상면과 그 반대면인 하면을 갖는 반도체 기판; 상기 반도체 기판을 관통하여 상기 회로층에 전기적으로 연결된 관통전극; 상기 회로층 내에 제공되고 상기 관통전극과 전기적으로 연결된 전면패드; 상기 반도체 기판의 상면 상에 제공되어 상기 회로층을 덮는 층간절연막; 및 상기 층간절연막 상에 제공되어 상기 전면패드의 구성 성분이 확산하는 것을 저지하는 상부절연막을 포함할 수 있다. 상기 제2 싱글 블록에 해당하는 반도체 기판들의 상면들이 서로 마주보아 상기 제2 전면 대 전면 구조를 이루어, 상기 제2 반도체 칩들의 상부절연막들이 직접 접촉되고 그리고 상기 제2 반도체 칩들의 전면패드들이 직접 접촉될 수 있다.
또 다른 실시예의 반도체 소자에 있어서, 상기 제1 반도체 칩들은, 해당하는 반도체 기판들의 하면들 상에 제공되어 해당하는 관통전극들과 전기적으로 연결된 후면패드들을 더 포함할 수 있다. 상기 제2 반도체 칩들은, 해당하는 반도체 기판들의 하면들 상에 제공되어 해당하는 관통전극들과 전기적으로 연결된 후면패드들을 더 포함할 수 있다.
또 다른 실시예의 반도체 소자에 있어서, 상기 제1 및 제2 싱글 블록들은, 상기 제1 반도체 칩의 후면패드와 상기 제2 반도체 칩의 후면패드가 서로 마주보는 후면 대 후면 구조를 가지도록 결합될 수 있다.
또 다른 실시예의 반도체 소자에 있어서, 상기 제1 및 제2 싱글 블록들 사이에 제공되어 상기 제1 반도체 칩의 후면패드와 상기 제2 반도체 칩의 후면패드를 전기적으로 연결하는 연결단자를 더 포함할 수 있다. 상기 제1 및 제2 싱글 블록은 상기 연결단자를 사이에 두고 이격될 수 있다.
또 다른 실시예의 반도체 소자에 있어서, 상기 제2 싱글 블록의 제2 반도체 칩들은: 상기 제1 싱글 블록 상에 제공된, 전면과 그 반대면인 후면을 갖는 제3 반도체 칩; 및 상기 제3 반도체 칩 상에 적층된, 전면과 그 반대면인 후면을 갖는 제4 반도체 칩을 포함할 수 있다. 상기 제3 및 제4 반도체 칩들은 해당하는 전면들이 서로 마주보도록 결합되어 상기 제2 전면 대 전면 구조를 이루어, 상기 제4 반도체 칩은 상기 제3 반도체 칩에 비해 큰 두께를 가질 수 있다.
또 다른 실시예의 반도체 소자에 있어서, 상기 제1 및 제2 싱글 블록 사이에 제공되어 상기 제1 및 제2 싱글 블록을 전기적으로 연결하는 연결단자를 더 포함할 수 있다. 상기 제1 및 제2 싱글 블록은 상기 연결단자를 사이에 두고 이격될 수 있다.
또 다른 실시예의 반도체 소자에 있어서, 상기 제1 싱글 블록이 실장되는 베이스 칩을 더 포함할 수 있다. 상기 베이스 칩은 상기 제1 싱글 블록의 제1 반도체 칩들에 비해 큰 크기를 가질 수 있다.
또 다른 실시예의 반도체 소자에 있어서, 상기 베이스 칩은: 상기 제1 싱글 블록이 실장되는 상면과 그 반대면인 하면을 갖는 기판; 상기 기판을 관통하며 상기 제1 싱글 블록의 관통전극과 상하 정렬된 관통전극; 상기 기판의 상면 상에 배치된 베이스 회로층; 상기 제1 싱글 블록의 관통전극과 전기적으로 연결되는 전면패드; 및 상기 기판의 하면 상에 배치되어 외부단자가 접속되는 후면패드를 포함할 수 있다.
또 다른 실시예의 반도체 소자에 있어서, 상기 베이스 칩 상에 제공되어 상기 제1 및 제2 싱글 블록들을 감싸는 몰드막을 더 포함할 수 있다.
본 발명에 의하면, 웨이퍼 레벨 적층을 1회 실시하여 칩 불량에 따른 웨이퍼 소모를 줄일 수 있다. 그리고, 다이싱 이전이나 이후에 양호한 칩을 선별하여 양호한 칩들이 적층된 싱글 블록을 형성하고, 싱글 블록을 칩 레벨 적층하여 더블 블록을 형성하므로써 수율을 향상시킬 수 있다.
도 1a 내지 1h는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 1i는 도 1h의 변형예를 도시한 단면도이다.
도 2a는 도 1h의 일부를 확대 도시한 단면도이다.
도 2b는 도 2a의 변형예를 도시한 단면도이다.
도 3a 및 3b는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 4a 및 4b는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 5a 내지 5d는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 5e는 도 5d의 변형예를 도시한 단면도이다.
도 5f는 도 5d의 일부를 확대 도시한 단면도이다.
도 6a 및 6b는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 7a 및 7b는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 8a 내지 8c는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 9a 내지 9c는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 10a는 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 카드를 도시한 블록도이다.
도 10b는 본 발명의 실시예에 따른 반도체 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
이하, 본 발명에 따른 적층 구조를 갖는 반도체 소자 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<제1 실시예>
도 1a 내지 1h는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다. 도 1i는 도 1h의 변형예를 도시한 단면도이다. 도 2a는 도 1h의 일부를 확대 도시한 단면도이다. 도 2b는 도 2a의 변형예를 도시한 단면도이다.
도 1a를 참조하면, 제1 반도체 칩(100)을 제공할 수 있다. 제1 반도체 칩(100)은 제1 반도체 기판(111), 제1 반도체 기판(111) 상에 제공되고 적어도 하나의 제1 전면패드(117)를 갖는 제1 회로층(113), 그리고 제1 반도체 기판(111)을 부분 관통하는 적어도 하나의 제1 관통전극(115)을 포함하는 웨이퍼 레벨의 칩일 수 있다.
제1 반도체 기판(111)은 제1 회로층(113)이 형성되는 전면(111a)과 그 반대면인 후면(111b)을 갖는 가령 실리콘 웨이퍼일 수 있다. 제1 회로층(113)은 집적회로와 그 집적회로를 제1 관통전극(115) 및/또는 제1 전면패드(117)에 전기적으로 연결하는 단층 혹은 복수층의 금속배선들을 포함될 수 있다. 집적회로는 메모리 회로, 로직 회로 혹은 그 조합을 포함할 수 있다.
제1 전면패드(117)는 가령 구리, 알루미늄, 혹은 이의 합금 등과 같은 금속을 포함할 수 있다. 본 실시예에 따르면, 제1 전면패드(117)는 구리를 포함할 수 있다. 제1 전면패드(117)는 가령 다마신 공정으로 형성되어 제1 회로층(113) 위로 돌출되지 않을 수 있다.
도 1b를 참조하면, 제2 반도체 칩(200)을 제1 반도체 칩(100) 상에 제공할 수 있다. 제2 반도체 칩(200)은 제1 반도체 칩(100)과 동일하거나 유사한 구조를 가질 수 있다. 일례로, 제2 반도체 칩(200)은 제2 반도체 기판(211), 제2 반도체 기판(211) 상에 제공되고 적어도 하나의 제2 전면패드(217)를 갖는 제2 회로층(213), 그리고 제2 반도체 기판(211)을 부분 관통하는 적어도 하나의 제2 관통전극(215)을 포함하는 웨이퍼 레벨의 칩일 수 있다.
제2 반도체 기판(211)은 제2 회로층(213)이 형성되는 전면(211a)과 그 반대면인 후면(211b)을 갖는 가령 실리콘 웨이퍼일 수 있다. 제2 회로층(113)은 집적회로와 그 집적회로를 제2 관통전극(215) 및/또는 제2 전면패드(217)에 전기적으로 연결하는 단층 혹은 복수층의 금속배선들을 포함될 수 있다. 집적회로는 메모리 회로, 로직 회로 혹은 그 조합을 포함할 수 있다.
제2 전면패드(217)는 가령 구리, 알루미늄, 혹은 이의 합금 등과 같은 금속을 포함할 수 있다. 본 실시예에 따르면, 제2 전면패드(217)는 가령 다마신 공정으로 형성되어 제2 회로층(213) 위로 돌출되지 않은 구리 패드일 수 있다.본 실시예에 따르면, 제2 반도체 칩(200)은 뒤집어진 상태로 제1 반도체 칩(100) 상에 제공될 수 있다.
제1 및 제2 반도체 칩들(100,200)은 제1 회로층(113)과 제2 회로층(213)이 서로 마주보는 전면 대 전면(Face-to-Face) 구조를 가지도록 적층될 수 있다. 일례로, 제1 반도체 칩(100)과 제2 반도체 칩(200)은 거울상(mirror image)를 가지도록 적층될 수 있다. 따라서, 제2 관통전극(215)은 제1 관통전극(115)과 상하 정렬될 수 있다. 제2 전면패드(217)는 제1 전면패드(117)와 상하 정렬될 수 있다.
제1 반도체 칩(100)과 제2 반도체 칩(200)을 적층한 후에 고온, 혹은 고온 및 고압으로 제1 반도체 칩(100)과 제2 반도체 칩(200)을 결합할 수 있다. 다른 예로서 고온, 혹은 고온 및 고압 조건에서 제1 반도체 칩(100)과 제2 반도체 칩(200)을 적층하여 결합할 수 있다.
도 1c를 참조하면, 제2 반도체 칩(200)을 박형화할 수 있다. 가령 제2 반도체 기판(211)의 후면(211b)을 연마하여 제2 반도체 칩(200)을 박형화할 수 있다. 제2 반도체 칩(200)의 박형화에 의해 연마된 제2 반도체 기판(211)의 제2 후면(211c)을 통해 제2 관통전극들(215)이 노출되거나 돌출될 수 있다. 상기 제2 반도체 칩(200)의 박형화에 의해 제1 반도체 칩(100) 및 제2 반도체 칩(200)의 적층 두께가 줄어들 수 있다.
기판을 연마하여 박형화할 때 기판을 지지할 수 있는 캐리어가 필요할 수 있다. 본 실시예에 따르면, 제2 반도체 기판(211)을 연마할 때 연마되지 않은 제1 반도체 칩(100)이 제2 반도체 칩(200)을 지지할 수 있으므로 캐리어의 필요성이 없을 수 있다. 제2 반도체 칩(200)에 있어서 전면(211a)은 활성면에 제2 후면(211c)은 비활성면에 상당할 수 있다.
제1 반도체 칩(100)과 제2 반도체 칩(200)은 동일하거나 상이한 칩일 수 있다. 일례로, 제1 반도체 칩(100)과 제2 반도체 칩(200)은 동일한 크기, 동일한 구조, 동일한 기능을 갖는 동일 칩일 수 있다.
도 1d를 참조하면, 제2 반도체 기판(211)의 제2 후면(211c) 상에 제2 관통전극들(215)과 전기적으로 연결되는 복수개의 제2 후면패드들(218)을 형성할 수 있다. 제2 후면패드들(218)은 가령 구리, 알루미늄, 혹은 이의 합금 등과 같은 금속을 포함할 수 있다. 선택적으로, 제2 후면패드들(218)에 접속하는 가령 솔더볼과 같은 복수개의 연결단자들(219)을 형성할 수 있다. 다른 예로, 연결단자들(219)의 형성을 스킵할 수 있다.
제2 후면패드들(218)을 형성하기 이전에 제2 반도체 기판(211)의 제2 후면(211c)을 덮는 절연막(216)을 더 형성할 수 있다. 절연막(216)에 의해 제2 후면패드들(218)과 제2 반도체 기판(211)이 전기적으로 절연될 수 있다. 이하에선 간결성을 위해 절연막(216)에 관한 설명 및 도시를 생략한다.
도 1e를 참조하면, 제1 반도체 칩(100)을 박형화하고 제1 반도체 칩(100) 상에 제1 후면패드들(118)을 형성할 수 있다. 가령 제1 반도체 기판(111)의 후면(111b)을 연마하여 제1 반도체 칩(100)을 박형화할 수 있다. 제1 반도체 칩(100)의 박형화에 의해 연마된 제1 반도체 기판(111)의 제2 후면(111c)을 통해 제1 관통전극들(115)이 노출되거나 돌출될 수 있다. 제1 반도체 칩(100)에 있어서 전면(111a)은 활성면에 제2 후면(111c)은 비활성면에 상당할 수 있다.
제1 반도체 칩(100)을 박형화할 때 캐리어(80)를 이용할 수 있다. 예컨대, 제2 반도체 기판(211)의 제2 후면(211c)에 캐리어(80)를 접착막을 이용하여 부착한 상태에서 제1 반도체 기판(111)을 연마할 수 있다. 캐리어(80)는 베어 웨이퍼 혹은 글라스 기판을 포함할 수 있다.
제1 후면패드들(118)은 제1 반도체 기판(111)의 제2 후면(111c) 상에 형성되어 제1 관통전극들(115)과 전기적으로 연결될 수 있다. 제1 후면패드들(118)은 가령 구리, 알루미늄, 혹은 이의 합금 등과 같은 금속을 포함할 수 있다. 선택적으로 제1 후면패드들(118)에 접속되는 복수개의 솔더볼들과 같은 연결단자들을 더 형성할 수 있다.
제1 후면패드들(118)을 형성하기 이전에 제1 반도체 기판(111)의 제2 후면(111c)을 덮는 절연막(116)을 더 형성할 수 있다. 절연막(116)에 의해 제1 후면패드들(118)과 제1 반도체 기판(111)이 전기적으로 절연될 수 있다. 이하에선 간결성을 위해 절연막(116)에 관한 설명 및 도시를 생략한다.
도 1f를 참조하면, 상기 일련의 공정들을 통해 제1 관통전극들(115)을 갖는 제1 반도체 칩(100) 상에 제2 관통전극들(215)을 갖는 제2 반도체 칩(200)이 적층된 웨이퍼 레벨의 칩 적층체(900)가 형성될 수 있다. 본 실시예에 따르면, 제1 반도체 칩(100)과 제2 반도체 칩(200)이 연마되기 때문에 칩 적층체(900)의 높이를 줄일 수 있다. 칩 적층체(900)는 제1 반도체 칩(100)과 제2 반도체 칩(200)이 제1 회로층(113)과 제2 회로층(213)이 마주보는 상태로 결합된 전면 대 전면 구조(F-F)를 가질 수 있다.
도 1g를 참조하면, 웨이퍼 레벨의 칩 적층체(900)를 복수개의 칩 레벨의 반도체 적층 소자들(911,911f)로 분리할 수 있다. 가령 다이싱 블레이드(dicing blade)나 레이저와 같은 컷팅 툴(90)로써 칩 적층체(900)를 절단하여 복수개의 반도체 적층 소자(911,911f)를 형성할 수 있다.
상기 다이싱 공정을 진행할 때 칩 적층체(900)를 다이 어탯치 필름(85: die attach film)에 접착할 수 있다. 일례로, 다이 어탯치 필름(85)은 제1 후면패드들(118) 혹은 제1 반도체 기판(111)의 제2 후면(111c)에 부착될 수 있다. 다른 예로, 연결단자들(219)이 형성되지 않은 경우 다이 어탯치 필름(85)은 제2 반도체 기판(200)의 제2 후면(211c)에 부착될 수 있다.
도 1h를 참조하면, 상기 다이싱 공정에 의해 형성된 반도체 적층 소자들(911,911f) 각각은 칩 레벨의 제1 반도체 칩(100a)과 칩 레벨의 제2 반도체 칩(200a)이 적층된 싱글 블록(single block)을 이룰 수 있다. 이하에선 칩 레벨의 반도체 적층 소자를 싱글 블록이라는 용어와 혼용하기로 한다.
도 1f에 도시된 것처럼 웨이퍼 적층으로 칩 적층체(900)를 형성할 경우 웨이퍼 휨(wafer warpage)과 같은 문제점이 발생할 수 있다. 아울러, 칩 적층체(900)에서 어느 하나의 단위 칩이 불량으로 판정될 경우 집 적층체(900)를 폐기하여야 하는 것처럼 웨이퍼 소모가 많아질 수 있다.
본 실시예에 따르면, 웨이퍼 적층을 1회 실시하여 도 1f의 2단 구조를 갖는 웨이퍼 레벨의 칩 적층체(900)를 형성할 수 있다. 이에 따라, 3단 이상의 웨이퍼 적층 구조에 비해 웨이퍼 휨 문제를 없애거나 최소화할 수 있다. 이후에 도 1g에서처럼 다이싱 공정으로 싱글 블록들(911,911f)을 형성한 후 싱글 블록들(911,911f)의 전기적 불량 여부를 판별할 수 있다.
가령, 싱글 블록들(911,911f) 중 어느 하나(911)는 양호한 칩으로 판정되고 다른 하나(911f)가 불량 칩으로 판정될 수 있다. 다른 예로, 칩 적층체(900) 중에서 양호한 칩으로 판정된 부분을 선별하여 다이싱 공정을 진행할 수 있다. 이러한 경우들에 있어서 불량한 싱글 블록(911f)은 2단 적층 구조이므로 폐기되어야 할 웨이퍼 갯수가 적어질 수 있다.
이에 더하여, 양호한 칩으로 판정된 싱글 블록(911)을 도 1i에서 후술한 것처럼 다단 적층할 수 있다. 본 실시예에 따르면, 전기적 테스트를 거친 양호한 싱글 블록들(911)을 선별하여 다단 적층하므로써 수율을 향상시킬 수 있다.
도 1h를 다시 참조하면, 싱글 블록(911)은 칩 레벨의 제1 반도체 칩(100a)과 칩 레벨의 제2 반도체 칩(200a)이 직접 결합된 전면 대 전면 구조(F-F)를 이룰 수 있다. 이에 대해선 도 1h의 일부(500)를 확대 도시한 도 2a를 참조하여 설명한다.
도 1h와 도 2a를 같이 참조하면, 제1 회로층(113)은 제1 반도체 기판(111)의 전면(111a) 상에 형성된 집적회로(103), 집적회로(103)를 제1 관통전극(115) 및/또는 제1 전면패드(117)에 전기적으로 연결하는 단층 혹은 다층의 금속배선들(107), 집적회로(103)와 금속배선들(107)을 덮는 층간절연막(105), 그리고 층간절연막(105) 상에 제공되어 제1 전면패드(117)의 구성 성분(예: 구리)이 확산하는 것을 저지할 수 있는 상부 절연막(106)을 포함할 수 있다. 층간절연막(105)은 가령 TEOS 혹은 SiOx를 증착하여 형성할 수 있다. 상부 절연막(106)은 SiN, SiON, SiCN, AlN 등을 증착하여 형성할 수 있다.
제1 전면패드(117)는 가령 다마신 공정에 의해 형성될 수 있고, 이에 따라 상부 절연막(106) 위로 돌출되지 않을 수 있다. 예컨대, 제1 전면패드(117)의 상면은 상부 절연막(106)의 상면과 공면을 이룰 수 있다. 제1 관통전극(115)은 제1 관통전극(115)을 둘러싸는 비아절연막(101)에 의해 제1 반도체 기판(111)과 전기적으로 절연될 수 있다. 제1 관통전극(115)은 가령 비아 라스트 혹은 비아 퍼스트 공정에 의해 형성되어 제1 반도체 기판(111) 내에 한정되어 있을 수 있다.
제2 회로층(213)은 제1 회로층(113)과 동일하거나 유사한 구조를 가질 수 있다. 예컨대, 제2 회로층(213)은 제2 반도체 기판(211)의 전면(211a) 상에 형성된 집적회로(203), 집적회로(203)를 제2 관통전극(215) 및/또는 제2 전면패드(217)에 전기적으로 연결하는 단층 혹은 다층의 금속배선들(207), 집적회로(203)와 금속배선들(207)을 덮는 층간절연막(205), 그리고 층간절연막(205) 상에 제공되어 제2 전면패드(217)의 구성 성분(예: 구리)이 확산하는 것을 저지할 수 있는 상부 절연막(206)을 포함할 수 있다. 층간절연막(205)은 가령 TEOS 혹은 SiOx를 증착하여 형성할 수 있다. 상부 절연막(206)은 SiN, SiON, SiCN, AlN 등을 증착하여 형성할 수 있다.
제2 전면패드(217)는 가령 다마신 공정에 의해 형성되므로써, 제2 전면패드(217)의 상면은 상부 절연막(206)의 상면과 공면을 이룰 수 있다. 제2 관통전극(215)은 가령 비아 라스트 혹은 비아 퍼스트 공정에 의해 형성되어 제2 반도체 기판(211) 내에 한정되어 있을 수 있고, 비아절연막(201)에 의해 제2 반도체 기판(211)과 전기적으로 절연될 수 있다.
싱글 블록(911)에 있어서 칩 레벨의 제1 반도체 칩(100a)의 제1 회로층(113)과 칩 레벨의 제2 반도체 칩(200a)의 제2 회로층(213)이 서로 마주볼 수 있다. 따라서, 싱글 블록(911)은 제1 반도체 기판(111)의 전면(111a)과 제2 반도체 기판(211)의 전면(211a)이 마주보는 전면 대 전면 구조(F-F)를 가질 수 있다.
제1 반도체 칩(100a)과 제2 반도체 칩(200a)은, 도 1b에서 전술한 것처럼 제1 회로층(113)과 제2 회로층(213)이 마주보는 상태에서 고온 혹은 고온/고압 조건에서 결합될 수 있다. 그러므로, 제1 반도체 칩(100a)의 상부 절연막(106)과 제2 반도체 칩(200a)의 상부 절연막(206)이 직접 접촉되어 서로 견고히 결합되어 있을 수 있다.
제1 전면패드(117)와 제2 전면패드(217)가 구리로 구성된 경우, 가령 구리의 상호확산에 의해 제1 및 제2 전면패드들(117,217)이 직접 접촉되어 견고히 결합될 수 있다. 이처럼, 제1 반도체 칩(100a)과 제2 반도체 칩(200a)은 솔더볼이나 솔더범프와 같은 연결 매개체에 의존하지 아니하고 직접 접촉되어 결합될 수 있다.
다른 예로, 도 2b에 도시된 것처럼, 제1 관통전극(115)은 가령 비아 미들 공정에 의해 형성되어 제1 반도체 기판(111)의 전면(111a) 위로 돌출되어 층간절연막(105)의 일부를 더 관통할 수 있다. 이와 동일하거나 유사하게, 제2 관통전극(215)은 가령 비아 미들 공정에 의해 형성되어 제2 반도체 기판(211)의 전면(211a) 위로 돌출되어 층간절연막(205)의 일부를 더 관통할 수 있다.
도 1i를 참조하면, 싱글 블록(911)을 복수개 적층할 수 있다. 일례로, 두 개의 싱글 블록(911)을 적층하여 더블 블록(912)을 형성할 수 있다. 싱글 블록들(911)은 서로 이격되어 적층될 수 있고, 연결단자들(219)에 의해 서로 전기적으로 연결될 수 있다.
더블 블록(912)은 하이브리드 적층 구조를 가질 수 있다. 예컨대, 싱글 블록들(911) 각각은 전면 대 전면 구조(F-F)를 이루고, 싱글 블록들(911) 간에는 후면 대 후면 구조(B-B)를 이룰 수 있다. 더블 블록(912) 상에 더블 블록(912)을 적층하여 8단 적층 구조를 구현할 수 있다.
<제1 실시예의 변형>
도 3a 및 3b는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 3a를 참조하면, 도 1a 내지 1i에서 설명한 바와 동일하거나 유사한 공정으로 더블 블록(912)을 형성하고, 더블 블록(912)을 칩 레벨의 제3 반도체 칩(300) 상에 실장하여 적층 칩(11)을 형성할 수 있다. 제3 반도체 칩(300)은 제1 반도체 칩(100a) 혹은 제2 반도체 칩(200a)과 동일하거나 유사한 구조를 가질 수 있다.
다른 예로, 싱글 블록(911)을 제3 반도체 칩(300)에 실장하여 적층 칩(11)을 형성할 수 있다. 또 다른 예로, 인쇄회로기판 상에 더블 블록(912) 혹은 싱글 블록(911)을 실장하여 적층 칩(11)을 형성할 수 있다.
제3 반도체 칩(300)은 활성면인 전면(311a)과 비활성면인 후면(311c)을 갖는 제3 반도체 기판(311), 제3 반도체 기판(311)의 전면(311a) 상에 제공된 집적회로와 제3 전면패드(317)를 갖는 제3 회로층(313), 그리고 제3 반도체 기판(311)을 관통하며 제3 회로층(313)과 전기적으로 연결된 적어도 하나의 제3 관통전극(315)을 포함할 수 있다.
제3 전면패드(317)는 구리, 알루미늄, 혹은 이의 합금 등과 같은 금속을 포함할 수 있다. 제3 관통전극(315)은 싱글 블록(911)의 관통전극(115,215)과 상하 정렬될 수 있다. 이에 따라, 제3 관통전극(315)은 제3 반도체 칩(300)의 양측 가장자리에 배치되어 있지 않을 수 있다.
제3 반도체 칩(300)은 제3 반도체 기판(311)의 후면(311c) 상에 제공되어 제3 관통전극(315)과 전기적으로 연결된 제3 후면패드(318), 그리고 제3 후면패드(318)에 접속된 외부단자(319)를 더 포함할 수 있다. 제3 회로층(313)에 포함된 집적회로는 메모리 회로, 로직 회로, 혹은 이들의 조합일 수 있다. 제3 후면패드(318)는 구리, 알루미늄, 혹은 이의 합금 등과 같은 금속을 포함할 수 있다.
제3 반도체 칩(300)은 더블 블록(912)에 비해 큰 크기를 가질 수 있다. 제3 반도체 칩(300)과 더블 블록(912)은 연결단자(219)에 의해 서로 전기적으로 연결될 수 있다.
도 3b를 참조하면, 제3 반도체 칩(300) 상에 적층 칩(11)을 감싸는 몰드막(90)을 형성하여 반도체 패키지(1)를 형성할 수 있다. 몰드막(90)은 단일막 혹은 다중막 구조를 가질 수 있다. 일례로, 몰드막(90)은 언더필 역할을 하는 내부 몰드막(91) 그리고 내부 몰드막(91)을 감싸는 외부 몰드막(92)을 포함하는 다중막 구조일 수 있다. 내부 몰드막(91)은 싱글 블록들(911) 사이에 그리고 더블 블록(912)과 제3 반도체 칩(300) 사이에 채워질 수 있다.
<제1 실시예의 다른 변형>
도 4a 및 4b는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 4a를 참조하면, 도 1a 내지 1i에서 설명한 바와 동일하거나 유사한 공정으로 형성된 더블 블록(912)을 칩 레벨의 제3 반도체 칩(300) 상에 실장하고, 그 이전에 혹은 그 이후에 더블 블록(912) 상에 제2 반도체 칩(200a)과 제4 반도체 칩(400)이 결합된 싱글 블록(913)을 적층하여 적층 칩(11a)을 형성할 수 있다. 다른 예로, 하나의 싱글 블록(911) 상에 싱글 블록(913)을 적층하여 적층 칩(11a)을 형성할 수 있다.
제4 반도체 칩(400)은 활성면인 전면(411a)과 비활성면인 후면(411b)을 갖는 제4 반도체 기판(411)과, 그리고 제4 반도체 기판(411)의 전면(411a) 상에 제공된 집적회로와 제4 전면패드(417)를 갖는 제4 회로층(413)을 포함할 수 있다. 제4 반도체 칩(400)의 집적회로는 메모리 회로, 로직 회로, 혹은 이들의 조합일 수 있다. 제4 반도체 기판(411)의 후면(411b)은 연마되지 않을 수 있다. 따라서, 제4 반도체 칩(400)은 제1 반도체 칩(100a) 및/또는 제2 반도체 칩(200a)에 비해 큰 두께를 가질 수 있다.
싱글 블록(913)에 있어서 제2 반도체 칩(200a)과 제4 반도체 칩(400)은 직접 접촉되어 결합될 수 있고 전면 대 전면 구조(F-F)를 이룰 수 있다. 더블 블록(912)과 싱글 블록(913)은 후면 대 후면 구조(B-B)를 이룰 수 있다.
싱글 블록(913)에 있어서 제2 회로층(213)과 제4 회로층(413)의 결합 구조(510)는 제4 반도체 칩(400)이 관통전극이 형성되어 있지 않다는 점을 제외하곤 도 2a 혹은 2b에 도시된 구조와 유사할 수 있다.
도 4b를 참조하면, 제3 반도체 칩(300) 상에 적층 칩(11a)을 감싸는 몰드막(90)을 형성하여 반도체 패키지(1a)를 형성할 수 있다. 몰드막(90)은 언더필 역할을 하는 내부 몰드막(91)과, 내부 몰드막(91)을 감싸는 외부 몰드막(92)을 포함하는 다중막 구조일 수 있다. 외부 몰드막(92)은 제4 반도체 칩(400)의 후면(411b)을 덮지 않을 수 있다. 다른 예로, 외부 몰드막(92)은 제4 반도체 칩(400)의 후면(411b)을 덮을 수 있다.
<제2 실시예>
도 5a 내지 5d는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다. 도 5e는 도 5d의 변형예를 도시한 단면도이다. 도 5f는 도 5d의 일부를 확대 도시한 단면도이다.
도 5a를 참조하면, 도 1a 내지 1c에서 설명한 바와 동일하거나 유사한 공정으로 웨이퍼 레벨의 제1 반도체 칩(100)과 웨이퍼 레벨의 제2 반도체 칩(200)을 전면 대 전면 구조를 가지도록 결합하고, 제2 반도체 기판(211)의 후면(211b)을 가령 캐리어의 도움없이 연마하여 제2 반도체 칩(200)을 박형화할 수 있다. 상기 박형화에 의해 제2 반도체 기판(211)의 제2 후면(211c)이 드러날 수 있다.
제1 반도체 칩(100)과 제2 반도체 칩(200)을 적층한 후에 고온, 혹은 고온 및 고압으로 제1 반도체 칩(100)과 제2 반도체 칩(200)을 결합할 수 있다. 다른 예로서 고온, 혹은 고온 및 고압 조건에서 제1 반도체 칩(100)과 제2 반도체 칩(200)을 적층하여 결합할 수 있다.
제2 반도체 기판(211)의 제2 후면(211c)을 덮는 제2 후면절연막(214)과 제2 관통전극(215)과 전기적으로 연결되는 제2 후면패드(218)를 형성할 수 있다. 일례에 따르면, 제2 후면패드(218)는 가령 다마신 공정을 이용하여 형성할 수 있어, 제2 후면패드(218)는 제2 후면절연막(214) 위로 돌출되지 않을 수 있다. 예컨대, 제2 후면패드(218)의 표면은 제2 후면절연막(214)의 표면과 공면을 이룰 수 있다. 제2 후면패드(218)는 구리를 포함할 수 있다.
제2 후면절연막(214)을 형성하기 이전에 도 1d에서 전술한 바와 같은 제2 후면패드(218)와 제2 반도체 기판(211)의 전기적 절연을 위한 절연막을 더 형성할 수 있다.
도 5b를 참조하면, 도 1e 및 1f에서 설명한 바와 동일하거나 유사한 공정으로 제2 후면절연막(214)에 캐리어(80)를 부착하고, 제1 반도체 기판(111)의 후면(111b)을 연마하여 제1 반도체 칩(100)을 박형화할 수 있다. 상기 박형화에 의해 제1 반도체 기판(111)의 제2 후면(111c)이 노출될 수 있다.
제1 반도체 기판(111)의 제2 후면(111c)을 덮는 제1 후면절연막(114)과 제1 관통전극(115)과 전기적으로 연결되는 제1 후면패드(118)를 형성할 수 있다. 일례에 따르면, 제1 후면패드(118)는 다마신 공정을 이용하여 형성할 수 있어, 제1 후면패드(118)는 제1 후면절연막(114) 위로 돌출되지 않을 수 있다. 예컨대, 제1 후면패드(118)의 표면은 제1 후면절연막(114)의 표면과 공면을 이룰 수 있다. 제1 후면패드(118)는 구리를 포함할 수 있다.
제1 후면절연막(114)을 형성하기 이전에 도 1e에서 전술한 바와 같은 제1 후면패드(118)와 제1 반도체 기판(111)의 전기적 절연을 위한 절연막을 더 형성할 수 있다.
도 5c를 참조하면, 상기 일련의 공정에 의해 제1 관통전극들(115)을 갖는 제1 반도체 칩(100) 상에 제2 관통전극들(215)을 갖는 제2 반도체 칩(200)이 적층된 웨이퍼 레벨의 칩 적층체(800)가 형성될 수 있다. 본 실시예에 따르면, 제1 반도체 칩(100)과 제2 반도체 칩(200)이 연마되기 때문에 칩 적층체(800)의 높이를 줄일 수 있다. 칩 적층체(800)는 제1 반도체 칩(100)과 제2 반도체 칩(200)이 제1 회로층(113)과 제2 회로층(213)이 마주보는 상태로 결합된 전면 대 전면 구조(F-F)를 가질 수 있다.
도 5d를 참조하면, 도 1g에서 설명한 다이싱 공정으로 웨이퍼 레벨의 칩 적층체(800)를 복수개의 칩 레벨의 싱글 블록들(811)로 분리할 수 있다. 싱글 블록(811)은 칩 레벨의 제1 반도체 칩(100a)과 칩 레벨의 제2 반도체 칩(200a)이 직접 결합된 전면 대 전면 구조(F-F)를 이룰 수 있다. 제1 회로층(113)과 제2 회로층(213)의 결합 구조를 도시한 일부(500)는 도 2a 또는 도 2b와 동일하거나 유사한 구조를 가질 수 있다.
도 5e를 참조하면, 싱글 블록(811)을 복수개 적층할 수 있다. 일례로, 두 개의 싱글 블록(811)을 적층하여 더블 블록(812)을 형성할 수 있다. 두 개의 싱글 블록들(811)을 적층한 후에 고온, 혹은 고온 및 고압으로 싱글 블록들(811)을 결합할 수 있다. 다른 예로서 고온, 혹은 고온 및 고압 조건에서 두 개의 싱글 블록들(811)을 적층하여 결합할 수 있다.
더블 블록(812)은 하이브리드 적층 구조를 가질 수 있다. 예컨대, 싱글 블록들(811) 각각은 전면 대 전면 구조(F-F)를 이루고, 싱글 블록들(811) 간에는 후면 대 후면 구조(B-B)를 이룰 수 있다. 일례에 따르면, 제1 후면절연막(114)과 제2 후면절연막(214)이 직접 접촉하여 제1 반도체 칩(100a)과 제2 반도체 칩(200a)이 결합될 수 있다. 이에 대해선 도 5e의 일부(600)를 확대 도시한 도 5f를 참조하여 설명한다.
도 5e와 5f를 같이 참조하면, 싱글 블록(811)의 제1 후면절연막(114)과 다른 싱글 블록(811)의 제2 후면절연막(214)이 서로 마주볼 수 있다. 따라서, 싱글 블록들(811)은 후면 대 후면 구조(B-B)를 가질 수 있다. 제1 후면절연막(114)과 제1 반도체 기판(111) 사이에 제1 후면패드(118)를 제1 반도체 기판(111)으로부터 전기적으로 절연시키는 절연막(116)이 형성되어 있을 수 있다. 마찬가지로, 제2 후면절연막(214)과 제2 반도체 기판(211) 사이에 제2 후면패드(218)를 제2 반도체 기판(211)으로부터 전기적으로 절연시키는 절연막(216)이 형성되어 있을 수 있다.
싱글 블록들(811)은 제1 후면절연막(114)과 제2 후면절연막(214)이 마주보는 상태에서 고온 혹은 고온/고압 조건에서 결합될 수 있다. 그러므로, 제1 후면절연막(114)과 제2 후면절연막(214)이 직접 접촉되어 서로 견고히 결합되어 있을 수 있다. 다시 말해, 싱글 블록들(811)은 이격 거리없이 서로 결합될 수 있다.
제1 후면패드(118)와 제2 후면패드(218)가 구리로 구성된 경우, 가령 구리의 상호확산에 의해 제1 및 제2 후면패드들(118,218)이 직접 접촉되어 결합될 수 있다. 이처럼, 싱글 블록들(811)은 솔더볼이나 솔더범프와 같은 연결 매개체에 의존하지 아니하고 직접 접촉되어 결합될 수 있다.
제1 후면절연막(114) 및/또는 제2 후면절연막(214)은 다중막 구조를 가질 수 있다. 일례로, 제1 후면절연막(114)은 가령 TEOS 혹은 SiOx를 증착하여 형성된 제1 절연막(114a)과 제1 후면패드(118)의 구성 성분(예: 구리)의 확산을 저지할 수 있는 SiN, SiON, SiCN, AlN 등을 증착하여 형성된 제2 절연막(114b)을 포함하는 다중막 구조를 가질 수 있다.
유사하게, 제2 후면절연막(214)은 가령 TEOS 혹은 SiOx를 증착하여 형성된 제1 절연막(214a)과 제2 후면패드(218)의 구성 성분(예: 구리)의 확산을 저지할 수 있는 SiN, SiON, SiCN, AlN 등을 증착하여 형성된 제2 절연막(214b)을 포함하는 다중막 구조를 가질 수 있다.
다른 예로, 제1 후면절연막(114)과 제2 후면절연막(214)은 SiOx, SiN, SiON, SiCN, AlN 등을 증착하여 형성된 단일막 구조를 가질 수 있다.
<제2 실시예의 변형>
도 6a 및 6b는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 6a를 참조하면, 도 5a 내지 5e에서 설명한 바와 동일하거나 유사한 공정으로 더블 블록(812)을 형성하고, 더블 블록(812)을 칩 레벨의 제3 반도체 칩(300) 상에 실장하여 적층 칩(21)을 형성할 수 있다. 제3 반도체 칩(300)은 제1 반도체 칩(100a) 혹은 제2 반도체 칩(200a)과 동일하거나 유사한 구조를 가질 수 있다.
다른 예로, 싱글 블록(811)을 제3 반도체 칩(300)에 실장하여 적층 칩(21)을 형성할 수 있다. 또 다른 예로, 인쇄회로기판 상에 더블 블록(812) 혹은 싱글 블록(811)을 실장하여 적층 칩(21)을 형성할 수 있다.
제3 반도체 칩(300)은 활성면인 전면(311a)과 비활성면인 후면(311c)을 갖는 제3 반도체 기판(311), 제3 반도체 기판(311)의 전면(311a) 상에 제공된 집적회로와 제3 전면패드(317)를 갖는 제3 회로층(313), 그리고 제3 반도체 기판(311)을 관통하며 제3 회로층(313)과 전기적으로 연결된 적어도 하나의 제3 관통전극(315)을 포함할 수 있다. 제3 전면패드(317)는 구리, 알루미늄, 혹은 이의 합금 등과 같은 금속을 포함할 수 있다. 제3 전면패드(317)는 가령 다마신 공정으로 형성되어 제1 회로층(313) 위로 돌출되지 않은 구리 패드일 수 있다.
제3 반도체 칩(300)은 제3 반도체 기판(311)의 후면(311c) 상에 제공되어 제3 관통전극(315)과 전기적으로 연결된 제3 후면패드(318), 그리고 제3 후면패드(318)에 접속된 외부단자(319)를 더 포함할 수 있다. 제3 반도체 칩(300)의 집적회로는 메모리 회로, 로직 회로, 혹은 이들의 조합일 수 있다. 제3 후면패드(318)는 구리, 알루미늄, 혹은 이의 합금 등과 같은 금속을 포함할 수 있다.
제3 반도체 칩(300)은 더블 블록(812)에 비해 큰 크기를 가질 수 있다. 제3 회로층(313)과 제1 후면절연막(114)이 직접 접촉되어 제3 반도체 칩(300)과 더블 블록(812)이 결합될 수 있다. 아울러, 제3 전면패드(317)와 제1 후면패드(118)가 구리로 구성된 경우 구리의 상호확산에 의해 제3 전면패드(317) 및 제1 후면패드(118)가 직접 접촉되어 결합될 수 있다.
도 6b를 참조하면, 제3 반도체 칩(300) 상에 적층 칩(21)을 감싸는 몰드막(90)을 형성하여 반도체 패키(2)를 형성할 수 있다. 몰드막(90)은 단일막 구조를 가질 수 있다.
<제2 실시예의 다른 변형>
도 7a 및 7b는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 7a를 참조하면, 도 5a 내지 5e에서 설명한 바와 동일하거나 유사한 공정으로 형성된 더블 블록(812)을 칩 레벨의 제3 반도체 칩(300) 상에 실장하고, 그 이전에 혹은 그 이후에 더블 블록(812) 상에 제1 반도체 칩(100a)과 제4 반도체 칩(400)이 결합된 싱글 블록(813)을 적층하여 적층 칩(21a)을 형성할 수 있다. 다른 예로, 하나의 싱글 블록(811) 상에 싱글 블록(813)을 적층하여 적층 칩(21a)을 형성할 수 있다.
제4 반도체 칩(400)은 활성면인 전면(411a)과 비활성면인 후면(411b)을 갖는 제4 반도체 기판(411)과, 그리고 제4 반도체 기판(411)의 전면(411a) 상에 제공된 집적회로와 제4 전면패드(417)를 갖는 제4 회로층(413)을 포함할 수 있다. 제4 반도체 칩(400)의 집적회로는 메모리 회로, 로직 회로, 혹은 이들의 조합일 수 있다. 제4 반도체 기판(411)의 후면(411b)은 연마되지 않을 수 있다. 따라서, 제4 반도체 칩(400)은 제1 반도체 칩(100a) 및/또는 제2 반도체 칩(200a)에 비해 큰 두께를 가질 수 있다.
싱글 블록(813)에 있어서 제1 반도체 칩(100a)과 제4 반도체 칩(400)은 직접 접촉되어 결합될 수 있고 전면 대 전면 구조(F-F)를 이룰 수 있다. 예컨대, 제1 회로층(113)과 제4 회로층(413)이 서로 마주보는 상태로 제1 반도체 칩(100a) 상에 제4 반도체 칩(400)이 적층될 수 있다. 더블 블록(812)과 싱글 블록(813)은 후면 대 후면 구조(B-B)를 이룰 수 있다.
도 7b를 참조하면, 제3 반도체 칩(300) 상에 적층 칩(21a)을 감싸는 몰드막(90)을 형성하여 반도체 패키지(2a)를 형성할 수 있다. 몰드막(90)은 단일막 구조일 수 있다. 몰드막(90)은 제4 반도체 칩(400)의 후면(411b)을 덮지 않을 수 있다. 다른 예로, 몰드막(90)은 제4 반도체 칩(400)의 후면(411b)을 덮을 수 있다.
<제3 실시예>
도 8a 내지 8c는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 8a를 참조하면, 도 1a 및 1b에서 전술한 바와 동일하거나 유사한 공정으로 웨이퍼 레벨의 제1 반도체 칩(100)과 웨이퍼 레벨의 제2 반도체 칩(200)을 전면 대 전면 구조를 가지도록 결합할 수 있다. 제1 반도체 칩(100)은 제1 관통전극(115)과 전기적으로 연결된 적어도 하나의 제1 테스트 패드(180)를 더 포함할 수 있다. 동일하거나 유사하게, 제2 반도체 칩(200)은 제2 관통전극(215)과 전기적으로 연결된 적어도 하나의 제2 테스트 패드(280)를 더 포함할 수 있다.
도 8b를 참조하면, 도 1c 내지 1h에서 전술한 바와 동일하거나 유사한 공정으로 칩 레벨의 제1 반도체 칩(100a)과 칩 레벨의 제2 반도체 칩(200a)이 전면 대 전면 구조(F-F)를 가지도록 적층된 싱글 블록(911a)을 형성할 수 있다. 싱글 블록(911a)의 일부(500)는 도 2a 혹은 2b에서 전술한 바와 동일하거나 유사한 구조를 가질 수 있다. 일례로서, 제1 테스트 패드(180)와 제2 테스트 패드(280)는 직접 접촉될 수 있다.
본 실시예에 따르면, 도 8a에 도시된 바와 같이, 웨이퍼 레벨의 제1 반도체 칩(100)과 웨이퍼 레벨의 제2 반도체 칩(200)을 결합하기 이전에, 제1 반도체 칩(100)과 제2 반도체 칩(200)에 대한 전기적 테스트를 진행할 수 있다. 예컨대, 제1 테스트 패드(180)에 프로브(probe)를 접촉시켜 제1 반도체 칩(100)의 불량 여부를 웨이퍼 본딩 이전에 판별할 수 있다. 마찬가지로, 제2 테스트 패드(280)에 프로브(probe)를 접촉시켜 제2 반도체 칩(200)의 불량 여부를 웨이퍼 본딩 이전에 판별할 수 있다.
본 실시예와 다르게, 제1 반도체 칩(100)이 제1 테스트 패드(180)를 포함하지 않는 경우 제1 전면패드(117)에 프로브를 접촉시켜 웨이퍼 본딩 이전에 제1 반도체 칩(100)을 전기적 테스트할 수 있다. 이 경우 제1 전면패드(117)에 프로브의 접촉에 따른 스크랫치 혹은 파손이 발생할 수 있다. 마찬가지로, 제2 전면패드(217)에 프로브를 접촉시켜 웨이퍼 본딩 이전에 제2 반도체 칩(200)을 전기적 테스트하는 경우 제2 전면패드(217)에 스크랫치 혹은 파손이 발생할 수 있다.
제1 전면패드(117) 및/또는 제2 전면패드(217)의 스크랫치나 파손은 가령 도 2a에서와 같은 제1 전면패드(117)와 제2 전면패드(217)의 양호한 결합이 방해될 수 있다. 본 실시예에 따르면, 프로브는 제1 테스트 패드(180)와 제2 테스트 패드(280)에 접촉되므로 제1 전면패드(117)와 제2 전면패드(217)의 스크랫치나 파손이 방지될 수 있다. 게다가, 제1 반도체 칩(100)과 제2 반도체 칩(200)의 전기적 불량 여부를 판별한 후 도 2a에서와 같은 웨이퍼 본딩을 진행할 수 있다.
도 8c를 참조하면, 싱글 블록(911a)을 적층하여 하이브리드 구조를 갖는 더블 블록(912a)을 형성할 수 있다. 예컨대, 싱글 블록들(911a) 각각은 전면 대 전면 구조(F-F)를 이루고, 싱글 블록들(911a) 간에는 후면 대 후면 구조(B-B)를 이룰 수 있다.
도 3a 및 3b, 혹은 도 4a 및 4b에서 전술한 바와 동일하거나 유사한 공정으로 싱글 블록(911a) 혹은 더블 블록(912a)을 제3 반도체 칩(300) 상에 혹은 인쇄회로기판 상에 실장하여 패키징할 수 있다.
<제3 실시예의 변형예>
도 9a 내지 9c는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 9a를 참조하면, 도 1a 및 1b에서 전술한 바와 동일하거나 유사한 공정으로 웨이퍼 레벨의 제1 반도체 칩(100)과 웨이퍼 레벨의 제2 반도체 칩(200)을 전면 대 전면 구조를 가지도록 결합할 수 있다. 제1 반도체 칩(100)은 적어도 하나의 제1 테스트 관통전극(115d)과, 그리고 제1 테스트 관통전극(115d)과 전기적으로 연결된 제1 테스트 패드(117d)를 더 포함할 수 있다. 동일하거나 유사하게, 제2 반도체 칩(200)은 적어도 하나의 제2 테스트 관통전극(215d)과, 그리고 제2 테스트 관통전극(215d)과 전기적으로 연결된 제2 테스트 패드(217d)를 더 포함할 수 있다.
도 9b를 참조하면, 도 1c 내지 1h에서 전술한 바와 동일하거나 유사한 공정으로 칩 레벨의 제1 반도체 칩(100a)과 칩 레벨의 제2 반도체 칩(200a)이 전면 대 전면 구조(F-F)를 가지도록 적층된 싱글 블록(911b)을 형성할 수 있다. 싱글 블록(911b)의 일부(500)는 도 2a 혹은 2b에서 전술한 바와 동일하거나 유사한 구조를 가질 수 있다. 일례로, 제1 테스트 패드(117d)와 제2 테스트 패드(217d)는 직접 접촉될 수 있다.
본 실시예에 따르면, 도 9a에 도시된 바와 같이, 웨이퍼 본딩 이전에 제1 테스트 패드(117d)에 프로브를 접촉시켜 제1 반도체 칩(100)을 전기적 테스트할 수 있다. 마찬가지로, 웨이퍼 본딩 이전에 제2 테스트 패드(217d)에 프로브를 접촉시켜 제2 반도체 칩(200)을 전기적 테스트할 수 있다.
이처럼, 프로브는 제1 테스트 패드(117d)와 제2 테스트 패드(217d)에 접촉되므로 제1 전면패드(117)와 제2 전면패드(217)의 스크랫치나 파손이 방지될 수 있다. 게다가, 웨이퍼 본딩 이전에 제1 반도체 칩(100)과 제2 반도체 칩(200)의 전기적 불량 여부를 미리 판별할 수 있다.
도 9c를 참조하면, 싱글 블록(911b)을 적층하여 하이브리드 구조를 갖는 더블 블록(912b)을 형성할 수 있다. 예컨대, 싱글 블록들(911b) 각각은 전면 대 전면 구조(F-F)를 이루고, 싱글 블록들(911b) 간에는 후면 대 후면 구조(B-B)를 이룰 수 있다.
도 3a 및 3b, 혹은 도 4a 및 4b에서 전술한 바와 동일하거나 유사한 공정으로 싱글 블록(911b) 혹은 더블 블록(912b)을 제3 반도체 칩(300) 상에 혹은 인쇄회로기판 상에 실장하여 패키징할 수 있다.
<응용예>
도 10a는 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 카드를 도시한 블록도이다. 도 10b는 본 발명의 실시예에 따른 반도체 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 10a를 참조하면, 상술한 본 발명의 실시예들에 따른 반도체 소자들 중 적어도 하나를 포함하는 메모리(1210)는 메모리 카드(1200)에 응용될 수 있다. 일례로, 메모리 카드(1200)는 호스트(1230)와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트(1230)의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱할 수 있다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다.
도 10b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예들에 따른 반도체 소자들 중 적어도 하나를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함하며, 도 10a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다.
이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 제1 반도체 칩 상에 제2 반도체 칩이 적층된 적어도 하나의 싱글 블록을 포함하고,
    상기 제1 반도체 칩은:
    제1 관통전극을 갖는 제1 반도체 기판;
    상기 제1 반도체 기판의 전면 상에 제공된 제1 회로층; 및
    상기 제1 회로층 내에 제공되고 상기 제1 관통전극과 전기적으로 연결된 제1 전면패드를 포함하고,
    상기 제2 반도체 칩은:
    제2 관통전극을 갖는 제2 반도체 기판;
    상기 제2 반도체 기판의 전면 상에 제공된 제2 회로층; 및
    상기 제2 회로층 내에 제공되고 상기 제2 관통전극과 전기적으로 연결된 제2 전면패드를 포함하고,
    상기 제1 반도체 기판의 전면은 상기 제2 반도체 기판의 전면을 마주보며 그리고 상기 제1 회로층과 상기 제2 회로층이 직접 접촉되어, 상기 제1 반도체 칩과 상기 제2 반도체 칩이 결합된 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 반도체 칩은 상기 제1 관통전극과 전기적으로 연결된 그리고 상기 제1 반도체 칩을 전기적 테스트하는데 사용되는 적어도 하나의 제1 테스트 패드를 더 포함하고, 그리고
    상기 제2 반도체 칩은 상기 제2 관통전극과 전기적으로 연결된 그리고 상기 제1 반도체 칩을 전기적 테스트하는데 사용되는 적어도 하나의 제2 테스트 패드를 더 포함하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 회로층은 상기 제1 전면패드의 표면과 공면을 이루는 표면을 갖는 그리고 상기 제1 전면패드의 구성 성분이 확산하는 것을 저지하는 제1 상부절연막을 포함하고, 그리고
    상기 제2 회로층은 상기 제2 전면패드의 표면과 공면을 이루는 표면을 갖는 그리고 상기 제2 전면패드의 구성 성분이 확산하는 것을 저지하는 제2 상부절연막을 포함하고,
    상기 제1 상부절연막의 표면은 상기 제2 상부절연막의 표면과 직접 접촉하는 반도체 소자.
  4. 제3항에 있어서,
    상기 제1 회로층은 상기 제1 반도체 기판과 상기 제1 상부절연막 사이에 제공되어 상기 제1 집적회로를 덮는 제1 층간절연막을 더 포함하고, 그리고
    상기 제2 회로층은 상기 제2 반도체 기판과 상기 제2 상부절연막 사이에 제공되어 상기 제2 집적회로를 덮는 제2 층간절연막을 더 포함하는 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 및 제2 전면패드들이 직접 접촉되어 상기 제1 및 제2 관통전극들이 전기적으로 연결된 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 반도체 칩은 상기 제1 반도체 기판의 후면 상에 제공되어 상기 제1 관통전극과 전기적으로 연결된 제1 후면패드를 더 포함하고, 그리고
    상기 제2 반도체 칩은 상기 제2 반도체 기판의 후면 상에 제공되어 상기 제2 관통전극과 전기적으로 연결된 제2 후면패드를 더 포함하는 반도체 소자.
  7. 제1항에 있어서,
    상기 적어도 하나의 싱글 블록은 제1 싱글 블록 그리고 상기 제1 싱글 블록 상에 적층된 제2 싱글 블록을 포함하고,
    상기 제1 및 제2 싱글 블록들 각각은 해당하는 제1 반도체 칩의 제1 회로층 및 해당하는 제2 반도체 칩의 제2 회로층이 직접 접촉되어 결합된 전면 대 전면 구조를 가지며, 그리고
    상기 제1 및 제2 싱글 블록들은 상기 제1 싱글 블록의 제1 반도체 기판의 후면이 상기 제2 싱글 블록의 제2 반도체 기판의 후면을 바라보는 후면 대 후면 구조를 갖는 반도체 소자.
  8. 제7항에 있어서,
    상기 제1 및 제2 싱글 블록들 사이에 제공되어 상기 제1 싱글 블록을 상기 제2 싱글 블록에 전기적으로 연결하는 연결단자를 더 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 제1 및 제2 싱글 블록들 각각은 해당하는 제1 반도체 칩의 제1 회로층 및 해당하는 제2 반도체 칩의 제2 회로층이 이격 간격없이 결합된 상기 전면 대 전면 구조를 이루고, 그리고
    상기 제1 및 제2 싱글 블록들은 상기 연결단자에 의해 이격 결합되어 상기 후면 대 후면 구조를 이루는 반도체 소자.
  10. 전면 상에 회로층이 제공되고 후면에 이르지 않는 관통전극들을 각각 포함하는 그리고 상기 회로층 내에 제공되고 상기 관통전극들과 전기적으로 연결된 전면패드들을 각각 포함하는 두 개의 웨이퍼들을 제공하고;
    상기 웨이퍼들을 적층하여 해당하는 회로층들을 접촉시키고;
    상기 웨이퍼들의 후면들을 연마하여 해당하는 연마된 후면들을 통해 해당하는 관통전극들을 노출시키고;
    상기 해당하는 연마된 후면들 상에, 해당하는 관통전극들과 전기적으로 연결되는 후면패드들을 형성하고; 그리고
    상기 적층된 웨이퍼들을 다이싱하여, 제1 반도체 칩 상에 제2 반도체 칩이 적층된 그리고 상기 제1 및 제2 반도체 칩들의 회로층들이 직접 접촉되어 결합된 싱글 블록을 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  11. 제10항에 있어서,
    상기 회로층은,
    상기 웨이퍼의 전면 상에 제공된 집적회로를 덮는 층간절연막과; 그리고
    상기 층간절연막 상에 제공되어 상기 전면패드의 구성 성분이 확산하는 것을 저지하는 상부절연막을 포함하는 반도체 소자의 제조방법.
  12. 제11항에 있어서,
    상기 웨이퍼들을 적층하여 해당하는 회로층들을 접촉시키는 것은;
    상기 웨이퍼들을 해당하는 회로층을 마주보도록 적층시켜 상기 상부절연막들을 그리고 상기 전면패드들을 직접 접촉시키는 것을 포함하는 반도체 소자의 제조방법.
  13. 제11항에 있어서,
    상기 싱글 블록을 형성하는 것은:
    상기 상부절연막들 및 상기 전면패드들이 직접 접촉되어 결합된 그리고 상기 제1 및 제2 반도체 칩의 전면들이 마주보는 전면 대 전면 구조를 갖는 적층 칩을 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  14. 제10항에 있어서,
    상기 싱글 블록들을 적층하여 더블 블록을 형성하는 것을 더 포함하고,
    상기 싱글 블록들 각각은 해당하는 제1 및 제2 반도체 칩들의 전면들이 서로 마주보는 전면 대 전면 구조를 이루며,
    상기 싱글 블록들 간에는 어느 하나의 싱글 블록에 해당하는 제1 반도체 칩의 후면과 다른 하나의 싱글 블록에 해당하는 제2 반도체 칩의 후면이 서로 바라보는 후면 대 후면 구조를 이루는 반도체 소자의 제조방법.
  15. 제14항에 있어서,
    상기 더블 블록을 형성하는 것은:
    상기 싱글 블록들 사이에 어느 하나의 싱글 블록에 해당하는 관통전극들과 다른 하나의 싱글 블록에 해당하는 관통전극들을 전기적으로 연결하는 연결단자들을 형성하는 것을;
    더 포함하는 반도체 소자의 제조방법.
  16. 제10항에 있어서,
    상기 후면패드들을 형성하는 것은:
    상기 연마된 후면들 상에 후면절연막들을 형성하는 것을 더 포함하고,
    상기 후면절연막들은 해당하는 후면패드들의 표면들과 공면을 이루는 표면들을 갖는 반도체 소자의 제조방법.
  17. 제16항에 있어서,
    상기 싱글 블록들을 적층하여 더블 블록을 형성하는 것을 더 포함하고,
    상기 싱글 블록들 각각은 해당하는 제1 및 제2 반도체 칩들의 전면들이 서로 마주보는 전면 대 전면 구조를 이루며,
    상기 싱글 블록들 간에는 어느 하나의 싱글 블록에 해당하는 제1 반도체 칩의 후면과 다른 하나의 싱글 블록에 해당하는 제2 반도체 칩의 후면이 서로 바라보며, 그리고 상기 후면절연막들 및 상기 후면패드들이 직접 접촉된 후면 대 후면 구조를 이루는 반도체 소자의 제조방법.
  18. 제10항에 있어서,
    적어도 하나의 상기 싱글 블록을 제3 반도체 칩 상에 실장하는 것을 더 포함하고,
    상기 제3 반도체 칩은 상기 적어도 하나의 싱글 블록에 비해 큰 크기를 갖는 반도체 소자의 제조방법.
  19. 제10항에 있어서,
    상기 두 개의 웨이퍼들 각각은, 상기 관통전극들 중 적어도 어느 하나에 전기적으로 연결된 테스트 패드를 더 포함하는 반도체 소자의 제조방법.
  20. 두 개의 제1 반도체 칩들이 적층되고, 상기 제1 반도체 칩들의 전면들이 서로 마주보는 제1 전면 대 전면 구조를 갖는 제1 싱글 블록; 및
    두 개의 제2 반도체 칩들이 적층되고, 상기 제2 반도체 칩들의 전면들이 서로 마주보는 제2 전면 대 전면 구조를 가지며, 상기 제1 싱글 블록 상에 적층된 제2 싱글 블록을 포함하고,
    상기 제1 싱글 블록의 제1 반도체 칩들 각각은:
    회로층이 제공된 상면과 그 반대면인 하면을 갖는 반도체 기판;
    상기 반도체 기판을 관통하여 상기 회로층에 전기적으로 연결된 관통전극;
    상기 회로층 내에 제공되고 상기 관통전극과 전기적으로 연결된 전면패드;
    상기 반도체 기판의 상면 상에 제공되어 상기 회로층을 덮는 층간절연막; 및
    상기 층간절연막 상에 제공되어 상기 전면패드의 구성 성분이 확산하는 것을 저지하는 상부절연막을 포함하고,
    상기 제1 싱글 블록에 해당하는 반도체 기판들의 상면들이 서로 마주보아 상기 제1 전면 대 전면 구조를 이루어, 상기 제1 반도체 칩들의 상부절연막들이 직접 접촉되고 그리고 상기 제1 반도체 칩들의 전면패드들이 직접 접촉된 반도체 소자.
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