KR20010094409A - 반도체 패키지와 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 패키지와 그 제조방법에 관한 것으로서, 반도체 칩을 적층하여 고집적화를 실현하는 동시에 종래의 반도체 칩이 적층된 반도체 패키지보다 경박단소화를 실현할 수 있도록 동일한 크기의 웨이퍼를 부착하는 공정과, 서로 적층된 웨이퍼를 개개의 적층된 칩이 되도록 소잉하는 공정과, 서로 적층된 상태로 소잉된 반도체 칩을 리드프레임에 실장하는 공정과, 리드프레임을 반도체 칩의 상면쪽으로 밀착되도록 절곡하는 공정등으로 이루어진 구조의 반도체 패키지 및 그 제조방법을 제공하고자 한 것이다.

Description

반도체 패키지와 그 제조방법{Semiconductor package and its manufacturing method}
본 발명은 반도체 패키지와 그 제조방법에 관한 것으로서, 더욱 상세하게는 두 개의 웨이퍼를 서로 부착한 후, 상하로 부착된 상태의 반도체 칩이 되도록 소잉하고, 소잉된 상하 적층형 반도체 칩을 리드프레임에 실장하는 동시에 리드프레임의 리드를 반도체 칩의 상면쪽으로 밀착되도록 절곡시켜 이루어진 구조의 반도체 패키지 및 그 제조방법에 관한 것이다.
통상적으로 반도체 패키지는 전자기기의 집약적 발달과 소형화 경향으로 인하여 고집적화, 소형화, 고기능화의 추세에 병행하여, 칩탑재판의 저면이 외부로 노출되어 열방출효과를 극대화시킨 구조의 패키지, 인쇄회로기판, 회로필름등의 부재를 이용한 반도체 패키지등 다양한 종류의 반도체 패키지가 경박단소화로 개발되어 왔고, 개발중에 있다.
또한, 반도체 패키지의 고집적화를 실현하기 위하여 반도체 칩을 서로 적층 부착한 구조의 반도체 패키지가 개발되고 있으나, 반도체 칩을 적층함에 따라 패키지의 두께가 커져서 결국 전체적인 부피가 증가되는 단점이 있다.
따라서, 본 발명은 상기와 같은 점을 감안하여 반도체 칩을 적층하여 고집적화를 실현하는 동시에 종래의 반도체 칩이 적층된 반도체 패키지보다 경박단소화를실현할 수 있도록 동일한 크기의 웨이퍼를 부착하는 공정과, 서로 적층된 웨이퍼를 개개의 적층된 칩이 되도록 소잉하는 공정과, 서로 적층된 상태로 소잉된 반도체 칩을 부재에 실장하는 공정과, 부재를 반도체 칩의 사방측면과 상면쪽으로 밀착되도록 절곡하는 공정등으로 이루어진 구조의 반도체 패키지 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1은 본 발명에 따른 반도체 패키지의 일실시예와 그 제조방법을 순서대로 나타내는 도면,
도 2는 도 1의 반도체 패키지를 4개 이상으로 적층 부착한 상태를 나타내는 단면도,
도 3은 본 발명에 따른 반도체 패키지의 다른 실시예와 그 제조방법을 순서대로 나타내는 도면,
도 4는 본 발명에 따른 반도체 패키지의 또 다른 실시예와 그 제조방법을 순서대로 나타내는 도면,
도 5는 도 3과 도 4의 반도체 패키지를 단면했을때 동일하게 보여지는 단면도로서, 반도체 패키지를 4개 이상으로 적층 부착한 상태를 나타내는 단면도,
도 6은 본 발명에 따른 반도체 패키지의 또 다른 실시예와 그 제조방법을 순서대로 나타내는 도면,
도 7은 도 6의 반도체 패키지를 4개 이상으로 적층 부착한 상태를 나타내는 단면도,
도 8은 본 발명에 따른 반도체 패키지의 또 다른 실시예와 그 제조방법을 순서대로 나타내는 도면,
도 9는 도 8의 반도체 패키지를 4개 이상 적층 부착한 상태를 나타내는 단면도,
도 10은 본 발명에 따른 반도체 패키지의 또 다른 실시예와 그 제조방법을 순서대로 나타내는 도면,
도 11은 도 10의 반도체 패키지를 4개 이상 적층 부착한 상태를 나타내는 단면도,
도 12는 본 발명에 따른 반도체 패키지의 또 다른 실시예와 그 제조방법을 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 칩 12 : 웨이퍼
14 : 리드프레임 16 : 수지
18 : 범프 20 : 절곡용 커팅부
22 : 필름부재 24 : 리드
26 : 칩탑재판 28 : 타이바
30 : 전도성패턴 32 : 접착테이프
34 : 커버코트 36 : 인출단자
100,200,300,400,500,600,700 : 반도체 패키지
이하, 첨부도면을 참조로 본 발명을 상세하게 설명하면 다음과 같다.
본 발명의 반도체 패키지는 서로 적층된 반도체 칩(10)과, 이 반도체 칩(10)이 실장되는 부재(14,22)를 포함하는 구조의 반도체 패키지에 있어서, 상기 서로 부착된 반도체 칩(10)의 사방 측면과 상하 테두리면에 상기 부재(14,22)를 밀착되게 절곡시켜 이루어진 것을 특징으로 한다.
본 발명의 바람직한 구현예로서, 상기 서로 적층된 반도체 칩(10)의 상하 노출면에는 부재(14)의 두께와 동일한 두께로 수지(16)가 몰딩된다.
본 발명의 보다 바람직한 구현예로서, 상기 서로 적층된 반도체 칩(10)의 사방 측면을 싸고 있는 부재(14)의 외측면에도 수지(16)가 몰딩된다.
상기 서로 적층된 반도체 칩(10)의 상면 및 하면 테두리의 본딩패드와, 이를 감싸며 접촉되는 부재(14,22)의 접지단자는 전도성의 범프(18)에 의하여 부착된다.
상기 서로 적층된 반도체 칩(10)의 사방 모서리부위와 접하게 되는 리드프레임 부재(14)의 부위는 용이하게 절곡되도록 절곡용 커팅부(20)가 형성된다.
상기 반도체 패키지는 외부로 노출된 부재(14)면을 서로 접촉되도록 하여 4개 이상으로 적층 부착하여 사용할 수 있다.
본 발명의 반도체 패키지 제조방법은 동일한 크기의 웨이퍼(12)를 접착수단으로 부착하는 공정과; 서로 적층된 웨이퍼(12)를 개개의 적층된 칩이 되도록 소잉하는 공정과; 서로 적층된 상태로 소잉된 반도체 칩(10)을 칩탑재판이 없는 리드프레임 부재(14)의 리드(24)의 안쪽단에 실장하는 공정과; 상기 리드프레임(14)의 리드 바깥쪽단을 절단하여 상기 반도체 칩(10)의 사방 측면으로 1차 절곡하는 동시에 반도체 칩(10)의 상면의 본딩패드에 부착되게 2차 절곡하는 공정으로 이루어진 것을 특징으로 한다.
특히, 상기 리드프레임(14)의 절곡 공정후, 외부로 노출된 반도체 칩(10)의 상하 중앙면을 리드프레임(14)의 두께만큼 수지(16)로 몰딩하는 공정이 진행되는 것을 특징으로 한다.
또한, 상기 서로 적층된 반도체 칩(10)의 상면 및 하면 테두리, 또는 리드프레임(14)의 리드(24)에 전도성의 범프(18)를 형성하여, 절곡된 리드(24)와 반도체 칩(10)의 본딩패드가 전도성의 범프(18)에 의하여 부착되도록 한 것을 특징으로 한다.
본 발명의 다른 반도체 패키지 제조방법은 동일한 크기의 웨이퍼(12)를 접착수단으로 부착하는 공정과; 서로 적층된 웨이퍼(12)를 개개의 적층된 칩이 되도록 소잉하는 공정과; 서로 적층된 상태로 소잉된 반도체 칩(10)을 리드프레임(14)의 칩탑재판(26)과 리드(24)의 안쪽단에 동시에 밀착되게 실장하는 공정과; 상기리드(24)의 바깥쪽단을 리드프레임(14)으로부터 절단하여 상기 반도체 칩(10)의 사방 측면으로 1차 절곡하는 동시에 반도체 칩(10)의 상면의 본딩패드에 부착되게 2차 절곡하는 공정과; 상기 반도체 칩의 상하면과 사방측면에 리드(24)의 두께만큼 수지(16)로 몰딩하는 공정과; 상기 리드프레임(14)과 칩탑재판(26)을 연결하고 있는 타이바(28)를 잘라내는 공정으로 이루어진 것을 특징으로 한다.
본 발명의 또 다른 반도체 패키지 제조방법은 동일한 크기의 웨이퍼(12)를 접착수단으로 부착하는 공정과; 서로 적층된 웨이퍼(12)를 개개의 적층된 칩이 되도록 소잉하는 공정과; 서로 적층된 상태로 소잉된 반도체 칩(10)을 스트립 형태의 필름부재(22)의 칩탑재영역에 실장하는 공정과; 상기 필름부재(22)의 바깥쪽단을 상기 반도체 칩(10)의 사방 측면으로 1차 절곡하는 동시에 필름부재(22)의 전도성패턴(30)과 반도체 칩(10)의 본딩패드가 닿도록 반도체 칩(10)의 상면으로 2차 절곡하는 공정으로 이루어진 것을 특징으로 한다.
여기서 본 발명을 실시예로서, 첨부한 도면을 참조로 더욱 상세하게 설명하면 다음과 같다.
첨부한 도 1은 본 발명에 따른 반도체 패키지와 그 제조방법을 나타내는 단면도로서, 먼저 동일한 크기의 웨이퍼(12)를 접착수단을 사용하여 서로 적층 부착하는 공정을 진행한 다음, 서로 적층된 개개의 반도체 칩(10)이 되도록 상기 적층 부착된 웨이퍼(12)를 소잉하는 공정을 진행하게 된다.
다음으로, 상기 적층 부착된 상태의 반도체 칩(10)을 칩탑재판이 없는 리드프레임(14)의 리드(24)의 안쪽단에 걸쳐지게 실장시키는 바, 상기 리드프레임(14)은 다수의 반도체 패키지 영역이 길이방향으로 형성된 스트립 형태이다.
이어서, 상기 리드프레임(14)의 리드(24) 바깥쪽단을 리드프레임으로부터 절단하여, 반도체 칩(10)의 측면에 밀착되도록 1차로 절곡시키고, 다시 반도체 칩(10)의 상면 테두리면에 형성된 본딩패드에 밀착되도록 2차로 절곡시키는 공정을 진행함으로써, 첨부한 도 1에 도시한 반도체 패키지(100)가 완성된다.
여기서 본 발명에 따른 반도체 패키지의 다른 실시예를 첨부한 도 3을 참조로 설명하면 다음과 같다.
첨부한 도 1의 반도체 패키지(100)에서 상기 반도체 칩(10)의 상하 중앙면은 외부로 노출되어 있는 바, 각각 반도체 칩(10)의 상하 테두리면을 감싸고 있는 리드(24)의 두께만큼 상기 노출된 반도체 칩(10)의 상하 중앙면을 수지(16)로 몰딩함으로써, 첨부한 도 3의 반도체 패키지(200)가 완성된다.
한편, 상기 반도체 패키지(200)의 사방 측면도 리드(24)에 의하여 감싸여 있는 바, 리드(24)의 각 사이로 노출된 반도체 칩(10)의 사방 측면도 수지(16)로 몰딩함으로써, 첨부한 도 4에 도시한 바와 같은 반도체 패키지(300)가 완성된다.
또한, 리드(24)의 고정력을 향상시키기 위한 구조로서, 리드의 측면을 보이지 않게 몰딩함으로써, 첨부한 도 6에 도시한 바와 같은 반도체 패키지(400)가 완성된다.
또한, 첨부한 도 2,5,7에 도시한 바와 같이, 본 발명에 따른 반도체 패키지(100,200,300,400)는 4개 이상으로 적층 부착하여 사용할 수 있는데, 각 반도체패키지의 접지를 위하여 상하면으로 노출된 각 리드(24)면이 서로 접촉되게 적층 부착하여 사용하게 된다.
여기서 도 8을 참조로 본 발명에 따른 반도체 패키지(500)의 또 다른 실시예를 설명하면 다음과 같다.
서로 동일한 크기의 웨이퍼(12)를 접착수단으로 적층되게 부착한 후, 적층된 웨이퍼(12)의 상하면, 즉 각각의 반도체 칩(10)에 전도성의 범프(18)를 형성하고, 다음으로 개개의 적층된 반도체 칩(10)이 되도록 상기 적층된 웨이퍼(12)를 소잉하게 된다.
다음으로, 상기 반도체 칩(10)이 실장되는 리드프레임(14)을 구비하게 되는데, 상기 리드프레임(14)의 각 리드(24)에는 후술하는 절곡공정을 용이하게 진행하기 위하여 각 절곡되는 부위에 오목한 커팅부(20)가 형성된다.
따라서, 상기 반도체 칩(10)을 저면의 본딩패드가 밀착되게 리드(24)의 안쪽단에 실장하고, 리드(24)의 바깥쪽단을 리드프레임(14)으로부터 절단하여, 반도체 칩(10)의 사방 측면에 밀착되게 커팅부(20)를 중심으로 1차 절곡시키고, 반도체 칩(10)의 상하 테두리면에 형성된 본딩패드에 밀착되게 또 다른 커팅부(20)를 중심으로 2차 절곡시킴으로써, 도 8의 반도체 패키지(500)가 달성된다.
이때, 상기 적층된 반도체 칩(10)의 상하면에 형성된 범프(16)는 절곡된 리드(24)의 상하단과 접촉 부착되어, 칩의 신호를 외부리드로 전달할 수 있게 된다.
한편, 상기 웨이퍼(12) 상태에서 범프(18)를 형성하지 않고, 리드(24)에 범프(18)를 형성하여, 반도체 칩(10)에 리드(24)를 상기와 같이 절곡함으로써, 같은 구조의 반도체 패키지가 완성된다.
여기서 도 10을 참조로 본 발명의 다른 실시예로서의 반도체 패키지를 설명한다.
먼저, 상기와 같이 동일한 크기의 웨이퍼(12)를 접착수단으로 부착하여 개개의 적층된 칩이 되도록 소잉한다.
이어서, 상기 적층된 상태로 소잉된 반도체 칩(10)을 리드프레임(14)에 실장하는 바, 상술한 바와 달리 칩탑재판(26)이 있는 구조의 리드프레임을 이용한 것으로서, 상기 반도체 칩(10)을 칩탑재판(26)과 리드(24)의 안쪽단에 동시에 밀착되게 실장하고, 상기 리드(24)의 바깥쪽단을 리드프레임(14)으로부터 절단한다.
다음으로, 상기 반도체 칩(10)의 사방 측면으로 리드(24)의 바깥쪽단을 1차 절곡하는 동시에 반도체 칩(10)의 상면의 본딩패드에 부착되게 2차 절곡한다.
다음으로, 상기 반도체 칩의 상하면과 사방측면에 리드(24)의 두께만큼 수지(16)로 몰딩하고, 몰딩된 수지의 외부로 돌출된 상기 리드프레임(14)과 칩탑재판(26)을 연결하고 있는 타이바(28)를 잘라냄으로써, 도 10의 반도체 패키지(600)가 달성된다.
이때, 상기 반도체 패키지(600)는 저면에 반도체 칩과 밀착된 상태의 칩탑재판(26)이 노출된 상태로서, 칩에서 발생하는 열을 외부로 용이하게 방출하는 역할을 하게 된다.
여기서, 첨부한 도 12를 참조로 본 발명의 또 다른 반도체 패키지를 설명하면 다음과 같다.
상기 반도체 패키지(700)는 중간의 전도성패턴을 중심으로 상면에는 접착테이프(32)가 부착되어 있고, 저면에는 커버코트층(34)이 형성된 필름부재(22)를 이용한 패키지로서, 먼저 상술한 바와 같이 동일한 크기의 웨이퍼(12)를 접착수단으로 부착하는 동시에 소잉하여 개개의 적층된 칩을 구비한다.
다음으로, 상기 반도체 칩(10)을 상기 필름부재(22)의 칩탑재영역에 실장한 다음, 필름부재(22)의 바깥쪽단을 상기 반도체 칩(10)의 사방 측면으로 1차 절곡하는 동시에 반도체 칩(10)의 상면으로 2차 절곡함으로써, 접착테이프(32)에 의하여 부착된다.
이때, 필름부재(22)의 전도성패턴(30)과 반도체 칩(10)의 본딩패드는 서로 접촉된 상태가 되고, 필름부재(22)의 저면에 형성된 커버코트(34)의 노출부위, 즉 전도성패턴(30)에는 솔더볼과 같은 인출단자(36)가 부착되어, 도 12의 반도체 패키지가(700)가 달성된다.
이상에서 본 바와 같이, 본 발명에 따른 반도체 패키지와 그 제조방법에 의하면 반도체 칩의 재료가 되는 웨이퍼를 적층하여 개개의 칩으로 소잉하고, 소잉된 칩을 부재에 실장한 후, 부재를 칩에 밀착되게 절곡하여 반도체 패키지를 제조할 수 있도록 함으로써, 반도체 칩이 웨이퍼 상태에서 미리 적층 부착되는 공정이 진행되기 때문에 고집적화를 실현하는 동시에 보다 경박단소화로 제조되어 마더보드 실장시 실장면적을 줄일 수 있고, 제조원가를 줄일 수 있는 장점이 있다.

Claims (11)

  1. 서로 적층된 반도체 칩(10)과, 이 반도체 칩(10)이 실장되는 부재(14,22)를 포함하는 구조의 반도체 패키지에 있어서,
    상기 서로 부착된 반도체 칩(10)의 사방 측면과 상하 테두리면에 상기 부재(14,22)를 밀착되게 절곡시켜 이루어진 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 서로 적층된 반도체 칩(10)의 상하 노출면에는 부재(14)의 두께와 동일한 두께로 수지(16)가 몰딩된 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서, 상기 서로 적층된 반도체 칩(10)의 사방 측면을 싸고 있는 부재(14)의 외측면 사이도 수지(16)가 몰딩된 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서, 상기 서로 적층된 반도체 칩(10)의 상면 및 하면 테두리의 본딩패드와, 이를 감싸며 접촉되는 부재(14,22)의 접지단자는 전도성의범프(18)에 의하여 부착된 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 서로 적층된 반도체 칩(10)의 사방 모서리부위와 접하게 되는 리드프레임 부재(14)의 부위는 용이하게 절곡되도록 절곡용 커팅부(20)가 형성된 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서, 상기 반도체 패키지는 외부로 노출된 부재(14)의 접지단자면을 서로 접촉되도록 하여 4개 이상으로 적층 부착하여 사용할 수 있는 것을 특징으로 하는 반도체 패키지.
  7. 동일한 크기의 웨이퍼(12)를 접착수단으로 부착하는 공정과; 서로 적층된 웨이퍼(12)를 개개의 적층된 칩이 되도록 소잉하는 공정과; 서로 적층된 상태로 소잉된 반도체 칩(10)을 칩탑재판이 없는 리드프레임 부재(14)의 리드(24)의 안쪽단에 실장하는 공정과; 상기 리드프레임(14)의 리드 바깥쪽단을 절단하여 상기 반도체 칩(10)의 사방 측면으로 1차 절곡하는 동시에 반도체 칩(10)의 상면의 본딩패드에 부착되게 2차 절곡하는 공정으로 이루어진 것을 특징으로 반도체 패키지 제조방법.
  8. 제 7 항에 있어서, 상기 리드프레임(14)의 절곡 공정후, 외부로 노출된 반도체 칩(10)의 상하 중앙면을 리드프레임(14)의 두께만큼 수지(16)로 몰딩하는 공정이 진행되는 것을 특징으로 하는 반도체 패키지 제조방법.
  9. 제 7 항에 있어서, 상기 서로 적층된 반도체 칩(10)의 상면 및 하면 테두리, 또는 리드프레임(14)의 리드(24)에 전도성의 범프(18)를 형성하여, 절곡된 리드(24)와 반도체 칩(10)의 본딩패드가 전도성의 범프(18)에 의하여 부착되도록 한 것을 특징으로 하는 반도체 패키지 제조방법.
  10. 동일한 크기의 웨이퍼(12)를 접착수단으로 부착하는 공정과; 서로 적층된 웨이퍼(12)를 개개의 적층된 칩이 되도록 소잉하는 공정과; 서로 적층된 상태로 소잉된 반도체 칩(10)을 리드프레임(14)의 칩탑재판(26)과 리드(24)의 안쪽단에 동시에 밀착되게 실장하는 공정과; 상기 리드(24)의 바깥쪽단을 리드프레임(14)으로부터 절단하여 상기 반도체 칩(10)의 사방 측면으로 1차 절곡하는 동시에 반도체 칩(10)의 상면의 본딩패드에 부착되게 2차 절곡하는 공정과; 상기 반도체 칩의 상하면과 사방측면에 리드(24)의 두께만큼 수지(16)로 몰딩하는 공정과; 상기 리드프레임(14)과 칩탑재판(26)을 연결하고 있는 타이바(28)를 잘라내는 공정으로이루어진 것을 특징으로 하는 반도체 패키지 제조방법.
  11. 동일한 크기의 웨이퍼(12)를 접착수단으로 부착하는 공정과; 서로 적층된 웨이퍼(12)를 개개의 적층된 칩이 되도록 소잉하는 공정과; 서로 적층된 상태로 소잉된 반도체 칩(10)을 스트립 형태의 필름부재(22)의 칩탑재영역에 실장하는 공정과; 상기 필름부재(22)의 바깥쪽단을 상기 반도체 칩(10)의 사방 측면으로 1차 절곡하는 동시에 필름부재(22)의 전도성패턴과 반도체 칩(10)의 본딩패드가 닿도록 반도체 칩(10)의 상면으로 2차 절곡하는 공정으로 이루어진 것을 특징으로 하는 반도체 패키지 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03173167A (ja) * 1989-12-01 1991-07-26 Hitachi Ltd 面実装パッケージ半導体装置及びその実装方法
KR19980063639U (ko) * 1997-04-18 1998-11-25 김영환 스택 패키지
KR100214463B1 (ko) * 1995-12-06 1999-08-02 구본준 클립형 리드프레임과 이를 사용한 패키지의 제조방법
KR19990084443A (ko) * 1998-05-06 1999-12-06 김영환 초고집적회로 비·엘·피 스택 및 그 제조방법
JP2000040784A (ja) * 1998-07-24 2000-02-08 Fujitsu Ltd 半導体装置及び半導体装置ユニット及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03173167A (ja) * 1989-12-01 1991-07-26 Hitachi Ltd 面実装パッケージ半導体装置及びその実装方法
KR100214463B1 (ko) * 1995-12-06 1999-08-02 구본준 클립형 리드프레임과 이를 사용한 패키지의 제조방법
KR19980063639U (ko) * 1997-04-18 1998-11-25 김영환 스택 패키지
KR19990084443A (ko) * 1998-05-06 1999-12-06 김영환 초고집적회로 비·엘·피 스택 및 그 제조방법
JP2000040784A (ja) * 1998-07-24 2000-02-08 Fujitsu Ltd 半導体装置及び半導体装置ユニット及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9653430B2 (en) 2014-12-01 2017-05-16 Samsung Electronics Co., Ltd. Semiconductor devices having stacked structures and methods for fabricating the same

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