JP2000040784A - 半導体装置及び半導体装置ユニット及びその製造方法 - Google Patents
半導体装置及び半導体装置ユニット及びその製造方法Info
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 313
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 41
- 239000011347 resin Substances 0.000 claims abstract description 52
- 229920005989 resin Polymers 0.000 claims abstract description 52
- 238000005520 cutting process Methods 0.000 claims description 56
- 238000000034 method Methods 0.000 claims description 10
- 238000005304 joining Methods 0.000 claims description 3
- 238000010030 laminating Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 12
- 239000000463 material Substances 0.000 description 9
- 229910000679 solder Inorganic materials 0.000 description 6
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 238000003475 lamination Methods 0.000 description 3
- 238000005452 bending Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101001024616 Homo sapiens Neuroblastoma breakpoint family member 9 Proteins 0.000 description 1
- 229910052779 Neodymium Inorganic materials 0.000 description 1
- 102100037013 Neuroblastoma breakpoint family member 9 Human genes 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 239000010979 ruby Substances 0.000 description 1
- 229910001750 ruby Inorganic materials 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
- H01L23/49551—Cross section geometry characterised by bent parts
- H01L23/49555—Cross section geometry characterised by bent parts the bent parts being the outer leads
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
- H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
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- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
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- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1029—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being a lead frame
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- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
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- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
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- H01L2924/1815—Shape
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Abstract
装置及び半導体装置ユニット及びその製造方法に関し、
製造工程及び製品管理の簡単化を図る。 【解決手段】半導体チップ21と、インナーリード部2
4aと樹脂パッケージ27の外部に延出したアウターリ
ード部24bとを有する複数のリード24と、半導体チ
ップ21とリード24とを電気的に接続するワイヤ25
を具備し、アウターリード部24bを樹脂パッケージ2
7の外形に沿って折曲することにより第1乃至第3の端
子部24b-1〜24b-3を形成した半導体装置20Aを
スタックして半導体装置ユニット40Aを構成する。か
つ、半導体装置20Aに設けられた複数のリード或いは
ワイヤの内、少なくともひとつが切断され、半導体チッ
プ21との電気的接続が断たれた構成とする。
Description
体装置ユニット及びその製造方法に係り、特に積層化す
ることにより高密度実装を図る半導体装置及び半導体装
置ユニット及びその製造方法に関する。近年の電子機器
の小型化、高速化,更には高機能化に伴い、これに用い
られる半導体装置についても同様の要求がある。
要求に加え、半導体装置を実装基板に実装する時の実装
効率の改善も望まれている。そこで、リードを実装基板
の表面で接続する表面実装型の半導体装置が現在主流を
なしているが、更に実装効率の向上を図るため、複数個
の半導体装置を積層した構造の半導体装置ユニットが提
案されている。
図であり、図2は図1におけるA−A線に沿う断面図で
ある。この半導体装置1は、本出願人が先に提案した半
導体装置であり、特開昭63−15453号公報、或い
は特開昭63−15451号公報に開示されたものであ
る。
(半導体チップ)2、この半導体チップ2を封止する樹
脂パッケージ3、夫々の一端部4aが半導体チップ2と
ワイヤ5により接続されると共に他端側がパッケージ3
の底面3aに露出して外部端子6を形成するリード4、
半導体チップ2が搭載されるステージ7等により構成さ
れている。即ち、半導体装置1では、リード4の外部端
子6を除く他の部分はパッケージ3内に封止された構成
とされている。
ド4の内、外部端子6となる部分が樹脂パッケージ3の
底面3aに露出した構成となるため、リード4のパッケ
ージ3より側方への張り出し量を短くでき、これにより
実装密度の向上を図ることができる。また、リードの張
り出し部の曲げ加工が不要であり、この曲げ加工用の金
型も不要となり、製造コストの低減を図ることができる
等の種々の効果を奏するものである。
2に示されるように、半導体チップ2の側部にリード4
のワイヤ接続される端部4aが位置する構成とされてい
たため、パッケージ3が大型化してしまい半導体装置1
の十分な小型化ができないという問題点があった。即
ち、半導体装置の大きさとしては、理想的には略半導体
チップの大きさと同一程度まで小型化するのが望ましい
が、上記従来の半導体装置1では、半導体チップ2に対
してパッケージ3の大きさが倍以上に大きくなってしま
う。
しうる半導体装置として、特開平6−132453号
「半導体装置及びその製造方法」を提案した。図3は、
上記出願に係る半導体装置を示している。同図に示す半
導体装置10Aは、半導体チップ11と、この半導体チ
ップ11を封止する樹脂パッケージ17と、夫々の内側
端部14aが半導体チップ11と電気的に接続されると
共に、外側端部がパッケージ17の底面17aに露出し
て外部端子16を形成し、この外部端子16を除く他の
部分はパッケージ17に封止された構成の複数のリード
14とを具備している。そして、上記複数のリード14
をパッケージ17内で高さ方向に対し、その一部或いは
全部が半導体チップ11と重なり合う構成としたことを
特徴としている。
より、複数のリード14はパッケージ17内で高さ方向
に対し、その一部或いは全部が半導体チップ11と重な
り合った構成となるため、図1及び図2に示した半導体
装置1に比べて、この重なり合っている部分(図中、矢
印L1で示す)の面積だけ半導体装置10Aの小型化を
図ることができる。尚、図3において、12はステージ
を、13は電極パッドを、また15はワイヤを夫々示し
ている。
うために、半導体装置を上下方向に三次元的に積層(ス
タック)して実装することが行われるようになってきて
いる。しかるに、図3に示す半導体装置10Aでは、こ
れを上下方向に積層して実装することができず、更なる
高密度実装化(即ち三次元的実装)を行うことができな
いという問題点がある。
89号「半導体装置及び半導体装置ユニット」を提案し
た。図4は、上記出願に係る半導体装置を示している。
同図に示す半導体装置10Bは、インナーリード部18
a及びアウターリード部18bよりなるリード18を具
備しており、このアウターリード部18bを樹脂パッケ
ージ17の外側に延出させると共に、このアウターリー
ド部18bを樹脂パッケージ17の外形に沿って折曲す
ることにより、第1乃至第3の端子部18b-1〜18b
-3を形成したことを特徴とするものである。
18b-1は樹脂パッケージ17の上面に位置し、また第
2の端子部18b-2は樹脂パッケージ17の下面に位置
する構成となる。よって、図5及び図6に示すように、
複数(図5に示す例では2個,図6に示す例では4個)
の半導体装置10Bを積層(スタック)した構造の半導
体装置ユニット19A,19Bを実現することができ
る。この半導体装置ユニット19A,19Bによれば、
更なる高密度実装化を実現することができる。
導体装置10Bをスタックした構造の半導体装置ユニッ
ト19Aでは、全ての半導体装置10を常に同時に動作
させることは少ない。特に半導体装置10Bがメモリ装
置の場合には、スタックされた半導体装置10Bを選択
的に動作させる必要が生じる。このため、半導体装置1
0Bには、チップセレクト端子が設けられており、この
チップセレクト端子にチップセレクト信号が入力された
際、当該半導体装置10Bが動作するよう構成されてい
る。
レクト信号をチップセレクト端子に供給するためのリー
ド(以下、チップセレクト用リードという)が設けられ
ている。以下、従来のチップセレクト用リードの構成に
ついて、図7及び図8を用いて説明する。尚、図7及び
図8では、2個の半導体装置10C,10Dをスタック
する構成を例に挙げて説明する。
C,10Dを示している。尚、図示の便宜上、樹脂パッ
ケージ17は一点鎖線で示している。同図に示す半導体
装置10C,10Dは、夫々8本のリード18を有して
おり、この内2本がチップセレクト用リードとして用い
られている。このチップセレクト用リードは、各半導体
装置に対し、積層数と同数配設される。
符号18A-1,18B-1で示すリードがチップセレクト
用リードであり、また図7(B)に示す半導体装置10
Dでは符号18A-2,18B-2がチップセレクト用リー
ドである。図8に示すように、半導体装置10C,10
Dがスタックされた状態で、半導体装置10Cのチップ
セレクト用リード18A-1は半導体装置10Dのチップ
セレクト用リード18A-2と接続され、また半導体装置
10Cのチップセレクト用リード18B-1は半導体装置
10Dのチップセレクト用リード18B-2と接続され
る。
ッド13が設けられているが、図7に示す例では、符号
13A-1,13A-2で示す電極パッドがチップセレクト
端子とされている。尚、以下の説明では、接続されたチ
ップセレクト用リード18A-1とチップセレクト用リー
ド18A-2を総称する時はチップセレクト用リード18
Aというものとし、接続されたチップセレクト用リード
18B-1とチップセレクト用リード18B-2を総称する
時はチップセレクト用リード18Bというものとする。
ける電極パッド13A-1, 13A-2と各チップセレクト
用リード18A-1,18B-1,18A-2,18B-2との
接続構造に注目する。図7(A)に示す半導体装置10
Cは、ワイヤ15によりチップセレクト端子13A-1と
チップセレクト用リード18B-1とが接続されており、
チップセレクト用リード18A-1は何れの電極パッド1
3とも接続されないフリーな状態となっている。また、
図7(B)に示す半導体装置10Dでは、ワイヤ15に
よりチップセレクト端子13A-2とチップセレクト用リ
ード18A-2が接続されており、チップセレクト用リー
ド18B-2は何れの電極パッド13とも接続されないフ
リーな状態となっている。
C,10Dをスタックした半導体装置ユニット19Cに
おいて、チップセレクト信号が各半導体チップ11に供
給される構成について図8を用いて説明する。図8
(A)はチップセレクト用リード18Aと半導体チップ
11の接続構造を示しており、また図8(B)はチップ
セレクト用リード18Bと半導体チップ11の接続構造
を示している。
ト用リード18Aと半導体チップ11の接続構造に注目
すると、下部に位置する半導体装置10Cのチップセレ
クト用リード18A-1は、前記のように何れの電極パッ
ド13とも接続されないフリーな状態となっている。こ
のため、チップセレクト信号をチップセレクト用リード
18Aに供給した場合、チップセレクト信号は上部に位
置する半導体装置10Dのチップセレクト端子13A-2
に供給され、よって上部に位置する半導体装置10Dが
作動する。
ト用リード18Bと半導体チップ11の接続構造に注目
すると、上部に位置する半導体装置10Dのチップセレ
クト用リード18B-2は、前記のように何れの電極パッ
ド13とも接続されないフリーな状態となっている。こ
のため、チップセレクト信号をチップセレクト用リード
18Bに供給した場合、チップセレクト信号は下部に位
置する半導体装置10Cのチップセレクト端子13A-1
に供給され、よって下部に位置する半導体装置10Cが
作動する。
クト用リード18A或いはチップセレクト用リード18
Bに選択的に供給することにより、半導体装置10C,
10Dを選択的に動作させることができる。ところが上
記の構成では、半導体装置10C,10Dを製造する段
階で、具体的にはワイヤ15を配設するワイヤボンディ
ング工程において、予めワイヤ15を所定のチップセレ
クト用リード18A-1,18B-1,18A-2,18B-2
に選択的に接続しておく必要がある。
る半導体装置の製造段階において、異なる構成の半導体
装置10C,10Dを夫々別個に製造しておく必要が生
じ、よって半導体装置の製造が複雑となり、これに伴い
製品コストが上昇してしまうという問題点があった。ま
た、ワイヤ15の接続構造によっては、スタック用とし
てしか使用できない半導体装置が発生し、生産性に無駄
が発生するという問題点もある。
10C,10Dの構成が異なっているため、スタックを
行なうまで間、半導体装置10Cと半導体装置10Dと
を別個に製品管理する必要が生じ、この管理が面倒であ
るという問題点もあった。本発明は上記の点に鑑みてな
されたものであり、製造工程及び製品管理の簡単化を図
りうる半導体装置及び半導体装置ユニット及びその製造
方法を提供することを目的とする。
段を講じることにより解決することができる。請求項1
記載の発明は、樹脂パッケージ内に封止された半導体チ
ップと、前記半導体チップに接続されるインナーリード
部と前記樹脂パッケージの外部に延出したアウターリー
ド部とを有する複数のリードと、前記半導体チップと前
記リードとを電気的に接続する接続手段とを具備し、前
記アウターリード部を前記樹脂パッケージの外形に沿っ
て折曲することにより前記アウターリード部を前記樹脂
パッケージの第1の面に引き出し、このアウターリード
部が前記樹脂パッケージの前記第1の面と対向する第2
の面に第1の端子部を形成すると共に前記樹脂パッケー
ジの第1の面に第2の端子部を形成するよう構成された
半導体装置であって、複数の前記リードの内少なくとも
ひとつが切断され、前記半導体チップとの電気的接続が
断たれた構成とされていることを特徴とするものであ
る。
ージ内に封止された半導体チップと、前記半導体チップ
に接続されるインナーリード部と前記樹脂パッケージの
外部に延出したアウターリード部とを有する複数のリー
ドと、前記半導体チップと前記リードとを電気的に接続
する接続手段とを具備し、前記アウターリード部を前記
樹脂パッケージの外形に沿って折曲することにより前記
アウターリード部を前記樹脂パッケージの第1の面に引
き出し、このアウターリード部が前記樹脂パッケージの
前記第1の面と対向する第2の面に第1の端子部を形成
すると共に前記樹脂パッケージの第1の面に第2の端子
部を形成するよう構成された半導体装置であって、複数
配設される前記接続手段の内少なくともひとつが切断さ
れ、前記半導体チップとの電気的接続が断たれた構成と
されていることを特徴とするものである。
2記載の半導体装置において、前記接続手段としてワイ
ヤを用いたことを特徴とするものである。また、請求項
4記載の発明は、前記請求項1乃至3のいずれかに記載
の半導体装置において、前記切断された前記リード或い
は前記接続手段は、前記半導体チップのチップセレクト
端子と接続されていたものであることを特徴とするもの
である。
置ユニットは、前記請求項1乃至4のいずれかに記載の
半導体装置を複数個上下方向に積層した構造を有し、上
記複数個積層した状態にある一対の対向する半導体装置
の接合部において、一方の半導体装置の第1の端子部
が、他方の半導体装置の第2の端子部と接続される構成
としたことを特徴とするものである。
置ユニットの製造方法は、樹脂パッケージ内に封止され
た半導体チップと、この半導体チップに接続されるイン
ナーリード部と前記樹脂パッケージの外周に沿って延出
したアウターリード部とを有する複数のリードと、前記
半導体チップと前記リードとを電気的に接続する接続手
段とを具備する半導体装置に対し、前記リード或いは前
記接続手段の少なくとも一方を切断手段を用いて選択的
に切断する切断工程と、前記半導体装置の外部接続端子
として機能する部位に接合材を配設する接合材配設工程
と、前記接合材が配設された前記半導体装置を複数個積
層する積層工程と、前記接合材により隣接する前記各半
導体装置同志を電気的及び機械的に接合する接合工程と
を具備することを特徴とするものである。
6記載の半導体装置ユニットの製造方法において、前記
切断手段としてレーザー装置を用いたことを特徴とする
ものである。上記の各手段は、下記のように作用する。
請求項1記載の発明によれば、上記の如く折曲された複
数のリードの内少なくともひとつを切断し、半導体チッ
プとの電気的接続が断たれた構成としたことにより、こ
の半導体装置をスタック(積層)した場合には、切断さ
れたリードは単に当該半導体装置の上下に配設される半
導体装置を電気的に接続する接続配線として機能するこ
ととなる。よって、切断位置を適宜選定しておくことに
より、複数の半導体装置をスタックした際、各リードを
介して任意の半導体装置の電極パッドに信号を供給する
ことが可能となる。
よれば、複数配設される接続手段(ワイヤ)の内少なく
ともひとつを切断し、半導体チップとの電気的接続が断
たれた構成としたことにより、この半導体装置をスタッ
ク(積層)した場合には、切断された接続手段と接続し
たリードは単に当該半導体装置の上下に配設される半導
体装置を電気的に接続する接続配線として機能すること
となる。よって、切断位置を適宜選定しておくことによ
り、複数の半導体装置をスタックした際、各リードを介
して任意の半導体装置の電極パッドに信号を供給するこ
とが可能となる。
するリード或いは接続手段を半導体チップのチップセレ
クト端子と接続されていたものに選定したことにより、
複数の半導体装置をスタックした際に、任意の半導体装
置(半導体チップ)を選択的に動作させることが可能と
なる。また、請求項5記載の発明によれば、請求項1乃
至4のいずれかに記載の半導体装置を複数個上下方向に
積層(スタック)し、かつ複数個積層した状態にある一
対の対向する半導体装置の接合部において、一方の半導
体装置の第1の端子部が他方の半導体装置の第2の端子
部と接続される構成としたことにより、容易に半導体装
置の積層体を形成することができ、半導体装置の実装密
度を向上させることができる。
リード或いは接続手段は、所定位置で切断されているた
め、スタック時に上下に接続される各リードを介して任
意の半導体装置の電極パッドに信号を供給することが可
能となる。また、請求項6記載の発明によれば、切断工
程では、既に製造が完了している半導体装置に、切断手
段を用いてリード或いは接続手段を切断する処理を行な
う。よって、半導体装置を製造する工程においては、積
層される個々の半導体装置は同一構成であり、この切断
工程を実施することにより個々の半導体装置は積層可能
な構成に加工される。
スタックされる半導体装置を別個に製造する必要はなく
なり、製造工程の簡単化を図ることができる。また、半
導体装置の製造完了後、切断工程実施前までの半導体装
置の製品管理も、スタックされる半導体装置は全て同一
構成であるため別個に管理する必要はなく、製品管理の
簡単化を図ることができる。
手段としてレーザー装置を用いたことにより、製造され
た半導体装置に対して容易にリード或いは接続手段を切
断する処理を行なうことができる。また、レーザの波長
を適宜選定することにより、樹脂パッケージに損傷を与
えることなく、リード或いは接続手段のみを切断するこ
とができる。
図面と共に説明する。図9は本発明の第1実施例である
半導体装置20Aの断面図である。同図において、21
は半導体チップであり、ステージ22に固着されてい
る。また、この半導体チップ21に設けられている電極
パッド23は、チップ上面の中央位置に長手方向に沿っ
て形成されており、その中にはチップセレクト端子23
aが含まれている。
あり、その内側に形成されたインナーリード部24aと
半導体チップ21に形成された電極パッド23とはワイ
ヤ25により接続されている。またリード24は、上記
のインナーリード部24aと一体的に連続してアウター
リード部24bを形成しており、このアウターリード部
24bは第1乃至第3の端子部24b-1〜24b-3から
構成されている。
であり、その内部に半導体チップ21,ワイヤ25,リ
ード24のインナーリード部24aは封止され保護され
る。また、上記したリード24の内、アウターリード部
24bは樹脂パッケージ27の外部に延出するよう構成
されている。また、樹脂パッケージ27より延出したア
ウターリード部24bは、2回折曲されることにより第
1の端子部24b-1,第2の端子部24b-2,及び第3
の端子部24b-3を形成している。
7の上面(第2の面)に露出するよう形成されており、
また第2の端子部24b-2は樹脂パッケージ27の下面
(第1の面)に対向するよう形成されており、更に第3
の端子部24b-3は樹脂パッケージ27の側面に対向す
るよう上下方向に延出するよう形成されている。即ち、
アウターリード部24bは樹脂パッケージ27の外形に
沿って配設された構成とされている。
20Aは、樹脂パッケージ27の上面に第1の端子部2
4b-1が形成されるのに加えて、樹脂パッケージ27の
下面27bに第2の端子部24b-2が配設された構成と
されている。従って、半導体装置20Aを複数個上下方
向に積層(スタック)して用いることが可能となる。図
11は本発明の第1実施例である半導体装置ユニット4
0Aを示しており、また図12は半導体装置ユニット4
0Aの変形例である半導体装置ユニット40Bを示して
いる。
は、図9に示した第1実施例に係る半導体装置20Aを
上下方向に2個スタックした構造とされている。また、
図12に示す半導体装置ユニット40Bは、第1実施例
に係る半導体装置20Aを上下方向に4個スタックした
構造とされている。従って、各半導体装置ユニット40
A,40Bは半導体装置20Aをスタックした状態にお
いて、上部に位置する半導体装置20Aの第2の端子部
24b-2が、下部に配設された半導体装置20Aの第1
の端子部24b-1と接続される構成となっている。ま
た、第1の端子部24b-1と第2の端子部24b-2との
電気的及び機械的接続は、例えば半田付け、レーザ溶接
等により行なうことが考えられる。
Bによれば、これを実装基板(図示せず)に実装する
際、1個の半導体装置20Aの実装面積に複数の半導体
装置20Aを実装することが可能となるため、実装効率
を向上させることができる。ここで、図9に示す半導体
装置20A、及び図11及び図12に示される各半導体
装置ユニット40A,40Bを構成する半導体装置20
Aのワイヤ25に注目すると、複数配設されるワイヤ2
5の内、所定のワイヤ25は切断された構成とされてい
る(以下、切断されたワイヤ25を切断ワイヤ25Aと
いう)。このように、切断ワイヤ25Aが形成されるこ
とにより、半導体チップ21とリード24とは電気的接
続が断たれた状態となる。
導体装置20Aをスタックした場合、切断ワイヤ25A
と接続したリード24は、単に上下の半導体装置20A
(或いは、実装基板)を電気的に接続する接続配線とし
てのみ機能することとなる。従って、複数の半導体装置
20Aをスタックする際、切断ワイヤ25の配設箇所を
適宜選定しておくことにより、スタック時に上下に接続
される各リード24を介して任意の半導体装置21の電
極パッド23に信号を供給することが可能となる。
レクト端子23aと接続されていたワイヤ25を切断し
て切断ワイヤ25Aを形成すると、複数の半導体装置2
0Aをスタックした際、任意の半導体装置20A(半導
体チップ21)を選択的に動作させることが可能とな
る。例えば、図11に示す半導体装置ユニット40Aの
場合には、下部に位置する半導体装置20Aの第2の端
子部24b-2にチップセレクト信号を供給すると、下部
に位置する半導体装置20Aのみが動作することとな
る。また、図12に示す半導体装置ユニット40Bの場
合には、下部に位置する半導体装置20Aの第2の端子
部24b-2にチップセレクト信号を供給すると、最下部
に位置する半導体装置20Aと、上から2番目の半導体
装置20Aが動作することとなる。
を適宜選定することにより、半導体装置ユニット40
A,40Bの任意の半導体装置20Aを選択的に動作さ
せる構成とすることができる。続いて、上記構成とされ
た半導体装置ユニット40A,40Bの製造方法につい
て説明する。図17は、半導体装置ユニット40A,4
0Bの製造工程を示す工程図である。
するには、予めワイヤ25が切断されていない状態の
(即ち、切断ワイヤ25Aが設けられていない)半導体
装置20Aを製造しておく(ステップ10。尚、図では
ステップをSと略称している))。ここで製造される半
導体装置20Aは、図7を用い説明した従来の半導体装
置10C,10Dと異なり、全て同一構成の装置であ
る。尚、ワイヤ25が切断されていない半導体装置20
Aは、周知の半導体製造処理により製造することができ
るため、その説明は省略する。
装置ユニット40A,40Bを製造するには、先ず所定
のワイヤ25を切断する切断工程を実施する(ステップ
12)。本実実施例では、ワイヤ25を切断する切断手
段として、図10に示すようにレーザ装置30を用いて
いる。そして、これレーザ装置30によりレーザ光を切
断しようとするワイヤ25に照射し、これを切断して切
断ワイヤ25Aを形成する。
30を用いることにより、レーザ光の照射のみでワイヤ
25の切断が行なえるため、製造された半導体装置20
Aに対して容易にリード24の切断処理を行なうことが
できる。また、この切断工程で使用されるレーザ装置3
0としては、気体レーザ(CO 2 レーザ等),固体レー
ザ(ルビーレーザ,ネオジウムレーザ等),液体レーザ
(YAGレーザ,ガラスレーザ等),半導体レーザ,科
学レーザ(X線レーザ等)の使用が考えられる。
もレーザ光の波長(即ち、エネルギー)を調整すること
が可能である。よって、レーザの波長を適宜選定するこ
とにより、樹脂パッケージ27に損傷を与えることな
く、リード24のみを切断することが可能である。従っ
て、切断工程を実施することにより、樹脂パッケージ2
7の封止性が劣化することを防止することができる。
テップ14Aにおいて半田ディップ処理を行なうか、或
いはステップ14Bにおいて半田ペースト印刷処理を行
なうことにより、半導体装置20Aの第1或いは第2の
端子部12b-1, 12b-2に接合材となる半田を配設す
る(接合材配設工程)。この接合材配設工程が終了する
と、続いてステップ18において、半田が配設された半
導体装置20Aを複数個積層する(積層工程)。この積
層工程が終了すると、続いてステップ18において、熱
処理(例えば、温風,赤外線リフロー等)が行なわれ、
半田を溶融することにより上下方向に隣接する各半導体
装置20A同志を電気的及び機械的に接合する(接合工
程)。
体装置ユニット40A,40Bが製造される。尚、上記
した実施例では、接合材として半田を用いた例を示した
が、他の接合材を用いることも可能である。また、レー
ザ装置等を用いることにより、第1及び第2の端子部1
2b-1, 12b-2を直接接合することも可能である。上
記した半導体装置ユニット40A,40Bの製造方法に
よれば、切断工程では、既に製造が完了している半導体
装置20Aに対してレーザ装置30を用いてリード24
の切断処理が行なわれる。よって、半導体装置20Aを
製造する半導体装置製造工程S10においては、同一の
半導体装置20Aが製造される。そして、切断工程S1
2を実施することにより、個々の半導体装置20Aは積
層可能な構成に加工される。
スタックされる半導体装置20Aを別個に製造する必要
はなくなり、製造工程の簡単化を図ることができる。ま
た、半導体装置20Aの製造完了後、切断工程実施前ま
での半導体装置20Aの製品管理においても、管理され
る半導体装置20Aは全て同一構成であるため別個に管
理する必要はなく、製品管理の簡単化を図ることができ
る。
装置について説明する。図13は本発明の第2実施例で
ある半導体装置20Bを示している。尚、図13におい
て、図9に示した第1実施例に係る半導体装置20Aと
同一構成については同一符号を付してその説明を省略す
る。第1実施例に係る半導体装置20Aは、所定のワイ
ヤ25を切断することにより切断ワイヤ25Aを形成
し、これにより任意の半導体チップ21を選択的に動作
させる構成とした。これに対し、本実施例に係る半導体
装置20Bは、リード24に切断部26を形成すること
により、リード24の外部接続端子として機能する部位
(即ち、第1及び第2の端子部24b-1, 24b-1)と
半導体チップ21との電気的接続が断たれるよう構成し
たことを特徴としている(以下、切断部26が形成され
たリード24を切断リード24Aという)。
レーザ装置30を用いてリード24を切断することによ
り形成される。この際、切断部26の形成位置は、アウ
ターリード部24bの第1の端子部24b-1とインナー
リード部24aとの境界部分に形成されている。これに
より、複数の半導体装置20Bをスタックしても、切断
部26が上部に位置する半導体装置の第2の端子部24
b-2により短絡してしまうことはない。
装置ユニット40Cを示しており、図16は半導体装置
ユニット40Cの変形例である半導体装置ユニット40
Dを示している。半導体装置ユニット40Cは半導体装
置20Bを2個スタックした構成とされており、また半
導体装置ユニット40Dは半導体装置20Bを4個スタ
ックした構成とされている。
1及び図12に示した半導体装置ユニット40A,40
Bの切断ワイヤ25Aの形成位置と対応した位置に設定
している。よって、図15及び図16に示す半導体装置
ユニット40C,40Dは、図11及び図12に示した
半導体装置ユニット40A,40Bと同一の動作を行な
うこととなる。よって、本実施例に係る半導体装置ユニ
ット40C,40Dにおいても、複数スタックされた半
導体装置20Bの内、任意の半導体装置20B(半導体
チップ21)を選択的に動作させることが可能となる。
25A,及び切断部26を設ける際、1個の半導体装置
20A,20B内の複数のリード24及びワイヤ25に
切断ワイヤ25A,及び切断部26を設ける構成として
もよい。また、上記した実施例では、チップセレクト信
号が供給されるリード24或いはワイヤ25に切断ワイ
ヤ25A及び切断部26を形成した構成を示したが、他
の信号が供給されるリード、或いは電源,グランド用の
リードに切断ワイヤ25A及び切断部26を形成する構
成とてもよい。
の効果を実現することができる。請求項1乃至3記載の
発明によれば、切断位置を適宜選定しておくことによ
り、複数の半導体装置をスタックした際、各リードを介
して任意の半導体装置の電極パッドに信号を供給するこ
とが可能となる。
するリード或いは接続手段を半導体チップのチップセレ
クト端子と接続されていたものに選定したことにより、
複数の半導体装置をスタックした際に、任意の半導体装
置(半導体チップ)を選択的に動作させることが可能と
なる。また、請求項5記載の発明によれば、スタックさ
れる複数の半導体装置のリード或いは接続手段は所定位
置で切断されているため、スタック時に上下に接続され
る各リードを介して任意の半導体装置の電極パッドに信
号を供給することが可能となる。
体装置の製造工程では、スタックされる半導体装置を別
個に製造する必要はなくなり製造工程の簡単化を図るこ
とができ、また半導体装置の製造完了後切断工程実施前
までの半導体装置の製品管理も、スタックされる半導体
装置は全て同一構成であるため別個に管理する必要はな
く、製品管理の簡単化を図ることができる。
手段としてレーザー装置を用いたことにより、製造され
た半導体装置に対して容易にリード或いは接続手段を切
断する処理を行なうことができる。また、レーザの波長
を適宜選定することにより、樹脂パッケージに損傷を与
えることなく、リード或いは接続手段のみを切断するこ
とができる。
ある(その1)。
ある(その2)。
ある(その3)。
ある(その4)。
めの図である(その1)。
めの図である(その2)。
明するための図である(その1)。
明するための図である(その2)。
である。
トの製造方法の内、切断工程を説明するための図であ
る。
トを示す図である。
トの変形例を示す図である。
図である。
トの製造方法の内、切断工程を説明するための図であ
る。
トを示す図である。
トの変形例を示す図である。
の製造方法の工程図である。
Claims (7)
- 【請求項1】 樹脂パッケージ内に封止された半導体チ
ップと、 前記半導体チップに接続されるインナーリード部と前記
樹脂パッケージの外部に延出したアウターリード部とを
有する複数のリードと、 前記半導体チップと前記リードとを電気的に接続する接
続手段とを具備し、 前記アウターリード部を前記樹脂パッケージの外形に沿
って折曲することにより前記アウターリード部を前記樹
脂パッケージの第1の面に引き出し、該アウターリード
部が前記樹脂パッケージの前記第1の面と対向する第2
の面に第1の端子部を形成すると共に前記樹脂パッケー
ジの第1の面に第2の端子部を形成するよう構成された
半導体装置であって、 複数の前記リードの内少なくともひとつが切断され、前
記半導体チップとの電気的接続が断たれた構成とされて
いることを特徴とする半導体装置。 - 【請求項2】 樹脂パッケージ内に封止された半導体チ
ップと、 前記半導体チップに接続されるインナーリード部と前記
樹脂パッケージの外部に延出したアウターリード部とを
有する複数のリードと、 前記半導体チップと前記リードとを電気的に接続する接
続手段とを具備し、 前記アウターリード部を前記樹脂パッケージの外形に沿
って折曲することにより前記アウターリード部を前記樹
脂パッケージの第1の面に引き出し、該アウターリード
部が前記樹脂パッケージの前記第1の面と対向する第2
の面に第1の端子部を形成すると共に前記樹脂パッケー
ジの第1の面に第2の端子部を形成するよう構成された
半導体装置であって、 複数配設される前記接続手段の内少なくともひとつが切
断され、前記半導体チップとの電気的接続が断たれた構
成とされていることを特徴とする半導体装置。 - 【請求項3】 請求項2記載の半導体装置において、 前記接続手段としてワイヤを用いたことを特徴とする半
導体装置。 - 【請求項4】 請求項1乃至3のいずれかに記載の半導
体装置において、 前記切断された前記リード或いは前記接続手段は、前記
半導体チップのチップセレクト端子と接続されていたも
のであることを特徴とする半導体装置。 - 【請求項5】 請求項1乃至4のいずれかに記載の半導
体装置を複数個上下方向に積層した構造を有し、 上記複数個積層した状態にある一対の対向する半導体装
置の接合部において、一方の半導体装置の第1の端子部
が、他方の半導体装置の第2の端子部と接続される構成
としたことを特徴とする半導体装置ユニット。 - 【請求項6】 樹脂パッケージ内に封止された半導体チ
ップと、該半導体チップに接続されるインナーリード部
と前記樹脂パッケージの外部に延出したアウターリード
部とを有する複数のリードと、前記半導体チップと前記
リードとを電気的に接続する接続手段とを具備する半導
体装置に対し、前記リード或いは前記接続手段の少なく
とも一方を切断手段を用いて選択的に切断する切断工程
と、 前記リード或いは前記接続手段を切断された前記半導体
装置を複数個積層する積層工程と、 前記各半導体装置同志を電気的及び機械的に接合する接
合工程とを具備することを特徴とする半導体装置ユニッ
トの製造方法。 - 【請求項7】 請求項6記載の半導体装置ユニットの製
造方法において、 前記切断手段としてレーザー装置を用いたことを特徴と
する半導体装置ユニットの製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20973298A JP3842444B2 (ja) | 1998-07-24 | 1998-07-24 | 半導体装置の製造方法 |
US09/301,345 US6433418B1 (en) | 1998-07-24 | 1999-04-29 | Apparatus for a vertically accumulable semiconductor device with external leads secured by a positioning mechanism |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20973298A JP3842444B2 (ja) | 1998-07-24 | 1998-07-24 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000040784A true JP2000040784A (ja) | 2000-02-08 |
JP3842444B2 JP3842444B2 (ja) | 2006-11-08 |
Family
ID=16577729
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20973298A Expired - Fee Related JP3842444B2 (ja) | 1998-07-24 | 1998-07-24 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
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US (1) | US6433418B1 (ja) |
JP (1) | JP3842444B2 (ja) |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090818 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090818 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100818 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110818 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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S531 | Written request for registration of change of domicile |
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S533 | Written request for registration of change of name |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R371 | Transfer withdrawn |
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S531 | Written request for registration of change of domicile |
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S533 | Written request for registration of change of name |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110818 Year of fee payment: 5 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120818 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130818 Year of fee payment: 7 |
|
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